TWI529724B - Ｎａｎｄ快閃記憶單元、操作方法與讀取方法 - Google Patents

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Description

NAND快閃記憶單元、操作方法與讀取方法
本發明是有關於一種快閃記憶單元，且特別是有關於一種NAND快閃記憶單元與此記憶單元的操作方法與讀取方法。
NAND結構被廣泛用於非揮發性記憶體裝置的設計中，以增加儲存密度。一個NAND快閃記憶單元通常包括彼此串聯連接的多個記憶胞。隨著製程的微縮，在NAND快閃記憶體上會面臨許多困難而造成資料可靠度降低。近年來業界提出了許多三維的NAND快閃記憶單元，以嘗試解決製程微縮所碰到的問題，例如為兆元胞陣列電晶體(Terabit Cell array transistor，TCAT)、推疊記憶體陣列電晶體(Stacked Memory Array Transistor，SMArT)或位元成本可擴充(Bit Cost Scalable，BiCS)技術。在一些三維NAND快閃記憶單元中，是用氮化矽來儲存資料，但這種記憶單元的資料保存(data retention)與抹除速度無法兼得，一但要增加抹除速度，則資料保存就會變差。因此，如何兼顧快閃記憶單元的抹除速度與資料保存，為此領域技術人員所關心的議題。
本發明提供一種NAND快閃記憶單元，相對應的操作方法與讀取方法，可以提升抹除操作的速度，修復電荷補捉層，並且增加閘極層的控制能力。
本發明的一範例實施例提出一種NAND快閃記憶單元，包括多個閘極層、通道層、電荷捕捉層、導體層與第二介電層。其中相鄰的兩個閘極層之間包括一個第一介電層。通道層、電荷捕捉層、導體層與第二介電層會貫穿所述閘極層。電荷捕捉層是配置在通道層與所述閘極層之間，並且第二介電層是配置在導體層與通道層之間。
在一範例實施例中，上述的電荷捕捉層包括氧化矽-氮化矽-氧化矽複合層。
在一範例實施例中，上述導體層的材料包括金屬。
在一範例實施例中，上述導體層的材料包括參雜多晶矽。
在一範例實施例中，上述的NAND快閃記憶單元更包括第一選擇閘極層與第二選擇閘極層。第一選擇閘極層是配置在所述閘極層的一側，而第二選擇閘極層是配置在所述閘極層的另一側。上述的通道層、電荷捕捉層、導體層與第二介電層會貫穿第一選擇閘極層與第二選擇閘極層。
在一範例實施例中，上述通道層的材料包括非晶矽、多晶矽、微晶矽、單晶矽、奈米晶矽、氧化物半導體材料、有機半導體材料或其組合。
以另外一個角度來說，本發明一範例實施例提出一種用於上述NAND快閃記憶單元的讀取方法。此讀取方法包括：將一讀取電壓施加於所述閘極層的其中之一；將一通過電壓施加於所述閘極層的其中之另一；將一個第一電壓施加於導體層的一側。其中讀取電壓的電壓準位為一正準位與一負準位的其中之一，並且第一電壓的電壓準位為正準位與負準位的其中之另一。
在一範例實施例中，上述的讀取方法更包括：將一個第二電壓施加於第一選擇閘極層與第二選擇閘極層，其中第二電壓的電壓準位為一個系統電壓準位與一臨界電壓準位的相加。
在一範例實施例中，上述的讀取方法更包括：預充電上述的通道層的第一端至系統電壓準位；以及根據通道層的第一端的電壓準位是否有下降，判斷被施加讀取電壓的閘極層所對應的一電晶體是否導通。
以另外一個角度來說，本發明一範例實施例提出一種NAND快閃記憶單元的操作方法。此NAND快閃記憶單元包括多個閘極層、一導電結構與一電荷捕捉層。導電結構與電荷捕捉層會貫穿閘極層，並且電荷捕捉層是配置在導電結構與閘極層之間。此操作方法包括：將一電位差施加在導電結構的一個第一端與導電結構的一個第二端之間，用以在導電結構中產生電流並且用以加熱電荷捕捉層。
在一範例實施例中，上述導電結構的材料為參雜多晶矽。
在一範例實施例中，上述將電位差施加在導電結構的第 一端第二端之間的步驟更包括：將一抹除電壓施加在導電結構上。
在一範例實施例中，上述的NAND快閃記憶單元更包括一個第一選擇閘極層與一個第二選擇閘極層。第一選擇閘極層是配置在所述閘極層的一側，第二選擇閘極層是配置在所述閘極層的另一側，其中導電結構與電荷捕捉層會貫穿第一選擇閘極層與第二選擇閘極層。此操作方法更包括：將一基準電壓施加於閘極層；以及將一個第三電壓施加於第一選擇閘極層與第二選擇閘極層。第三電壓的電壓準位是根據基準電壓的電壓準位、抹除電壓的電壓準位、與一穿遂電壓的電壓準位所產生。
在一範例實施例中，上述將電位差施加在導電結構的第一端第二端之間的步驟更包括：將一系統電壓施加在第一選擇閘極層與第二選擇閘極層；以及將通過電壓施加在閘極層上。
在一範例實施例中，上述導電結構的第一端與第二端是位於導體層的一個第一端與一個第二端。
在一範例實施例中，上述的操作方法更包括：將一抹除電壓施加於通道層的一端；將一基準電壓施加於閘極層；以及將一個第三電壓施加於第一選擇閘極層與第二選擇閘極層。其中第三電壓的電壓準位是根據基準電壓的電壓準位、抹除電壓的電壓準位、與穿遂電壓的電壓準位所產生。
在一範例實施例中，導體層的第一端與第二端的電壓準位是根據基準電壓的電壓準位、抹除電壓的電壓準位與一偏移電壓的電壓準位所產生，並且導體層的第一端與第二端之間存在上 述的電位差。
在一範例實施例中，上述的操作方法更包括：將閘極層、第一選擇閘極層、第二選擇閘極層、通道層的第一端與第二端浮接。
在一範例實施例中，上述的操作方法更包括：將導體層的第一端與第二端的電壓準位作為一函數的參數輸入，其中函數輸出一數值，並且此數值介於導體層的第一端與第二端的電壓準位之間；將符合數值的電壓施加於所述閘極層、第一選擇閘極層、第二選擇閘極層、通道層的第一端與第二端。
基於上述，在本發明範例實施例所提出的NAND快閃記憶單元、讀取方法與操作方法中，可以在進行抹除操作時加熱電荷補捉層，藉此增加抹除操作的速度。加熱電荷補捉層也可以用來修復電荷補捉層。此外，在讀取NAND快閃記憶單元時閘極層的控制能力會被提升。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、210、220、600‧‧‧NAND快閃記憶單元
110、140、212、214、222、224‧‧‧選擇閘極層
120a~120b、620‧‧‧介電層
130a~130d‧‧‧閘極層
150‧‧‧電荷補捉層
160‧‧‧導電結構
172、612、632‧‧‧第一端
174、614、634‧‧‧第二端
176‧‧‧電流
180a~180f‧‧‧電晶體
310、330‧‧‧氧化矽層
320‧‧‧氮化矽層
340、610‧‧‧通道層
630‧‧‧導體層
1010a~1010d‧‧‧分佈
1020、1022‧‧‧電壓準位
1032、1034、1036‧‧‧電流量
1042、1044、1052、1054‧‧‧曲線
1062、1064、1066、1068‧‧‧電壓準位
1072、1074‧‧‧區間
S1102、S1104、S1106‧‧‧步驟
圖1A是根據一範例實施例繪示NAND快閃記憶單元的示意圖。
圖1B是根據一範例實施例繪示圖1A中沿著P1-P2剖面的NAND快閃記憶單元的剖面示意圖。
圖1C是根據一範例實施例繪示NAND快閃記憶單元的電路示意圖。
圖2是根據一範例實施例繪示NAND快閃記憶體模組的部份示意圖。
圖3是根據第一範例實施例繪示NAND快閃記憶單元100的上視圖。
圖4是根據第一範例實施例繪示進行抹除操作時的電壓示意圖。
圖5是根據第一範例實施例繪示修復電荷捕捉層的電壓示意圖。
圖6A是根據第二範例實施例繪示NAND快閃記憶單元600的上視圖。
圖6B是根據第二範例實施例繪示圖6A中沿著P3-P4剖面的NAND快閃記憶單元600的剖面示意圖。
圖7是根據第二範例實施例繪示進行抹除操作時的電壓示意圖。
圖8是根據第二範例實施例繪示修復電荷捕捉層的電壓示意圖。
圖9是根據第二範例實施例繪示進行讀取操作的電壓示意圖。
圖10A是根據第二範例實施例繪示閘極層130a上電壓與電流的示意圖。
圖10B是根據第二範例實施例繪示記憶胞被程式化後各分佈的示意圖。
圖10C是根據第二範例實施例繪示提升控制能力的示意圖。
圖11是根據第二範例實施例繪示讀取方法的流程圖。
圖1A是根據一範例實施例繪示NAND快閃記憶單元的示意圖。圖1B是根據一範例實施例繪示圖1A中沿著P1-P2剖面的NAND快閃記憶單元的剖面示意圖。
請參照圖1A與圖1B，NAND快閃記憶單元100包括一個選擇閘極層110(亦稱第一選擇閘極層)、多個閘極層130a~130d與一個選擇閘極層140(亦稱第二選擇閘極層)。閘極層130a~130d是彼此堆疊，並且在每兩個相鄰的閘極層之間會包括一個介電層(亦稱第一介電層，例如為介電層120b)。選擇閘極層110是配置在閘極層130a~130d的一側，而選擇閘極層140是配置在閘極層130a~130d的另一側。在選擇閘極層110與閘極層130a之間會包括一個介電層120a；在選擇閘極層140與閘極層130d之間也會包括一個介面層(未繪示)。值得注意的是，為簡化起見，圖1B中未繪示出介電層120a、120b，以使選擇閘極層110、140與閘極層130a~130d之間的關係更清楚。NAND快閃記憶單元100還包括電荷捕捉層150與導電結構160，並且電荷捕捉層150與導電結構160會貫穿選擇閘極層110、140、介電層120a、120b與閘極層130a~130d。值得注意的是，在圖1A與圖1B中只繪示了4個閘極 層130a~130d，但本發明並不在此限。在其他範例實施例中，NAND快閃記憶單元100可包括數目更多或更少的閘極層。
介電層120a、120b的材料可包括氧化矽、磷矽玻璃(phosphosilicate glass,PSG)或是其他低介電常數材料。選擇閘極層110、140與閘極層130a~130d的材料可包括經參雜的多晶矽或是金屬。在此範例實施例中，電荷捕捉層150是由多個介電層所組合而成。例如，電荷捕捉層150的材料可以包括氧化矽-氮化矽-氧化矽複合層。在另一範例實施例中，上述的氮化矽也可以被置換為一個經參雜的多晶矽浮動閘極(floating gate)層或是其他可用以儲存電子或電洞的材料，本發明並不在此限。導電結構160可包括金屬或是經參雜的多晶矽。特別的是，一電位差可被施加在導電結構160的第一端172與第二端174之間，用以在導電結構160中產生一電流176。在此範例實施例中，第一端172為汲極端，而第二端174為源極端，也就是說，電流176是從源極端流向汲極端。然而，在其他範例實施例中，第一端172可以是源極端，第二端174可以是汲極端；或者，電流176也可以從汲極端流向源極端，本發明並不在此限。電流176是用以加熱電荷捕捉層150。在一範例實施例中，加熱電荷捕捉層150可以增加NAND快閃記憶單元100的使用壽命或者是增加抹除操作的速度。以下將再舉範例實施例詳細說明。
圖1C是根據一範例實施例繪示NAND快閃記憶單元的電路示意圖。
請參照圖1B與圖1C，選擇閘極層110、140、閘極層130a~130d、電荷捕捉層150與導電結構160的組合可以被視為電晶體180a~180f。導電結構160會包括電晶體180a~180f的通道。選擇閘極層110、140分別做為電晶體180a與180f的控制閘極。閘極層130a~130d是做為電晶體180b~180e的控制閘極。也就是說，選擇閘極層110、140與閘極層130a~130d上的電壓是用以控制電晶體180a~180f是否為導通。電晶體180b~180e又可被稱為記憶胞(memory cell)，而每一個記憶胞可儲存一或多個位元。
圖2是根據一範例實施例繪示NAND快閃記憶體模組的部份示意圖。
NAND快閃記憶單元100可被包括在一個NAND快閃記憶體模組中，並且此NAND快閃記憶體模組還可包括其他類似於NAND快閃記憶單元100的結構。NAND快閃記憶單元100與其他類似的結構可以組合成為一個實體區塊，並且NAND快閃記憶體模組可包括多個實體區塊。例如，如圖2所示，NAND快閃記憶體模組200包括NAND快閃記憶單元100、210與220，其共享閘極層130a~130d。NAND快閃記憶單元210與220中也會包括導電結構與電荷捕捉層。NAND快閃記憶單元210還包括選擇閘極層212與214。NAND快閃記憶單元220還包括選擇閘極層222與224。NAND快閃記憶單元100、210與220中的導電結構可以當作位元線(bit line)，而每一個閘極層130a~130d可以當做一個字元線(word line)。值得注意的是，NAND快閃記憶單元100、210 與220的上下兩端還可連接到其他的結構(例如，另一導體)，或者，選擇閘極層140、214、224可以是彼此連接，本發明並不在此限。
[第一範例實施例]
圖3是根據第一範例實施例繪示NAND快閃記憶單元100的上視圖。
請參照圖3，在第一範例實施例中，電荷捕捉層150包括氧化矽層310、氮化矽層320與氧化矽層330。圖1A與圖1B的導電結構160被實作為通道層340。通道層340的材料包括經參雜的多晶矽。在此範例實施例中，通道層340是由經參雜的n+型多晶矽所製成。然而，通道層340也可以是由經參雜的p+型多晶矽所製成，本發明並不在此限。
圖4是根據第一範例實施例繪示進行抹除操作時的電壓示意圖。
請參照圖1B與圖4，在進行抹除操作時，0伏特的電壓會被施加在閘極層130a~130d上；(Vera-VB2Bth)伏特的電壓會被施加於選擇閘極層110、140上；(Vera+△V)伏特的電壓會被施加於第二端174；而(Vera-△V)的電壓會被施加於第一端172。Vera、△V、與VB2Bth為實數，但本發明並不限制Vera、△V與VB2Bth的數值。Vera(例如為20)伏特的電壓(亦被稱為抹除電壓)是用以抹除NAND快閃記憶單元100中的資料(其儲存在電荷捕捉層150中)。而VB2Bth伏特的電壓(亦被稱為穿遂電壓)則是為了要產生能帶間穿隧效應 (band to band tunneling effect)。具體來說，第一端172與選擇閘極層110之間的電位差大約是VB2Bth伏特，使得電子可以從選擇閘極層110移動至第一端172(或是電洞從第一端172移動至選擇閘極層110)。特別的是，由於一個電位差(2△V)會被施加於通道層340的第一端172與第二端174之間，藉此通道層340中會產生電流以加熱電荷捕捉層150。如此一來，可以增加抹除操作的速度。在此範例實施例中，第一端172的電壓凖位為(Vera-△V)伏特，且第二端174的電壓凖位為(Vera+△V)伏特。然而，在其他範例實施例中，第一端172的電壓凖位可以為Vera伏特，而第二端174的電壓凖位可以為(Vera+2△V)伏特。或者，第一端172的電壓凖位可以為(Vera-2△V)伏特，而第二端174的電壓凖位可以是Vera伏特。本發明並不限制如何施加一電位差於第一端172與第二端174之間。
在此範例實施例中，閘極層130a~130d上的電壓準位為0伏特。然而，在另一範例實施例中，閘極層130a~130d上的電壓準位可以是一個基準值，此時選擇閘極層110、140與導電結構160的兩端上的電壓準位都會根據此基準值而調整，例如加上此基準值。在此假設此基準值為3，因此一個基準電壓會被施加於閘極層130a~130d，而基準電壓的電壓準位是3伏特。一個第三電壓會被施加於選擇閘極層110、140，而此第三電壓的電壓準位是根據基準電壓的電壓準位、抹除電壓的電壓準位、以及穿遂電壓的電壓準位所產生，例如為(3+Vera-VB2Bth)伏特。此外，第二端174上的 電壓準位是(3+Vera+△V)伏特，而第一端172上的電壓準位是(3+Vera-△V)伏特。然而，此基準值可以是任意的實數，本發明並不限制此基準值為多少。
圖5是根據第一範例實施例繪示修復電荷捕捉層的電壓示意圖。
請參照圖5，在一範例實施例中，Vpass伏特的電壓(亦被稱為通過電壓)會被施加於閘極層130a~130d；Vcc伏特的電壓(亦被稱為系統電壓)會被施加於選擇閘極層110與140上；0伏特的電壓會被施加於第二端174；而△V伏特的電壓會被施加於第一端172。Vpass與Vcc為實數，例如，Vpass為6.5並且Vcc為3，但本發明並不限制Vpass與Vcc的數值。Vpass伏特的電壓是用以讓閘極層130a~130d所對應的電晶體導通，而Vcc伏特的電壓是用以讓選擇閘極層110、140所對應的電晶體導通。在本範例實施例中，若通道層340為參雜的n+型多晶矽或經參雜的p+型多晶矽所製成，則Vpass伏特的電壓可為0。也就是說，整個通道層340會是導通的狀態，並且一個電位差會被施加於第一端172與第二端174之間以產生電流來加熱電荷捕捉層150。換言之，通道層340中的電流可以在抹除時被產生，也可以在其他任何時刻產生，本發明並不在此限。如此一來，可以修復電荷捕捉層150，藉此讓資料不容易遺失(即，增加NAND快閃記憶單元100的使用壽命)。
在圖5的範例實施例中，第二端174的電壓準位是0伏特，而第一端172的電壓準位是△V伏特。然而，在其他範例實施 例中，第二端174的電壓準位可以是任意的數值，而第一端172的電壓準位可以是一個不同的數值，藉此在第一端172與第二端174之間產生電位差。本發明並不限制如何產生此電位差。
[第二範例實施例]
圖6A是根據第二範例實施例繪示NAND快閃記憶單元600的上視圖。圖6B是根據第二範例實施例繪示圖6A中沿著P3-P4剖面的NAND快閃記憶單元600的剖面示意圖。
請參照圖6A與圖6B，在第二範例實施例中，電荷捕捉層150包括氧化矽層310、氮化矽層320與氧化矽層330。導電結構160包括通道層610、介電層620(亦稱第二介電層)、與導體層630。通道層610是配置於介電層620與氧化矽層330之間，而介電層620是配置在通道層610與導體層630之間。通道層610、電荷補捉層150、選擇閘極層110、140與閘極層130a~130d的組合可以視為多個彼此串接的電晶體。在此範例實施例中，通道層610的第一端612為汲極端，第二端614為源極端。但在其他範例實施例中，第一端612也可為源極端，而第二端614可為汲極端，本發明並不在此限。
通道層610的材料包括非晶矽、多晶矽、微晶矽、單晶矽、奈米晶矽、氧化物半導體材料、有機半導體材料、其它合適的材料、或上述至少二種材料之組合。在此範例實施例中，通道層610是由n型多晶矽所製成。然而，通道層610也可以是由p型多晶矽所製成，本發明並不在此限。介電層620的材料包括氧 化矽、磷矽玻璃(phosphosilicate glass,PSG)或是其他低介電常數材料。而導體層630的材料可包括金屬或是經參雜的多晶矽。
圖7是根據第二範例實施例繪示進行抹除操作時的電壓示意圖。
請參照圖6B與圖7，0伏特的電壓會被施加於閘極層130a~130d上。(Vera-VB2Bth)伏特的電壓會被施加於選擇閘極層110與140。Vera伏特的電壓會被施加於第一端612與第二端614。特別的是，一個電位差會被施加於導體層630的兩端之間。例如，(Vera+△V)伏特的電壓會被施加於第二端634，(Vera-△V)伏特的電壓會被施加於第一端632。如此一來，在進行抹除操作時，導體層630中會產生一電流，使得電荷捕捉層150會被加熱，藉此加速抹除操作。然而，在另一範例實施例中，Vera伏特的電壓會被施加於第一端612與第二端614的其中之一，而另一端則會是浮接(floating)，本發明並不在此限。
與第一實施例類似的是，閘極層130a~130d上的電壓準位可以是一個基準值，此時選擇閘極層110、140、第一端612與第二端614上的電壓準位都會根據此基準值而調整，例如加上此基準值，在此不再重複贅述。在一範例實施例中，第一端632與第二端634上的電壓準位也會根據基準電壓而調整(例如，加上基準值)。也就是說，第一端632與第二端634的電壓準位是根據基準電壓的電壓準位、抹除電壓的電壓準位與偏移電壓(△V伏特的電壓)的電壓準位所產生，其中第一端632與第二端634之間存在 著例如為2△V伏特的電位差。本發明並不限制如何施加一電位差於第一端632與第二端634之間。
圖8是根據第二範例實施例繪示修復電荷捕捉層的電壓示意圖。
請參照圖8，閘極層130a~130d、選擇閘極層110與140、第一端612與第二端614會被浮接(floating)。換句話說，閘極層130a~130d、選擇閘極層110與140、第一端612與第二端614的電壓準位可以是任意值，並且彼此可以不相同。一個電位差會被施加於導體層630的兩端之間。例如，0伏特的電壓會被施加於第二端634，而△V伏特的電壓會被施加於第一端632。相同地，導體層630兩端上的電位差是用以產生一電流來加熱電荷補捉層150。也就是說，電荷補捉層150可以在抹除操作以外的任意時間被加熱，藉此讓資料不容易遺失。
在另一範例實施例中，可以把第一端632與第二端634上的電壓準位作為一個函數的參數輸入，而此函數會輸出一數值。符合此數值的電壓會被施加於閘極層130a~130d、選擇閘極層110、140、第一端612與第二端614。此輸出的數值會介於第一端632與第二端634的電壓準位之間。舉例來說，第一端632的電壓準位為5伏特，第二端634的電壓準位是7伏特，而函數輸出的數值是6。如此一來，可以避免NAND快閃記憶單元600進入程式化的狀態。然而，本發明並不限制此輸出的數值為多少。
在圖8的範例實施例中，第二端634的電壓準位是0伏 特，而第一端632的電壓準位是△V伏特。然而，在其他範例實施例中，第二端634的電壓準位可以是任意的數值，而第一端632的電壓準位可以是一個不同的數值，藉此在第一端632與第二端634之間產生電位差。本發明並不限制如何產生此電位差。
圖9是根據第二範例實施例繪示進行讀取操作的電壓示意圖。
請參照圖6B與圖9，在此假設要讀取閘極層130a所對應的電晶體所儲存的資料。Vread伏特的電壓(亦被稱為讀取電壓)會被施加於閘極層130a。Vpass伏特的電壓會被施加於閘極層130b~130d。(Vcc+Vt)伏特的電壓會被施加於選擇閘極層110與140。0伏特的電壓會被施加於第二端614。Vcc伏特的電壓會被施加於第一端612。(-V)伏特的電壓(亦稱第一電壓)會被施加於導體層630。Vread、Vpass、Vcc、Vt、V為實數，但本發明並不限制其值為多少。根據Vread的數值，閘極層130a所對應的電晶體可能會被導通或是不導通。Vpass的電壓是用以導通閘極層130b~130d所對應的電晶體。(Vcc+Vt)伏特的電壓也是用以導通選擇閘極層110與140所對應的電晶體。Vt亦被稱為臨界電壓準位，而選擇閘極層110、140上的電壓準位會是Vcc與Vt的相加。因此選擇閘極層110與第一端612之間的電位差會是臨界電壓準位Vt，所以Vt是用以導通選擇閘極層110所對應的電晶體。Vcc伏特的電壓則是用以測試閘極層130a所對應的電晶體是否被導通，藉此讀取此電晶體中所儲存的資料。具體來說，第一端612會先被預充電(pre-charge) 至Vcc伏特(亦稱系統電壓準位)，在閘極層130b~130d與選擇閘極層110與140所對應的電晶體都導通以後，若第一端612的電壓準位有下降，表示閘極層130a所對應的電晶體已被導通。在一範例實施例中，Vread、Vpass、Vcc與V的數值為正，而導體層630上的電壓準位是負的(即，導體層630的電壓準位小於接地端(0V)的電壓準位)。如此一來，通道層610中的電子會靠近閘極層130a，藉此可以增加閘極層130a的控制能力。
在另一範例實施例中，通道層610的材料為P型多晶矽，讀取電壓的電壓準位(Vread)會小於0，而第一電壓的電壓準位(-V)會大於0，藉此讓通道層610中的電洞靠近閘極層130a。換言之，若讀取電壓的電壓準位為正準位，則第一電壓的電壓準位為負準位。若讀取電壓的電壓準位為負準位，則第一電壓的電壓準位為正準位(大於接地端的電壓)。
圖10A是根據第二範例實施例繪示閘極層130a上電壓與電流的示意圖。圖10B是根據第二範例實施例繪示記憶胞被程式化後各分佈的示意圖。
圖10A的橫軸是閘極層130a上的電壓準位，縱軸是通道層610中電流的大小。圖10B的橫軸是一個記憶胞的臨界電壓，縱軸是記憶胞數量。請參照圖6B、圖10A與圖10B，在此假設一個記憶胞中可以儲存兩個位元。因此，當閘極130a所對應的記憶胞(電晶體)被程式化以後，此電晶體的臨界電壓會是四個分佈1010a~1010d的其中之一。舉例來說，分佈1010a表示位元”11”， 而分佈1010d表示位元”00”。若此電晶體的臨界電壓是分佈1010a，且閘極層130a上的電壓準位為電壓準位1020時，則此電晶體會完全導通，即表示此電晶體所儲存的位元是”11”。另一方面，若閘極層130a上的電壓準位為電壓準位1022，則此電晶體會”部份”導通，通道層610上電流的大小會是電流量1034。在一範例實施例中，電流量1032與電流量1036是用來判斷電晶體是否導通的臨界值。例如，當通道層610中的電流大於電流量1032時，則表示對應的電晶體是導通。另一方面，當通道層610中的電流小於電流量1036時，則表示對應的電晶體不是導通。因此，電流量1032與電流量1036會用來區分此電晶體是屬於分佈1010a~1010d中的哪一個。當電晶體更容易被區分出其是屬於分佈1010a~1010d中的哪一個時，表示閘極層130a的控制能力較好。
圖10C是根據第二範例實施例繪示提升控制能力的示意圖。
請參照圖10A、圖10B與圖10C，曲線1042與1044如同圖10A所示，是表示當負電壓加在導體層630時的電壓-電流關係曲線。然而，曲線1052與1054則是當沒有負電壓加在導體層630時的電壓-電流關係曲線。先以曲線1042與1044為例，當一個電晶體被程式化為分佈1010a時，電流量1032是對應至電壓準位1062；當電晶體被程式化為分佈1010b時，電流量1036是對應至電壓準位1064；也就是說，在區間1072內並不會誤判電晶體是屬於哪一個分佈。以曲線1052與1054為例，電流量1032是對應 至電壓準位1066，並且電流量1036是對應於電壓準位1068；在區間1074內並不會誤判電晶體是屬於哪一個分佈。然而，從圖10C可知，區間1072的寬度會大於區間1074的寬度。也就是說，在把負電壓施加在導體層630以後，更容易區分電晶體是屬於哪一個分佈，即閘極層130a的控制能力會提昇。
圖11是根據第二範例實施例繪示讀取方法的流程圖。
請參照圖11，圖11的各步驟是用於圖6A與圖6B的NAND快閃記憶單元。在步驟S1102中，將讀取電壓施加於閘極層130a~130d的其中之一。在步驟S1104中，除了被施加讀取電壓的閘極層以外，將通過電壓施加於閘極層130a~130d中其他的閘極層。在步驟S1106中，將第一電壓施加於導體層630的一端。其中讀取電壓的電壓準位為正準位與負準位的其中之一，並且第一電壓的電壓準位為正準位與負準位的其中之另一。也就是說，若讀取電壓的電壓準位為正準位，則第一電壓的電壓準位為負準位(小於接地端的電壓準位)。若讀取電壓的電壓準位為負準位，則第一電壓的電壓準位為正準位(大於接地端的電壓準位)。
圖11中各步驟可以實作為多個程式碼並且由一個處理器來執行這些程式碼。或者，圖11各步驟可以實作為一或多個電路，本發明並不在此限。
另一方面，本發明一範例實施例亦提出一種操作方法，是用於第一範例實施例或是第二範例實施例。在此操作方法中，會將一電位差施加在導電結構的第一端與第二端之間，用以在導 電結構中產生一電流並且用以加熱電荷捕捉層。然而，此操作方法已詳細說明如上，在此便不再贅述。
綜上所述，在本發明範例實施例所提出的操作方法，讀取方法與NAND快閃記憶單元中，可以加熱電荷補捉層來加速抹除操作或是修復電荷補捉層。此外，在一範例實施例中，由於施加在導體層上的電壓相反於讀取電壓，因此閘極層的控制能力也會被提升。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
600‧‧‧NAND快閃記憶單元
110、140‧‧‧選擇閘極層
620‧‧‧介電層
130a~130d‧‧‧閘極層
612、632‧‧‧第一端
614、634‧‧‧第二端
310、330‧‧‧氧化矽層
320‧‧‧氮化矽層
610‧‧‧通道層
630‧‧‧導體層

Claims (21)

  1. 一種NAND快閃記憶單元，包括：多個閘極層，其中該些閘極層中相鄰的兩個閘極層之間包括一第一介電層；以及一通道層，貫穿該些閘極層；一電荷捕捉層，貫穿該些閘極層，配置在該通道層與該些閘極層之間；一導體層，貫穿該些閘極層；以及一第二介電層，貫穿該些閘極層，其中該第二介電層是配置在該導體層與該通道層之間。
  2. 如申請專利範圍第1項所述的NAND快閃記憶單元，其中該電荷捕捉層包括氧化矽-氮化矽-氧化矽複合層。
  3. 如申請專利範圍第1項所述的NAND快閃記憶單元，其中該導體層的材料包括一金屬。
  4. 如申請專利範圍第1項所述的NAND快閃記憶單元，其中該導體層的材料包括一參雜多晶矽。
  5. 如申請專利範圍第1項所述的NAND快閃記憶單元，更包括：一第一選擇閘極層，配置在該些閘極層的一側；以及一第二選擇閘極層，配置在該些閘極層的另一側，其中該通道層、該電荷捕捉層、該導體層與該第二介電層貫穿該第一選擇閘極層與該第二選擇閘極層。
  6. 如申請專利範圍第1項所述的NAND快閃記憶單元，其中該通道層的材料包括非晶矽、多晶矽、微晶矽、單晶矽、奈米晶矽、氧化物半導體材料、有機半導體材料或其組合。
  7. 一種用於如申請專利範圍第1項所述之NAND快閃記憶單元的讀取方法，包括：將一讀取電壓施加於該些閘極層的其中之一；將一通過電壓施加於該些閘極層的其中之另一；將一第一電壓施加於該導體層的一側，其中該讀取電壓的電壓準位為一正準位與一負準位的其中之一，並且該第一電壓的電壓準位為該正準位與該負準位的其中之另一。
  8. 如申請專利範圍第7項所述之讀取方法，其中該NAND快閃記憶單元更包括：一第一選擇閘極層，配置在該些閘極層的一側；以及一第二選擇閘極層，配置在該些閘極層的另一側，其中該通道層、該電荷捕捉層、該導體層與該第二介電層貫穿該第一選擇閘極層與該第二選擇閘極層，其中該讀取方法更包括：將一第二電壓施加於該第一選擇閘極層與該第二選擇閘極層，其中該第二電壓的電壓準位為一系統電壓準位與一臨界電壓準位的相加。
  9. 如申請專利範圍第8項所述之讀取方法，更包括： 預充電該通道層的一第一端至該系統電壓準位；以及根據該通道層的該第一端的電壓準位是否有下降，判斷被施加該讀取電壓的該閘極層所對應的一電晶體是否導通。
  10. 一種NAND快閃記憶單元的操作方法，其中該NAND快閃記憶單元包括多個閘極層、一導電結構與一電荷捕捉層，該導電結構與該電荷捕捉層貫穿該些閘極層，並且該電荷捕捉層是配置在該導電結構與該些閘極層之間，該操作方法包括：將一電位差施加在該導電結構的一第一端與該導電結構的一第二端之間，用以在該導電結構中產生一電流並且用以加熱該電荷捕捉層。
  11. 如申請專利範圍第10項所述的操作方法，其中該導電結構的材料為參雜多晶矽。
  12. 如申請專利範圍第11項所述的操作方法，其中將該電位差施加在該導電結構的該第一端該第二端之間的步驟更包括：將一抹除電壓施加在該導電結構上。
  13. 如申請專利範圍第12項所述的操作方法，其中該NAND快閃記憶單元更包括：一第一選擇閘極層，配置在該些閘極層的一側；以及一第二選擇閘極層，配置在該些閘極層的另一側，其中該導電結構與該電荷捕捉層貫穿該第一選擇閘極層與該第二選擇閘極層，其中該操作方法更包括： 將一基準電壓施加於該些閘極層；以及將一第三電壓施加於該第一選擇閘極層與該第二選擇閘極層，其中該第三電壓的電壓準位是根據該基準電壓的電壓準位、該抹除電壓的電壓準位、與一穿遂電壓的電壓準位所產生。
  14. 如申請專利範圍第11項所述的操作方法，其中該NAND快閃記憶單元更包括一第一選擇閘極與一第二選擇閘極，該第一選擇閘極層是配置在該些閘極層的一側，該第二選擇閘極層是配置在該些閘極層的另一側，並且該導電結構與該電荷捕捉層貫穿該第一選擇閘極層與該第二選擇閘極層，其中將該電位差施加在該導電結構的該第一端該第二端之間的步驟更包括：將一系統電壓施加在該第一選擇閘極層與該第二選擇閘極層；以及將一通過電壓施加在該些閘極層上。
  15. 如申請專利範圍第10項所述的操作方法，其中該些閘極層中相鄰的兩個閘極層之間包括一第一介電層，該導電結構包括一通道層、一導體層與一第二介電層，該第二介電層是配置於該通道層與該導體層之間，該導電結構的該第一端與該第二端是位於該導體層的一第一端與一第二端，其中該NAND快閃記憶單元更包括：一第一選擇閘極層，配置在該些閘極層的一側；以及一第二選擇閘極層，配置在該些閘極層的另一側，其中該通道層、該導體層、該第二介電層與該電荷捕捉層貫穿該第一選擇 閘極層與該第二選擇閘極層。
  16. 如申請專利範圍第15項所述的操作方法，更包括：將一抹除電壓施加於該通道層的一端；將一基準電壓施加於該些閘極層；以及將一第三電壓施加於該第一選擇閘極層與該第二選擇閘極層，其中該第三電壓的電壓準位是根據該基準電壓的電壓準位、該抹除電壓的電壓準位、與一穿遂電壓的電壓準位所產生。
  17. 如申請專利範圍第16項所述的操作方法，其中該導體層的該第一端與該第二端的電壓準位是根據該基準電壓的電壓準位、該抹除電壓的電壓準位與一偏移電壓的電壓準位所產生，並且該導體層的該第一端與該第二端之間存在該電位差。
  18. 如申請專利範圍第15項所述的操作方法，更包括：將該些閘極層、該第一選擇閘極層、該第二選擇閘極層、該通道層的一第一端以及該通道層的一第二端浮接。
  19. 如申請專利範圍第15項所述的操作方法，更包括：將該導體層的該第一端與該第二端的電壓準位作為一函數的參數輸入，其中該函數輸出一數值，並且該數值介於該導體層的該第一端與該第二端的電壓準位之間；將符合該數值的電壓施加於該些閘極層、該第一選擇閘極層、該第二選擇閘極層、該通道層的一第一端以及該通道層的一第二端。
  20. 如申請專利範圍第15項所述的操作方法，其中該導體層 的材料包括一金屬。
  21. 如申請專利範圍第15項所述的操作方法，其中該導體層的材料包括一參雜多晶矽。
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