DE102017120568B4 - Zellengrenzstruktur für eingebetteten speicher - Google Patents

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Abstract

Verfahren zum Herstellen eines integrierten Schaltkreises (IC) mit den folgenden Schritten:Herstellen einer Trennstruktur (106) in einem Halbleitersubstrat (104), wobei die Trennstruktur (106) einen Speicherbereich (104m) des Halbleitersubstrats (104) von einem Logikbereich (104) des Halbleitersubstrats (104) trennt;Herstellen einer Mehrfachschicht (702), die die Trennstruktur (106), den Speicherbereich (104m) und den Logikbereich (104) bedeckt;Herstellen einer Speicherzellenstruktur auf dem Speicherbereich (104m), wobei die Speicherzellenstruktur aus der Mehrfachschicht (702) hergestellt wird;Herstellen einer Dummy-Verkappungsschicht (2104), die die Speicherzellenstruktur und einen Rest der Mehrfachschicht (702) bedeckt;Durchführen einer ersten Ätzung in die Mehrfachschicht (702) und die Dummy-Verkappungsschicht (2104), um die Mehrfachschicht (702) und die Dummy-Verkappungsschicht (2104) von dem Logikbereich (104) zu entfernen, sodass die Mehrfachschicht (702) und die Dummy-Verkappungsschicht (2104) eine Dummy-Seitenwand (112s) auf der Trennstruktur (106, 202) definieren;Herstellen einer Grenzseitenwand-Abstandshalterschicht (2402) die die Dummy-Verkappungsschicht (2104), die Trennstruktur (106) und den Logikbereich (104) bedeckt und außerdem die Dummy-Seitenwand (112s) säumt;Durchführen einer zweiten Ätzung in die Grenzseitenwand-Abstandshalterschicht um horizontale Segmente der Grenzseitenwand-Abstandshalterschicht (2402) zu entfernen und um einen Grenzseitenwand-Abstandshalter (114) auf der Dummy-Seitenwand (112s) herzustellen; undHerstellen einer Logik-Bauelement-Struktur auf dem Logikbereich (104) nach dem Herstellen des Grenzseitenwand-Abstandshalters (114).

Description

  • Hintergrund der Erfindung
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat in den letzten Jahrzehnten ein exponentielles Wachstum erfahren. Mit der Entwicklung von ICs hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die erzeugt werden kann) abgenommen hat. Zu den Fortschritten in der IC-Evolution gehören die Technologie der eingebetteten Speicher und die High-k-Metall-Gate(HKMG)-Technologie. Die Technologie der eingebetteten Speicher ist die Integration von Speicher-Bauelementen mit Logik-Bauelementen auf dem gleichen Halbleiterchip, sodass die Speicher-Bauelemente den Betrieb der Logik-Bauelemente unterstützen. Die HKMG-Technologie ist die Herstellung von Halbleiter-Bauelementen unter Verwendung von Metall-Gate-Elektroden und dielektrischen High-k-Gateschichten.
  • Die US 2016/0181268 A1 beschreibt ein Halbleiterbauteil mit einem eingebetteten Speicherbereich und einem Peripheriebereich. Eine oder mehrere Dummy-Strukturen werden zwischen dem Speicherbereich und dem Peripheriebereich gebildet. In einigen Ausführungsformen ist eine der Dummy-Strukturen mit einer abgewinkelten Seitenwand ausgebildet, wodurch die Notwendigkeit eines Grenzschnittätzprozesses entfällt.
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, einen integrierten Schaltkreis gemäß Anspruch 11 und ein Verfahren gemäß Anspruch 19 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen Schnittansichten einiger Ausführungsformen eines integrierten Halbleiterschaltkreises (IC), der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist.
    • Die 2A und 2B zeigen Schnittansichten verschiedener weiterer Ausführungsformen des IC von 1.
    • 3 zeigt eine Schnittansicht einiger detaillierterer Ausführungsformen des IC von 1.
    • Die 4 bis 37 zeigen eine Reihe von Schnittansichten einiger Ausführungsformen eines Verfahrens zur Herstellung eines IC, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist.
    • 38 zeigt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens der 4 bis 37.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der vorliegenden Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des/der in Gebrauch oder in Betrieb befindlichen Bauelements oder Vorrichtung umfassen. Das Bauelement oder die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Außerdem sind die Begriffe „erste(r) / erstes“, „zweite(r) / zweites“, „dritte(r) / drittes“ und dergleichen lediglich allgemeine Bezeichnungen, und sie können daher in verschiedenen Ausführungsformen ausgetauscht werden. Während zum Beispiel ein Element (z. B. eine Öffnung) bei einigen Ausführungsformen als ein „erstes“ Element bezeichnet werden kann, kann das Element bei anderen Ausführungsformen als ein „zweites“ Element bezeichnet werden.
  • Gemäß einigen Verfahren zur Herstellung eines integrierten Schaltkreises (IC) mit der Technologie der eingebetteten Speicher und der HKMG-Technologie wird eine Pad-Nitridschicht auf einem Halbleitersubstrat hergestellt und planarisiert. Unter Verwendung der Pad-Nitridschicht als eine Maske wird eine erste Ätzung in das Halbleitersubstrat durchgeführt, um einen Graben herzustellen, der einen Speicherbereich des Halbleitersubstrats von einem Logikbereich des Halbleitersubstrats trennt. Der Graben wird mit einem dielektrischen Material gefüllt, um eine Grenz-Trennstruktur herzustellen, und eine Mehrfachschicht wird so hergestellt, dass sie den Speicher- und den Logikbereich und die Grenz-Trennstruktur bedeckt. Aus der Mehrfachschicht werden Speicher-Bauelemente auf dem Speicherbereich hergestellt, und eine Dummy-Polysilizium(DPO)-Schicht wird so hergestellt, dass sie die Speicher-Bauelemente und einen Rest der Mehrfachschicht bedeckt. Eine zweite Ätzung wird in die Mehrfachschicht und die DPO-Schicht durchgeführt, um die Mehrfachschicht und die DPO-Schicht von dem Logikbereich zu entfernen, sodass ein Rest der Mehrfachschicht und ein Rest der DPO-Schicht gemeinsam eine Grenzseitenwand definieren, die eben ist und zu dem Logikbereich auf der Grenz-Trennstruktur zeigt. Eine dritte Ätzung wird in die Pad-Nitridschicht durchgeführt, um sie von dem Logikbereich zu entfernen, und unter Verwendung der dielektrischen High-k-Schichten und der Polysilizium-Gate-Elektroden werden Logik-Bauelemente auf dem Logikbereich hergestellt. Anschließend wird ein HKMG-Ersetzungsprozess durchgeführt, um die Polysilizium-Gate-Elektroden durch Metall-Gate-Elektroden zu ersetzen.
  • Eine Herausforderung bei diesen Verfahren ist, dass die dritte Ätzung die Grenzseitenwand beschädigen kann, sodass sie nicht mehr eben ist. Die dritte Ätzung kann zum Beispiel zu einer seitlichen Unterätzung, Löchern und dergleichen in der Grenzseitenwand führen, da die Grenzseitenwand von mehreren Schichten definiert wird und eine oder mehrere der Mehrfachschichten das gleiche Material wie die Pad-Nitridschicht aufweisen können, die bei der dritten Ätzung entfernt wird. Eine Beschädigung der Grenzseitenwand kann zu Füllproblemen, Leitfähigkeitsproblemen, Änderungen der Bauelementleistung und/oder anderen Zuverlässigkeitsproblemen bei der nachfolgenden Bearbeitung führen. Bei der Herstellung von Logik-Bauelementen können zum Beispiel eine dielektrische High-k-Schicht und eine Polysiliziumschicht so hergestellt werden, dass sie den Logikbereich und die Grenzseitenwand bedecken. Dann können die dielektrische High-k-Schicht und die Polysiliziumschicht zu Logik-Bauelementen strukturiert werden. Da die Grenzseitenwand während der dritten Ätzung beschädigt wird, kann ein High-k-Rest auf der Grenzseitenwand (z. B. in den Löchern oder seitlichen Unterätzungen) nach dem Strukturieren der dielektrischen High-k-Schicht zurückbleiben. Der High-k-Rest kann wiederum in das Halbleitersubstrat eindiffundieren, wodurch Dotierungsprofile in dem Halbleitersubstrat verschoben werden und Parameter von Bauelementen (z. B. von Speicher- oder Logik-Bauelementen) auf dem Halbleitersubstrat geändert werden. Darüber hinaus kann der High-k-Rest Prozess-Tools verunreinigen, die bei der nachfolgenden Bearbeitung verwendet werden, sodass andere Halbleitersubstrate durch die verunreinigten Prozess-Tools verunreinigt werden.
  • In Anbetracht des Vorstehenden sind verschiedene Ausführungsformen der vorliegenden Anmeldung auf ein Verfahren zur Herstellung eines IC gerichtet, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist. Bei einigen Ausführungsformen wird eine Trennstruktur in einem Halbleitersubstrat hergestellt, um einen Speicherbereich des Halbleitersubstrats von einem Logikbereich des Halbleitersubstrats zu trennen. Eine Mehrfachschicht wird so hergestellt, dass sie das Halbleitersubstrat bedeckt. Aus der Mehrfachschicht wird eine Speicherzellenstruktur auf dem Speicherbereich hergestellt. Eine erste Ätzung wird in die Mehrfachschicht durchgeführt, um sie von dem Logikbereich zu entfernen, sodass die Mehrfachschicht zumindest teilweise eine Dummy-Seitenwand auf der Trennstruktur definiert. Eine Grenzseitenwand-Abstandshalterschicht wird so hergestellt, dass sie die Speicherzellenstruktur, die Trennstruktur und den Logikbereich sowie die Dummy-Seitenwand bedeckt. Eine zweite Ätzung wird in die Grenzseitenwand-Abstandshalterschicht durchgeführt, um aus der Grenzseitenwand-Abstandshalterschicht einen Grenzseitenwand-Abstandshalter auf der Dummy-Seitenwand herzustellen. Nach der Herstellung des Grenzseitenwand-Abstandshalters wird eine Logik-Bauelement-Struktur hergestellt.
  • Der Grenzseitenwand-Abstandshalter schützt die Dummy-Seitenwand vor Beschädigung, während die Logik-Bauelement-Struktur hergestellt wird, sodass keine seitliche Unterätzung, Löcher und dergleichen entlang der Dummy-Seitenwand entstehen. Darüber hinaus kann der Grenzseitenwand-Abstandshalter eine ebene Grenzseitenwand bereitstellen, die bei der Herstellung der Logik-Bauelement-Struktur nicht beschädigt wird (z. B. auf Grund des Materials der Grenzseitenwand, wie später dargelegt wird), wodurch ein High-k-Ätzrückstand während der Herstellung der Logik-Bauelement-Struktur mit der HKMG-Technologie nicht anhaftet. Dadurch kann wiederum der High-k-Ätzrückstand vollständig entfernt werden, sodass die Ausbeute und die Zuverlässigkeit der Halbleiter-Bauelemente steigen, die auf dem Halbleitersubstrat hergestellt werden. Der restliche High-k-Ätzrückstand kann in das Halbleitersubstrat eindiffundieren und danach Dotierungsprofile des Halbleitersubstrats und somit Parameter der Halbleiter-Bauelemente ändern. Darüber hinaus kann der restliche High-k-Ätzrückstand Prozess-Tools verunreinigen, sodass andere Halbleitersubstrate durch die Prozess-Tools verunreinigt werden.
  • In 1A wird eine Schnittansicht 100A einiger Ausführungsformen eines IC bereitgestellt, der eine Zellengrenzstruktur 102 für einen eingebetteten Speicher aufweist. Die Zellengrenzstruktur 102 befindet sich auf einem Grenzbereich 104b eines Halbleitersubstrats 104. Der Grenzbereich 104b trennt einen Speicherbereich 104m des Halbleitersubstrats 104 von einem Logikbereich 104l des Halbleitersubstrats 104. Das Halbleitersubstrat 104 kann zum Beispiel ein massives Siliziumsubstrat, ein Substrat der Gruppe III-V, ein Silizium-auf-Isolator(SOI)-Substrat oder ein anderes geeignetes Halbleitersubstrat sein oder andernfalls aufweisen. Ein hier verwendeter Begriff (z. B. „Halbleitersubstrat“) mit einem englischen Plural-Suffix „(s)“ kann einen Begriff zum Beispiel im Singular oder Plural bezeichnen. Darüber hinaus überdeckt die Zellengrenzstruktur 102 eine Grenz-Trennstruktur 106 auf dem Grenzbereich 104b. Die Grenz-Trennstruktur 106 reicht in den Grenzbereich 104b hinein und ermöglicht eine physische und elektrische Trennung zwischen einem eingebetteten Speicher 108 auf dem Speicherbereich 104m und einem Logik-Bauelement 110 auf dem Logikbereich 104l. Die Grenz-Trennstruktur 106 kann zum Beispiel eine STI-Struktur (STI: flache Grabenisolation), eine DTI-Struktur (DTI: tiefe Grabenisolation), eine andere geeignete Graben-Trennstruktur oder eine andere geeignete Trennstruktur sein oder andernfalls aufweisen.
  • Die Zellengrenzstruktur 102 weist eine Dummy-Struktur 112 und einen Grenzseitenwand-Abstandshalter 114 auf. Die Dummy-Struktur 112 definiert eine Dummy-Seitenwand 112s, die zu dem Logik-Bauelement 110 zeigt und mehrere verschiedene Materialien aufweist. Die mehreren verschiedenen Materialien können zum Beispiel Siliziumnitrid, Siliziumoxid, Polysilizium, ein anderes geeignetes Material oder eine Kombination davon umfassen. Weiterhin ist bei einigen Ausführungsformen die Dummy-Seitenwand 112s eben und/oder vertikal oder im Wesentlichen vertikal. Der Grenzseitenwand-Abstandshalter 114 befindet sich über der Grenz-Trennstruktur 106 seitlich zwischen der Dummy-Struktur 112 und dem Logik-Bauelement 110 und grenzt an die Dummy-Seitenwand 112s an. Bei einigen Ausführungsformen kontaktiert der Grenzseitenwand-Abstandshalter 114 direkt die Dummy-Seitenwand 112s und/oder verläuft kontinuierlich entlang der Dummy-Seitenwand 112s von einem unteren Rand der Dummy-Seitenwand 112s zu einem oberen Rand der Dummy-Seitenwand 112s. Der Grenzseitenwand-Abstandshalter 114 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein anderes geeignetes Dielektrikum, Polysilizium, Aluminiumkupfer, Tantal, ein anderes geeignetes Metall oder eine andere geeignete Metalllegierung, Tantalnitrid, Titannidrid, ein anderes geeignetes Metallnitrid oder ein anderes geeignetes Material sein oder andernfalls aufweisen. Darüber hinaus kann der Grenzseitenwand-Abstandshalter 114 zum Beispiel homogen sein (z. B. nur ein Metall aufweisen).
  • Eine Grenzseitenwand 114s, die zu dem Logik-Bauelement 110 zeigt, wird zumindest teilweise von dem Grenzseitenwand-Abstandshalter 114 definiert. Bei einigen Ausführungsformen wird die Grenzseitenwand 114s vollständig von dem Grenzseitenwand-Abstandshalter 114 definiert. Bei anderen Ausführungsformen wird die Grenzseitenwand 114s von dem Grenzseitenwand-Abstandshalter 114 und der Grenz-Trennstruktur 106 gemeinsam definiert. Bei einigen der anderen Ausführungsformen hängt ein Teil der Grenzseitenwand 114s, der von der Grenz-Trennstruktur 106 definiert wird, mit einem Teil der Grenzseitenwand 114s, der von dem Grenzseitenwand-Abstandshalter 114 definiert wird, zusammen oder ist mit diesem bündig. Die Grenzseitenwand 114s ist nach unten zu dem Logik-Bauelement 110 hin geneigt. Darüber hinaus ist die Grenzseitenwand 114s von oben bis unten eben und ist bei einigen Ausführungsformen durchgehend von oben bis unten gebogen. Die Grenzseitenwand 114s kann zum Beispiel von einem oberen Rand der Grenzseitenwand 114s bis zu einem unteren Rand der Grenzseitenwand 114s eben sein und/oder durchgehend gebogen sein. Der obere Rand der Grenzseitenwand 114s kann zum Beispiel auf gleicher Höhe oder im Wesentlichen auf gleicher Höhe mit einem oberen Rand der Dummy-Seitenwand 112s und/oder einer Oberseite des Grenzseitenwand-Abstandshalters 114 sein. Der untere Rand der Grenzseitenwand 114s kann zum Beispiel mit einem Abstand unter einem unteren Rand der Dummy-Seitenwand 112s und/oder einer Unterseite des Grenzseitenwand-Abstandshalters 114 angeordnet sein.
  • Bei der Herstellung des IC schützt der Grenzseitenwand-Abstandshalter 114 die Dummy-Seitenwand 112s vor Beschädigung, während das Logik-Bauelement 110 hergestellt wird. Wenn der Grenzseitenwand-Abstandshalter 114 fehlt, kann es zu einer seitlichen Unterätzung, Löchern und dergleichen entlang der Dummy-Seitenwand 112s kommen, sodass ein High-k-Ätzrückstand anhaften kann, der bei der Herstellung des Logik-Bauelements 110 mit der HKMG-Technologie entsteht. Darüber hinaus ermöglicht der Grenzseitenwand-Abstandshalter 114 eine ebene Grenzseitenwand 114s, die bei der Herstellung des Logik-Bauelements 110 nicht beschädigt wird (z. B. auf Grund des Materials der Grenzseitenwand 114s, wie später dargelegt wird), wodurch ein High-k-Ätzrückstand, der während der Herstellung des Logik-Bauelements 110 mit der HKMG-Technologie entsteht, nicht anhaftet. Dadurch kann wiederum der High-k-Ätzrückstand vollständig entfernt werden, der während der Herstellung des Logik-Bauelements 110 mit der HKMG-Technologie entsteht, sodass die Ausbeute und die Zuverlässigkeit der Halbleiter-Bauelemente steigen, die auf dem Halbleitersubstrat 104 hergestellt werden. Wie vorstehend dargelegt worden ist, kann der restliche High-k-Ätzrückstand in das Halbleitersubstrat 104 eindiffundieren und danach Dotierungsprofile des Halbleitersubstrats 104 und somit Parameter der Halbleiter-Bauelemente ändern, die auf dem Halbleitersubstrat 104 hergestellt werden.
  • Bei einigen Ausführungsformen weist die Dummy-Struktur 112 eine Dummy-Steuergate-Elektrode 116 und eine dielektrische Dummy-Steuergate-Schicht 118 auf, die auf die Grenz-Trennstruktur 106 gestapelt ist. Die Dummy-Steuergate-Elektrode 116 befindet sich über der dielektrischen Dummy-Steuergate-Schicht 118, und die Dummy-Steuergate-Elektrode 116 und die dielektrische Dummy-Steuergate-Schicht 118 definieren gemeinsam die Dummy-Seitenwand 112s. Die Dummy-Steuergate-Elektrode 116 kann zum Beispiel dotiertes Polysilizium, ein Metall, ein anderes geeignetes leitendes Material oder eine Kombination davon sein oder andernfalls aufweisen. Die dielektrische Dummy-Steuergate-Schicht 118 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen umfasst die dielektrische Dummy-Steuergate-Schicht 118 eine Oxid-Nitrid-Oxid(ONO)-Mehrfachschicht, deren Bestandteile zwar dargestellt sind, aber der einfachen Darstellung halber nicht einzeln bezeichnet sind. Die vollständige Bezeichnung der einzelnen Schichten der ONO-Mehrfachschicht ist zum Beispiel in 1B zu finden.
  • Bei einigen Ausführungsformen weist die Dummy-Struktur 112 weiterhin eine Dummy-Ansteuergate-Elektrode 120 auf. Die Dummy-Ansteuergate-Elektrode 120 befindet sich auf dem Grenzbereich 104b, seitlich zwischen der Grenz-Trennstruktur 106 und dem eingebetteten Speicher 108. Weiterhin hat die Dummy-Ansteuergate-Elektrode 120 eine Unterseite, die mit einem Abstand unter der Unterseite der dielektrischen Dummy-Steuergate-Schicht 118 angeordnet ist. Die Dummy-Ansteuergate-Elektrode 120 befindet sich über einer dielektrischen Dummy-Ansteuergate-Schicht 122 und ist seitlich von der Dummy-Steuergate-Elektrode 116 durch einen Dummy-Gate-Abstandshalter 124 beabstandet. Der Dummy-Gate-Abstandshalter 124 befindet sich über der Grenz-Trennstruktur 106. Die Dummy-Ansteuergate-Elektrode 120 kann zum Beispiel dotiertes Polysilizium, ein Metall oder ein anderes geeignetes leitendes Material sein oder andernfalls aufweisen. Die dielektrische Dummy-Ansteuergate-Schicht 122 und/oder der Dummy-Gate-Abstandshalter 124 können zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen.
  • Der eingebettete Speicher 108 befindet sich auf dem Speicherbereich 104m und kann zum Beispiel ein eingebetteter SuperFlash(ESF3)-Speicher der dritten Generation, ein eingebetteter SuperFlash(ESF1)-Speicher der ersten Generation, ein Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Speicher, ein Metall-Oxid-Nitrid-Oxid-Silizium(MONOS)-Speicher oder ein anderer geeigneter Speichertyp sein oder andernfalls aufweisen. Bei einigen Ausführungsformen weist der eingebettete Speicher 108 ein Paar einzelne Speicher-Source-/Drain-Bereiche 126, einen gemeinsamen Speicher-Source-/Drain-Bereich 128 und ein Paar selektiv leitende Speicherkanäle 130 auf. Die einzelnen Speicher-Source-/Drain-Bereiche 126 und der gemeinsame Speicher-Source-/Drain-Bereich 128 befinden sich in einem oberen Teil des Halbleitersubstrats 104, und der gemeinsame Speicher-Source-/Drain-Bereich 128 ist mit einem seitlichen Abstand zwischen den einzelnen Speicher-Source-/Drain-Bereichen 126 angeordnet. Darüber hinaus sind die einzelnen Speicher-Source-/Drain-Bereiche 126 und der gemeinsame Speicher-Source-/Drain-Bereich 128 dotierte Halbleiterbereiche, die eine erste Dotierungsart (z. B. p- oder n-Dotierung) haben. Die selektiv leitenden Speicherkanäle 130 sind in dem oberen Teil des Halbleitersubstrats 104 angeordnet und verlaufen jeweils von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 zu den einzelnen Speicher-Source-/Drain-Bereichen 126. Außerdem sind die selektiv leitenden Speicherkanäle 130 dotierte Halbleiterbereiche, die eine zweite Dotierungsart (z. B. p- oder n-Dotierung) haben, die der ersten Dotierungsart entgegengesetzt ist.
  • Ein Paar dielektrische Floating-Gate-Schichten 132, ein Paar Floating-Gate-Elektroden 134, ein Paar dielektrische Steuergate-Schichten 136 und ein Paar Steuergate-Elektroden 138 sind auf die selektiv leitenden Speicherkanäle 130 gestapelt. Der einfachen Darstellung halber ist nur eine der dielektrischen Floating-Gate-Schichten 132 mit 132 bezeichnet, nur eine der Floating-Gate-Elektroden 134 ist mit 134 bezeichnet, nur eine der dielektrischen Steuergate-Schichten 136 ist mit 136 bezeichnet, und nur eine der Steuergate-Elektroden 138 ist mit 138 bezeichnet. Die dielektrischen Floating-Gate-Schichten 132 sind jeweils über den selektiv leitenden Speicherkanälen 130 angeordnet und können zum Beispiel Siliziumoxid oder ein anderes geeignetes Dielektrikum sein oder andernfalls aufweisen. Die Floating-Gate-Elektroden 134 sind jeweils über den dielektrischen Floating-Gate-Schichten 132 angeordnet, die dielektrischen Steuergate-Schichten 136 sind jeweils über den Floating-Gate-Elektroden 134 angeordnet, und die Steuergate-Elektroden 138 sind jeweils über den dielektrischen Steuergate-Schichten 136 angeordnet. Die Steuergate-Elektroden 138 und die Floating-Gate-Elektroden 134 können zum Beispiel dotiertes Polysilizium, ein Metall oder ein anderes geeignetes leitendes Material sein oder andernfalls aufweisen. Die dielektrischen Steuergate-Schichten 136 können zum Beispiel Siliziumnitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen umfassen die dielektrischen Steuergate-Schichten 136 jeweils eine ONO-Schicht, sodass die dielektrischen Steuergate-Schichten 136 jeweils eine untere Oxidschicht 136l, eine obere Oxidschicht 136u, die sich über der unteren Oxidschicht 136l befindet, und eine mittlere Nitridschicht 136m aufweisen, die zwischen die untere und die obere Oxidschicht 136l und 136u geschichtet ist. Der einfachen Darstellung halber ist nur eine der unteren Oxidschichten 136l mit 136l bezeichnet, nur eine der oberen Oxidschichten 136u ist mit 136u bezeichnet, und nur eine der mittleren Nitridschichten 136m ist mit 136m bezeichnet.
  • Ein Paar Steuergate-Abstandshalter 140 ist über den Floating-Gate-Elektroden 134 angeordnet, und die Steuergate-Abstandshalter 140 jeder Floating-Gate-Elektrode bedecken jeweils gegenüberliegende Seitenwände einer Steuergate-Elektrode über der Floating-Gate-Elektrode. Der einfachen Darstellung halber sind nur einige der Steuergate-Abstandshalter 140 mit 140 bezeichnet. Floating-Gate-Abstandshalter 142 sind jeweils über den selektiv leitenden Speicherkanälen 130 angeordnet, die jeweils von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 durch eine jeweilige der Floating-Gate-Elektroden 134 seitlich beabstandet sind. Weiterhin bedecken die Floating-Gate-Abstandshalter 142 jeweils eine Seitenwand der jeweiligen der Floating-Gate-Elektroden 134. Die Steuergate-Abstandshalter 140 und die Floating-Gate-Abstandshalter 142 können zum Beispiel Siliziumnitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen sind die Steuergate-Abstandshalter 140 jeweils eine ONO-Schicht, deren Bestandteile der einfachen Darstellung halber nicht dargestellt sind.
  • Eine Löschgate-Elektrode 144 und eine dielektrische Löschgate-Schicht 146 sind über dem gemeinsamen Speicher-Source-/Drain-Bereich 128, seitlich zwischen den Floating-Gate-Elektroden 134, angeordnet. Die Löschgate-Elektrode 144 ist über der dielektrischen Löschgate-Schicht 146 angeordnet und hat bei einigen Ausführungsformen eine Oberseite, die auf gleicher Höhe mit einer Oberseite jeder der Steuergate-Elektroden 138 und/oder einer Oberseite der Dummy-Struktur 112 ist. Die dielektrische Löschgate-Schicht 146 umschließt eine Unterseite der Löschgate-Elektrode 144, um die Löschgate-Elektrode 144 vertikal von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 zu beabstanden und seitlich von den Floating-Gate-Elektroden 134 und den Steuergate-Abstandshaltern 140 zu beabstanden. Die Löschgate-Elektrode 144 kann zum Beispiel dotiertes Polysilizium, ein Metall oder ein anderes geeignetes leitendes Material sein oder andernfalls aufweisen. Die dielektrische Löschgate-Schicht 146 kann zum Beispiel Siliziumoxid, Siliziumnitrid oder ein anderes geeignetes Dielektrikum sein oder andernfalls aufweisen.
  • Ein Paar dielektrische Ansteuergate-Schichten 148 und ein Paar Ansteuergate-Elektroden 150 sind auf die selektiv leitenden Speicherkanäle 130 gestapelt. Der einfachen Darstellung halber ist nur eine der dielektrischen Ansteuergate-Schichten 148 mit 148 bezeichnet, und nur eine der Ansteuergate-Elektroden 150 ist mit 150 bezeichnet. Die dielektrischen Ansteuergate-Schichten 148 sind jeweils über den selektiven leitenden Speicherkanälen 130 angeordnet und sind jeweils seitlich von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 durch eine jeweilige der Floating-Gate-Elektroden 134 beabstandet. Die dielektrischen Ansteuergate-Schichten 148 können zum Beispiel Siliziumoxid, Siliziumnitrid oder ein anderes geeignetes Dielektrikum sein oder andernfalls aufweisen. Die Ansteuergate-Elektroden 150 sind jeweils über den dielektrischen Ansteuergate-Schichten 148 angeordnet und grenzen jeweils an die Floating-Gate-Abstandshalter 142 an. Die Ansteuergate-Elektroden 150 können zum Beispiel dotiertes Polysilizium, ein Metall oder ein anderes geeignetes leitendes Material sein oder andernfalls aufweisen.
  • Das Logik-Bauelement 110 befindet sich auf dem Logikbereich 104l und kann zum Beispiel ein Feldeffekttransistor mit isolierter Gate-Elektrode (insulated-gate field-effect transistor; IGFET), ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), ein DMOS-Bauelement (DMOS: double-diffused metal-oxide semiconductor; doppeldiffundierter Metall-Oxid-Halbleiter), ein bipolares CMOS-DMOS-Bauelement (BCD-Bauelement) (CMOS: komplementärer Metall-Oxid-Halbleiter), ein anderes geeignetes Transistor-Bauelement oder ein anderes geeignetes Halbleiter-Bauelement sein oder andernfalls aufweisen. Bei einigen Ausführungsformen weist das Logik-Bauelement 110 ein Paar Logik-Source-/Drain-Bereiche 152 und einen selektiv leitenden Logikkanal 154 auf. Die Logik-Source-/Drain-Bereiche 152 sind in einem oberen Teil des Halbleitersubstrats 104 angeordnet und sind seitlich beabstandet. Weiterhin sind die Logik-Source-/Drain-Bereiche 152 dotierte Halbleiterbereiche, die eine erste Dotierungsart (z. B. p- oder n-Dotierung) haben. Der selektiv leitende Logikkanal 154 ist in einem oberen Teil des Halbleitersubstrats 104 angeordnet und verläuft von einem der Logik-Source-/Drain-Bereiche 152 zu einem anderen der Logik-Source-/Drain-Bereiche 152. Außerdem ist der selektiv leitende Logikkanal 154 ein dotierter Halbleiterbereich, der eine zweite Dotierungsart (z. B. eine p- oder n-Dotierung) hat, die der ersten Dotierungsart entgegengesetzt ist.
  • Eine dielektrische Logikgate-Schicht 156 befindet sich über dem selektiv leitenden Logikkanal 154, und eine logische Gate-Elektrode 158 befindet sich über der dielektrischen Logikgate-Schicht 156. Die Logikgate-Elektrode 158 kann zum Beispiel dotiertes Polysilizium, ein Metall oder ein anderes geeignetes leitendes Material sein oder andernfalls aufweisen. Die dielektrische Logikgate-Schicht 156 kann zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen. Das hier verwendete High-k-Dielektrikum ist ein Dielektrikum mit einer Dielektrizitätskonstante k, die größer als etwa 3,9, 5, 10, 15 oder 20 ist. Bei einigen Ausführungsformen ist die dielektrische Logikgate-Schicht 156 ein High-k-Dielektrikum und die Logikgate-Elektrode 158 ist ein Metall, und/oder die Ansteuergate-Elektroden 150, die Löschgate-Elektrode 144, die Steuergate-Elektroden 138 und die Floating-Gate-Elektroden 134 sind dotiertes Polysilizium.
  • Bei einigen Ausführungsformen bedecken Haupt-Seitenwand-Abstandshalter 160 Seitenwände der Ansteuergate-Elektroden 150, eine Seitenwand der Dummy-Ansteuergate-Elektrode 120 und Seitenwände der Logikgate-Elektrode 158. Der einfachen Darstellung halber sind nur einige der Haupt-Seitenwand-Abstandshalter 160 mit 160 bezeichnet. Die Haupt-Seitenwand-Abstandshalter 160 können zum Beispiel Siliziumnitrid, Siliziumoxid oder ein anderes geeignetes Dielektrikum sein oder andernfalls aufweisen. Weiterhin bedeckt bei einigen Ausführungsformen eine ILD-Schicht 162 (ILD: Zwischenschicht-Dielektrikum) den eingebetteten Speicher 108, das Logik-Bauelement 110 und die Zellengrenzstruktur 102. Die ILD-Schicht 162 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen. Das hier verwendete Low-k-Dielektrikum ist ein Dielektrikum mit einer Dielektrizitätskonstante k, die kleiner als etwa 3,9, 3, 2, oder 1 ist. Weiterhin verlaufen bei einigen Ausführungsformen Durchkontaktierungen 164 durch die ILD-Schicht 162 zu den Logik-Source-/Drain-Bereichen 152 und den einzelnen Source-/Drain-Bereichen 126. Die Durchkontaktierungen 164 sind leitend und können zum Beispiel Wolfram, Aluminiumkupfer, Kupfer, Aluminium, ein anderes geeignetes Metall oder ein anderes geeignetes leitendes Material sein oder andernfalls aufweisen.
  • In 1B ist eine vergrößerte Schnittansicht 100B einiger Ausführungsformen der Zellengrenzstruktur 102 von 1A gezeigt. Bei einigen Ausführungsformen weist die dielektrische Dummy-Steuergate-Schicht 118 eine untere Oxidschicht 118l, eine obere Oxidschicht 118u, die sich über der unteren Oxidschicht 118l befindet, und eine mittlere Nitridschicht 118m auf, die vertikal zwischen die untere Oxidschicht 118l und die obere Oxidschicht 118u geschichtet ist. Weiterhin ist bei diesen Ausführungsformen die Dummy-Seitenwand 112s heterogen und weist mindestens drei verschiedene Materialien (z. B. Siliziumnitrid, Siliziumoxid und Polysilizium) auf.
  • Bei einigen Ausführungsformen nimmt eine Breite W des Grenzseitenwand-Abstandshalters 114 kontinuierlich von oben nach unten zu. Die Breite W kann zum Beispiel etwa 5 bis 1.000 nm (50 bis 10.000 Ångström), etwa 5 bis 500 nm (50 bis 5000 Angström) oder etwa 500 bis 1.000 nm (5000 bis 10.000 Ångström) betragen. Bei einigen Ausführungsformen ist eine Höhe H des Grenzseitenwand-Abstandshalters 114 seitlich von der Dummy-Seitenwand 112s bis zu einem Mittelpunkt P entlang der Breite W des Grenzseitenwand-Abstandshalters 114 gleichbleibend oder im Wesentlichen gleichbleibend. Weiterhin nimmt bei einigen Ausführungsformen die Höhe H des Grenzseitenwand-Abstandshalters 114 entlang der Breite W von dem Mittelpunkt P zu einer Seite des Grenzseitenwand-Abstandshalters 114, die der Dummy-Seitenwand 112s gegenüberliegt, kontinuierlich ab. Die Höhe H kann zum Beispiel etwa 5 bis 1.000 nm (50 bis 10.000 Angström), etwa 5 bis 500 nm (50 bis 5000 Ångström) oder etwa 500 bis 1.000 nm (5000 bis 10.000 Ängström) betragen.
  • Die Grenzseitenwand 114s ist nach unten von der Dummy-Seitenwand 112s weg geneigt und hat einen Neigungswinkel θ zu einer Unterseite des Grenzseitenwand-Abstandshalters 114. Der Neigungswinkel θ kann zum Beispiel weniger als etwa 50 Grad, etwa 60 Grad, etwa 75 Grad oder etwa 80 Grad betragen und kann zum Beispiel etwa 70 bis 80 Grad, etwa 50 bis 80 Grad oder etwa 60 bis 70 Grad betragen.
  • Die 1A und 1B zeigen zwar spezielle Konfigurationen für die Dummy-Struktur 112, den eingebetteten Speicher 108 und das Logik-Bauelement 110, aber es ist klar, dass andere Konfigurationen der Dummy-Struktur 112, des eingebetteten Speichers 108, des Logik-Bauelements 110 oder einer Kombination davon denkbar sind. Statt des eingebetteten Speichers 108 von 1A kann zum Beispiel ein anderer eingebetteter Speichertyp verwendet werden.
  • In den 2A und 2B sind Schnittansichten 200A und 200B von verschiedenen Ausführungsformen des IC der 1A und 1B gezeigt. Wie in der Schnittansicht 200A von 2A gezeigt ist, überspannen die Logikgate-Elektrode 158 und die dielektrische Logikgate-Schicht 156 eine Trennungslogikstruktur 202, die in einen oberen Teil des Logikbereichs 104l hinein reicht. Darüber hinaus ist der selektiv leitende Logikkanal 154 an eine Unterseite der logischen Trennstruktur 202 angepasst und umschließt diese. Die Trennungslogikstruktur 202 kann zum Beispiel eine STI-Struktur, eine DTI-Struktur, eine andere geeignete Graben-Trennstruktur oder eine andere geeignete Trennstruktur sein oder andernfalls aufweisen.
  • Wie in der Schnittansicht 200B von 2B gezeigt ist, weist die Zellengrenzstruktur 102 weiterhin eine Dummy-Steuergate-Hartmaske 204 und eine Dummy-Ansteuergate-Hartmaske 206 auf. Die Dummy-Steuergate-Hartmaske 204 ist über der Dummy-Steuergate-Elektrode 116 angeordnet, und die Dummy-Ansteuergate-Hartmaske 206 ist über der Dummy-Ansteuergate-Elektrode 120 angeordnet. Weiterhin weist der eingebettete Speicher 108 ein Paar Ansteuergate-Hartmasken 208, ein Paar Steuergate-Hartmasken 210 und eine Löschgate-Hartmaske 212 auf. Der einfachen Darstellung halber ist nur eine der Ansteuergate-Hartmasken 208 mit 208 bezeichnet und nur eine der Steuergate-Hartmasken 210 ist mit 210 bezeichnet. Die Ansteuergate-Hartmasken 208 sind jeweils über den Ansteuergate-Elektroden 150 angeordnet, und die Steuergate-Hartmasken 210 sind jeweils über den Steuergate-Elektroden 138 angeordnet. Wie vorstehend ist nur eine der Ansteuergate-Elektroden 150 mit 150 bezeichnet und nur eine der Steuergate-Elektroden 138 ist mit 138 bezeichnet. Die Löschgate-Hartmaske 212 ist über der Löschgate-Elektrode 144 angeordnet. Die Dummy-Steuergate-Hartmaske 204, die Dummy-Ansteuergate-Hartmaske 206, die Ansteuergate-Hartmasken 208, die Steuergate-Hartmasken 210 und die Löschgate-Hartmaske 212 sind jeweils zum Beispiel Siliziumnitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum oder eine Kombination davon oder können dieses jeweils aufweisen.
  • Die Schnittansicht 300 von 3 zeigt detailliertere Ausführungsformen des integrierten Schaltkreises der 1A und 1B. Wie gezeigt ist, ist eine Dummy-Deckschicht 302 unter den Haupt-Seitenwand-Abstandshaltern 160 auf dem Speicherbereich 104m und dem Grenzbereich 104b angeordnet und sie beabstandet die Haupt-Seitenwand-Abstandshalter 160 weiter von den Ansteuergate-Elektroden 150 und der Dummy-Ansteuergate-Elektrode 120. Wie vorstehend sind nur einige der Haupt-Seitenwand-Abstandshalter 160 mit 160 bezeichnet und nur eine der Ansteuergate-Elektroden 150 ist mit 150 bezeichnet. Die Dummy-Deckschicht 302 kann zum Beispiel Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen.
  • Eine Grenz-Logikstruktur 304 ist über der Grenz-Trennstruktur 106 auf einer Seite der Grenz-Trennstruktur 106 angeordnet, die der Zellengrenzstruktur 102 gegenüberliegt. Die Grenz-Logikstruktur 304 weist eine dielektrische Dummy-Logikgate-Schicht 306 und eine Dummy-Logikgate-Elektrode 308 auf, die sich über der dielektrischen Dummy-Logikgate-Schicht 306 befindet. Die Dummy-Logikgate-Elektrode 308 kann zum Beispiel dotiertes Polysilizium, ein Metall oder ein anderes geeignetes leitendes Material sein oder andernfalls aufweisen. Die dielektrische Dummy-Logikgate-Schicht 306 kann zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen umfassen die Haupt-Seitenwand-Abstandshalter 160 ein Paar Haupt-Seitenwand-Abstandshalter, die jeweils gegenüberliegende Seiten der Dummy-Logikgate-Elektrode 308 bedecken und/oder über der dielektrischen Dummy-Logikgate-Schicht 306 angeordnet sind.
  • Ein erstes Logik-Bauelement 110a und ein zweites Logik-Bauelement 110b sind auf dem Logikbereich 104l des Halbleitersubstrats 104 so angeordnet, dass sie durch eine Trennungslogikstruktur 310 seitlich zwischen dem ersten und dem zweiten Logik-Bauelement 110a und 110b physisch und elektrisch getrennt sind. Die Trennungslogikstruktur 310 reicht in einen oberen Teil des Halbleitersubstrats 104 hinein und kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine andere geeignete Trennstruktur sein oder andernfalls aufweisen. Das erste und das zweite Logik-Bauelement 110a und 110b können jeweils zum Beispiel ein IGFET, ein MOSFET, ein DMOS-Bauelement, ein BCD-Bauelement, ein anderes geeignetes Transistor-Bauelement oder ein anderes geeignetes Halbleiter-Bauelement sein oder andernfalls aufweisen. Bei einigen Ausführungsformen ist das zweite Logik-Bauelement 110b ein IGFET, und das erste Logik-Bauelement 110a ist ein Leistungs-MOSFET, der so konfiguriert ist, dass er bei Spannungen arbeitet, die höher als die des zweiten Logik-Bauelements 110b sind (z. B. Spannungen, die um eine Größenordnung höher sind). Der Leistungs-MOSFET kann zum Beispiel ein DMOS-Bauelement (DMOS: doppeldiffundierter Metall-Oxid-Halbleiter) oder ein anderer geeigneter Leistungs-MOSFET sein oder andernfalls aufweisen.
  • Das erste und das zweite Logik-Bauelement 110a und 110b weisen jeweils ein Paar Logik-Source-/Drain-Bereiche 152 und einen selektiv leitenden Logikkanal 154 auf. Der einfachen Darstellung halber sind nur einige der Logik-Source-/Drain-Bereiche 152 mit 152 bezeichnet. Die Logik-Source-/Drain-Bereiche 152 sind in einem oberen Teil des Halbleitersubstrats 104 angeordnet und sind seitlich beabstandet. Weiterhin sind die Logik-Source-/Drain-Bereiche 152 jedes Paars dotierte Halbleiterbereiche, die eine erste Dotierungsart (z. B. p- oder n-Dotierung) haben. Die selektiv leitenden Logikkanäle 154 sind in dem oberen Teil des Halbleitersubstrats 104 angeordnet, und jeder der selektiv leitenden Logikkanäle 154 befindet sich zwischen den Logik-Source-/Drain-Bereichen 152 eines jeweiligen Paars von Logik-Source-/Drain-Bereichen 152 und grenzt an diese an. Außerdem sind die selektiv leitenden Logikkanäle 154 jeweils ein dotierter Halbleiterbereich, der eine zweite Dotierungsart (z. B. eine p- oder n-Dotierung) hat, die der ersten Dotierungsart des jeweiligen Paars von Logik-Source-/Drain-Bereichen 152 entgegengesetzt ist.
  • Ein Paar erste dielektrische Logikgate-Schichten 156a, ein Paar zweite dielektrische Logikgate-Schichten 156b und ein Paar Logikgate-Elektroden 158 sind auf die selektiv leitenden Logikkanäle 154 gestapelt. Der einfachen Darstellung halber ist nur eine der ersten dielektrischen Logikgate-Schichten 156a mit 156a bezeichnet. Die ersten dielektrischen Logikgate-Schichten 156a sind jeweils über den selektiven leitenden Logikkanälen 154 angeordnet, die zweiten dielektrischen Logikgate-Schichten 156b sind jeweils über den ersten dielektrischen Logikgate-Schichten 156a angeordnet, und die Logikgate-Elektroden 158 sind jeweils über den zweiten dielektrischen Logikgate-Schichten 156b angeordnet. Die Logikgate-Elektroden 158 können zum Beispiel dotiertes Polysilizium, ein Metall oder ein anderes geeignetes leitendes Material sein oder andernfalls aufweisen. Die ersten und die zweiten dielektrischen Logikgate-Schichten 156a und 156b können zum Beispiel Siliziumnitrid, Siliziumoxid, ein High-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen sind die ersten dielektrischen Logikgate-Schichten 156a Siliziumoxid, die zweiten dielektrischen Logikgate-Schichten 156b sind ein High-k-Dielektrikum, und die Logikgate-Elektroden 158 sind ein Metall. Bei einigen Ausführungsformen umfassen die Haupt-Seitenwand-Abstandshalter 160 eine Vielzahl von Haupt-Seitenwand-Abstandshaltern, die jeweils Seitenwände der Logikgate-Elektroden 158 bedecken.
  • Eine untere ILD-Schicht 162l und eine obere ILD-Schicht 162u sind auf das Halbleitersubstrat 104 gestapelt und nehmen die Durchkontaktierungen 164 auf. Der einfachen Darstellung halber sind nur einige der Durchkontaktierungen 164 mit 164 bezeichnet. Die untere ILD-Schicht 162l ist auf der Seite des eingebetteten Speichers 108 seitlich zwischen der Zellengrenzstruktur 102 und der Grenz-Logikstruktur 304 und auf den Seiten der ersten und zweiten Logik-Bauelemente 110a und 110b angeordnet. Weiterhin hat die untere ILD-Schicht 162l eine Oberseite, die auf gleicher Höhe (oder im Wesentlichen auf gleicher Höhe) ist mit einer Oberseite des eingebetteten Speichers 108, einer Oberseite der Zellengrenzstruktur 102, einer Oberseite der Grenz-Logikstruktur 304, einer Oberseite des ersten Logik-Bauelements 110a und einer Oberseite des zweiten Logik-Bauelements 110b. Die obere ILD-Schicht 162u bedeckt die untere ILD-Schicht 162l, den eingebetteten Speicher 108, die Zellengrenzstruktur 102, die Grenz-Logikstruktur 304, das erste Logik-Bauelement 110a und das zweite Logik-Bauelement 110b. Die untere und die obere ILD-Schicht 162l und 162u können zum Beispiel Siliziumoxid, Siliziumnitrid, ein Low-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen.
  • Bei einigen Ausführungsformen sind die Dummy-Ansteuergate-Elektrode 120 und die Dummy-Steuergate-Elektrode 116 durch einen ersten Dummy-Gate-Abstandshalter 124a und einen zweiten Dummy-Gate-Abstandshalter 124b seitlich beabstandet. Der erste und der zweite Dummy-Gate-Abstandshalter 124a und 124b sind über der Grenz-Trennstruktur 106 seitlich zwischen der Dummy-Ansteuergate-Elektrode 120 und der Dummy-Steuergate-Elektrode 116 angeordnet. Der erste und der zweite Dummy-Gate-Abstandshalter 124a und 124b können zum Beispiel Siliziumnitrid, Siliziumoxid, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein oder andernfalls aufweisen. Bei einigen Ausführungsformen ist der erste Dummy-Gate-Abstandshalter 124a eine ONO-Schicht, deren Bestandteile zwar dargestellt sind, aber der einfachen Darstellung halber nicht bezeichnet sind.
  • Weiterhin sind bei einigen Ausführungsformen die Steuergate-Abstandshalter 140 über den Floating-Gate-Elektroden 134 ONO-Schichten oder sie weisen ONO-Schichten auf, und/oder Silizid-Pads 312 sind jeweils über den Logik-Source-/Drain-Bereichen 152 und den einzelnen Speicher-Source-/Drain-Bereichen 126 angeordnet. Der einfachen Darstellung halber ist nur einer der Steuergate-Abstandshalter 140 mit 140 bezeichnet und nur einige der Silizid-Pads 312 sind mit 312 bezeichnet. Die ONO-Schichten können zum Beispiel jeweils eine erste Oxidschicht 140f, eine zweite Oxidschicht 140s und eine mittlere Nitridschicht 140m aufweisen, die seitlich zwischen die erste Oxidschicht 140f und die zweite Oxidschicht 140s geschichtet ist. Die Silizid-Pads 312 können zum Beispiel Nickelsilizid oder ein anderes geeignetes Silizid sein oder andernfalls aufweisen.
  • Die 4 bis 37 zeigen eine Reihe von Schnittansichten 400 bis 3700 einiger Ausführungsformen eines Verfahrens zur Herstellung eines IC, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist.
  • Wie in der Schnittansicht 400 von 4 gezeigt ist, wird eine Grenz-Trennstruktur 106 in einem Grenzbereich 104b eines Halbleitersubstrats 104 hergestellt. Der Grenzbereich 104b trennt einen Speicherbereich 104m des Halbleitersubstrats 104 von einem Logikbereich 104l des Halbleitersubstrats 104, und die Grenz-Trennstruktur 106 ermöglicht eine elektrische Trennung zwischen Halbleiter-Bauelementen, die später auf dem Speicherbereich 104m und dem Logikbereich 104l hergestellt werden. Die Grenz-Trennstruktur 106 kann zum Beispiel eine Unterseite in Form einer Treppe haben, die von dem Speicherbereich 104m zu dem Logikbereich 104l aufsteigt, und/oder kann zum Beispiel ein dielektrisches Material aufweisen. Weiterhin kann die Grenz-Trennstruktur 106 zum Beispiel eine STI-Struktur, eine DTI-Struktur oder ein anderer geeigneter Trennbereich sein oder andernfalls aufweisen. Das Halbleitersubstrat 104 kann zum Beispiel ein massives Siliziumsubstrat, ein SOI-Substrat, ein Substrat der Gruppe III-V oder ein anderes geeignetes Halbleitersubstrat sein oder andernfalls aufweisen.
  • Wie außerdem in der Schnittansicht 400 von 4 gezeigt ist, wird eine Trennungslogikstruktur 310 in dem Logikbereich 104l hergestellt, um den Logikbereich 104l in einen ersten Logikbereich 104l1 und einen zweiten Logikbereich 104l2 zu teilen. Der erste Logikbereich 104l1 ist seitlich zwischen der Grenz-Trennstruktur 106 und dem zweiten Logikbereich 104l2 angeordnet. Der zweite Logikbereich 104l2 kann zum Beispiel später hergestellte logische Kern-Bauelemente unterstützen, während der erste Logikbereich 104l1 zum Beispiel später hergestellte logische Hochspannungs-Bauelemente unterstützen kann. Die logischen Hochspannungs-Bauelemente können zum Beispiel Logik-Bauelemente sein, die so konfiguriert sind, dass sie bei Spannungen arbeiten, die höher als die der logischen Kern-Bauelemente sind (z. B. Spannungen, die um eine Größenordnung höher sind). Die Trennungslogikstruktur 310 kann zum Beispiel ein dielektrisches Material aufweisen und/oder kann eine STI-Struktur, eine DTI-Struktur oder ein anderer geeigneter Trennbereich sein oder andernfalls aufweisen.
  • Bei einigen Ausführungsformen weist ein Verfahren zur Herstellung der Grenz-Trennstruktur 106 und der Trennungslogikstruktur 310 das Herstellen einer unteren Padschicht 402, die das Halbleitersubstrat 104 bedeckt, und weiterhin das Herstellen einer oberen Padschicht 404 auf, die die untere Padschicht 402 bedeckt. Die untere und die obere Padschicht 402 und 404 bestehen aus unterschiedlichen Materialien und können zum Beispiel durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Sputtern, thermische Oxidation oder ein anderes geeignetes Aufwachs- oder Abscheidungsverfahren hergestellt werden. Ein hier verwendeter Begriff (z. B. „process“; „Verfahren“) mit einem englischen Plural-Suffix „(es)“ kann einen Begriff zum Beispiel im Singular oder Plural bezeichnen. Die untere Padschicht 402 kann zum Beispiel aus Siliziumoxid oder einem anderen geeigneten Dielektrikum bestehen, und/oder die obere Padschicht 404 kann zum Beispiel aus Siliziumnitrid oder einem anderen geeigneten Dielektrikum bestehen. Die untere und die obere Padschicht 402 und 404 werden mit Layouts der Grenz-Trennstruktur 106 und der Trennungslogikstruktur 310 strukturiert, und eine Ätzung wird in das Halbleitersubstrat 104 durchgeführt, auf dem sich die untere und die obere Padschicht 402 und 404 befinden, um Gräben mit den Layouts herzustellen. Eine dielektrische Schicht wird so hergestellt, dass sie die obere Padschicht 404 bedeckt und die Gräben füllt, und die obere Padschicht 404 wird planarisiert, um die Grenz-Trennstruktur 106 und die Trennungslogikstruktur 310 herzustellen. Die dielektrische Schicht kann zum Beispiel aus Siliziumoxid oder einem anderen geeigneten dielektrischen Material bestehen und/oder kann zum Beispiel durch CVD, PVD, Sputtern oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt werden. Die Planarisierung kann zum Beispiel durch eine chemisch-mechanische Polierung (CMP) oder mit einem anderen geeigneten Planarisierungsverfahren durchgeführt werden. Die Strukturierung kann zum Beispiel unter Verwendung eines fotolithografischen und eines Ätzprozesses durchgeführt werden.
  • Wie in der Schnittansicht 500 von 5 gezeigt ist, wird eine Ätzung in die obere Padschicht 404 durchgeführt, um sie zwar von dem Speicherbereich 104m, jedoch nicht von dem Logikbereich 104l zu entfernen. Bei einigen Ausführungsformen umfasst ein Verfahren zur Durchführung der Ätzung das Herstellen und Strukturieren einer Fotoresistschicht 502 auf der oberen Padschicht 404, sodass die Fotoresistschicht 502 zwar den Logikbereich 104l, jedoch nicht den Speicherbereich 104m bedeckt. Dann wird ein Ätzmittel auf die obere Padschicht 404, auf der sich die Fotoresistschicht 502 befindet, aufgebracht, bis die obere Padschicht 404 von dem Speicherbereich 104m entfernt ist, und anschließend wird die Fotoresistschicht 502 abgelöst.
  • Wie in der Schnittansicht 600 von 6 gezeigt ist, wird eine Floating-Gate-Schicht 602 so hergestellt, dass sie den Speicherbereich 104m, den Grenzbereich 104b und den Logikbereich 104l bedeckt. Die Floating-Gate-Schicht 602 kann zum Beispiel konform hergestellt werden und/oder kann zum Beispiel aus dotiertem Polysilizium, einem Metall oder einem anderen geeigneten leitenden Material bestehen. Bei einigen Ausführungsformen wird die Floating-Gate-Schicht 602 durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt.
  • Wie in der Schnittansicht 700 von 7 gezeigt ist, wird der obere Teil der Floating-Gate-Schicht 602 planarisiert, bis die Grenz-Trennstruktur 106 erreicht ist, wodurch die Floating-Gate-Schicht 602 von der Grenz-Trennstruktur 106 und dem Logikbereich 104l entfernt wird. Bei einigen Ausführungsformen wird durch die Planarisierung eine Oberseite der Floating-Gate-Schicht 602 so ausgespart, dass sie etwa auf gleicher Höhe mit einer Oberseite der Grenz-Trennstruktur 106 und der oberen Padschicht 404 ist. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren durchgeführt werden.
  • Wie außerdem in der Schnittansicht 700 von 7 gezeigt ist, wird eine Speicher-Mehrfachschicht 702 so hergestellt, dass sie die Floating-Gate-Schicht 602, die Grenz-Trennstruktur 106, die Trennungslogikstruktur 310 und die obere Padschicht 404 bedeckt. Die Speicher-Mehrfachschicht 702 weist eine dielektrische Steuergate-Schicht 704, eine Steuergate-Schicht 706 und eine Steuergate-Hartmaskenschicht 708 auf.
  • Die dielektrische Steuergate-Schicht 704 wird so hergestellt, dass sie die Floating-Gate-Schicht 602, die Grenz-Trennstruktur 106, die Trennungslogikstruktur 310 und die obere Padschicht 404 bedeckt. Bei einigen Ausführungsformen weist die dielektrische Steuergate-Schicht 704 Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon auf. Die dielektrische Steuergate-Schicht 704 kann zum Beispiel eine ONO-Schicht sein und/oder kann eine untere Oxidschicht 704l, eine mittlere Nitridschicht 704m, die die untere Oxidschicht 704l bedeckt, und eine obere Oxidschicht 704u aufweisen, die die mittlere Nitridschicht 704m bedeckt. Die dielektrische Steuergate-Schicht 704 kann zum Beispiel durch CVD, PVD, ein anderes geeignetes Abscheidungsverfahren oder eine Kombination davon hergestellt werden.
  • Die Steuergate-Schicht 706 wird so hergestellt, dass sie die dielektrische Steuergate-Schicht 704 bedeckt. Die Steuergate-Schicht 706 kann zum Beispiel konform hergestellt werden und/oder kann zum Beispiel aus dotiertem Polysilizium, einem Metall oder einem anderen geeigneten leitenden Material bestehen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der Steuergate-Schicht 706 das Abscheiden der Steuergate-Schicht 706, das Implantieren von Dotanden in die Steuergate-Schicht 706 und das Glühen der Steuergate-Schicht 706, um die Dotanden zu aktivieren. Weiterhin wird bei einigen Ausführungsformen die Steuergate-Schicht 706 durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt.
  • Die Steuergate-Hartmaskenschicht 708 wird so hergestellt, dass sie die Steuergate-Schicht 706 bedeckt. Bei einigen Ausführungsformen weist die Steuergate-Hartmaskenschicht 708 Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon auf. Die Steuergate-Hartmaskenschicht 708 kann zum Beispiel eine Nitrid-Oxid-Nitrid(NON)-Schicht sein und/oder kann eine untere Nitridschicht 708l, eine mittlere Oxidschicht 708m, die die untere Nitridschicht 708l bedeckt, und eine obere Nitridschicht 708u aufweisen, die die mittlere Oxidschicht 708m bedeckt. Die Steuergate-Hartmaskenschicht 708 kann zum Beispiel durch CVD, PVD, ein anderes geeignetes Abscheidungsverfahren oder eine Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 800 von 8 gezeigt ist, wird eine Ätzung in die Speicher-Mehrfachschicht 702 durchgeführt, um Teile der Speicher-Mehrfachschicht 702 von dem Speicherbereich 104m zu entfernen, sodass ein Paar Steuergate-Elektroden 138 auf der Floating-Gate-Schicht 602 entsteht. Darüber hinaus werden durch die Ätzung ein Paar dielektrische Steuergate-Schichten 136 und ein Paar Steuergate-Hartmasken 210 hergestellt. Die dielektrischen Steuergate-Schichten 136 befinden sich jeweils unter den Steuergate-Elektroden 138, und die Steuergate-Hartmasken 210 befinden sich jeweils über den Steuergate-Elektroden 138. Bei einigen Ausführungsformen umfasst ein Verfahren zur Durchführung der Ätzung das Herstellen und Strukturieren einer Fotoresistschicht 802 auf der Speicher-Mehrfachschicht 702. Die Fotoresistschicht 802 wird mit einem Layout der Steuergate-Elektroden 138 so strukturiert, dass sie den Grenzbereich 104b und den Logikbereich 104l bedeckt und den Speicherbereich 104m teilweise bedeckt. Dann wird ein Ätzmittel auf die Speicher-Mehrfachschicht 702 aufgebracht, auf der sich die Fotoresistschicht 802 befindet, bis das Ätzmittel die Floating-Gate-Schicht 602 erreicht, und anschließend wird die Fotoresistschicht 802 abgelöst.
  • Wie in der Schnittansicht 900 von 9 gezeigt ist, wird eine Steuergate-Abstandshalterschicht 902 so hergestellt, dass sie die Struktur von 8 bedeckt. Die Steuergate-Abstandshalterschicht 902 kann zum Beispiel konform hergestellt werden und/oder kann zum Beispiel aus Siliziumoxid, Siliziumnitrid, einem anderen geeigneten Dielektrikum oder einer Kombination davon bestehen. Bei einigen Ausführungsformen ist die Steuergate-Abstandshalterschicht 902 eine ONO-Schicht, oder sie weist eine ONO-Schicht auf, und/oder sie weist eine untere Oxidschicht 902l, eine mittlere Nitridschicht 902m, die sich über der unteren Oxidschicht 902l befindet, und eine obere Oxidschicht 902u auf, die sich über der mittleren Nitridschicht 902m befindet. Weiterhin kann die Steuergate-Abstandshalterschicht 902 zum Beispiel durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in der Schnittansicht 1000 von 10 gezeigt ist, wird eine Ätzung in die Steuergate-Abstandshalterschicht 902 (siehe 9) durchgeführt, um Steuergate-Abstandshalter 140 entlang Seitenwänden der Steuergate-Elektroden 138 herzustellen. Darüber hinaus wird durch die Ätzung ein erster Dummy-Gate-Abstandshalter 124a über der Grenz-Trennstruktur 106 entlang einer Seitenwand der Speicher-Mehrfachschicht 702 hergestellt, die zu dem Speicherbereich 104m zeigt. Bei einigen Ausführungsformen umfasst ein Verfahren zur Durchführung der Ätzung das Aufbringen eines oder mehrerer Ätzmittel auf die Steuergate-Abstandshalterschicht 902, bis horizontale Segmente der Steuergate-Abstandshalterschicht 902 entfernt sind.
  • Wie in der Schnittansicht 1000 von 10 außerdem gezeigt ist, wird eine Ätzung in die Floating-Gate-Schicht 602 (siehe 9) und die untere Padschicht 402 durchgeführt, auf der sich die Steuergate-Abstandshalter 140 und der erste Dummy-Gate-Abstandshalter 124a befinden, um ein Paar Floating-Gate-Elektroden 134 und ein Paar dielektrische Floating-Gate-Schichten 132 herzustellen. Die Floating-Gate-Elektroden 134 sind jeweils unter den Steuergate-Elektroden 138 angeordnet und werden aus der Floating-Gate-Schicht 602 hergestellt. Die dielektrischen Floating-Gate-Schichten 132 sind jeweils unter den Floating-Gate-Elektroden 134 angeordnet und werden aus der unteren Padschicht 402 hergestellt. Während der Ätzung dienen die Steuergate-Abstandshalter 140 und die Steuergate-Hartmasken 210 als eine Maske.
  • Wie in der Schnittansicht 1100 von 11 gezeigt ist, werden Floating-Gate-Abstandshalter 142 auf Seitenwänden der Floating-Gate-Elektroden 134 und der Steuergate-Abstandshalter 140 hergestellt. Weiterhin wird ein zweiter Dummy-Gate-Abstandshalter 124b auf einer Seitenwand des ersten Dummy-Gate-Abstandshalters 124a hergestellt. Bei einigen Ausführungsformen weisen die Floating-Gate-Abstandshalter 142 und der zweite Dummy-Gate-Abstandshalter 124b Siliziumoxid, ein anderes geeignetes Oxid oder ein anderes geeignetes Dielektrikum auf. Weiterhin umfasst bei einigen Ausführungsformen ein Verfahren zum Herstellen der Floating-Gate-Abstandshalter 142 und des zweiten Dummy-Gate-Abstandshalters 124b das Abscheiden einer Floating-Gate-Abstandshalterschicht, die die Struktur von 10 bedeckt. Dann wird eine Ätzung in die Floating-Gate-Abstandshalterschicht durchgeführt, um horizontale Segmente der Floating-Gate-Abstandshalterschicht zu entfernen, ohne vertikale Segmente der Floating-Gate-Abstandshalterschicht zu entfernen. Die Floating-Gate-Abstandshalterschicht kann zum Beispiel konform abgeschieden werden und/oder kann zum Beispiel durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in der Schnittansicht 1200 von 12 gezeigt ist, wird ein gemeinsamer Speicher-Source-/Drain-Bereich 128 in dem Halbleitersubstrat 104 seitlich zwischen den Floating-Gate-Elektroden 134 hergestellt. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung des gemeinsamen Speicher-Source-/Drain-Bereichs 128 das Herstellen und Strukturieren einer Fotoresistschicht 1202, die den Logikbereich 104l und den Grenzbereich 104b bedeckt und außerdem den Speicherbereich 104m außerhalb eines gemeinsamen Source-/Drain-Spalts 1204 seitlich zwischen den Floating-Gate-Elektroden 134 bedeckt. Wenn die Fotoresistschicht 1202 an der richtigen Stelle ist, wird eine Ionenimplantation oder ein anderes geeignetes Dotierungsverfahren durchgeführt, und anschließend wird die Fotoresistschicht 1202 entfernt. Die Fotoresistschicht 1202 kann zum Beispiel durch Fotolithografie strukturiert werden.
  • Wie in der Schnittansicht 1300 von 13 gezeigt ist, wird eine Ätzung in die Floating-Gate-Abstandshalter 142 durchgeführt, um die Floating-Gate-Abstandshalter 142 in dem gemeinsamen Source-/Drain-Spalt 1204 zu entfernen. Bei einigen Ausführungsformen umfasst ein Verfahren zur Durchführung der Ätzung das Aufbringen eines Ätzmittels auf die Floating-Gate-Abstandshalter 142, wenn die Fotoresistschicht 1202 von 12 an der richtigen Stelle ist, bis die freigelegten Floating-Gate-Abstandshalter aus dem gemeinsamen Source-/Drain-Spalt 1204 entfernt sind. Anschließend wird die Fotoresistschicht 1202 abgelöst.
  • Wie in der Schnittansicht 1400 von 14 gezeigt ist, wird eine dielektrische Löschgate-Schicht 146 so hergestellt, dass sie den gemeinsamen Speicher-Source-/Drain-Bereich 128 bedeckt und weiterhin Seitenwände der Floating-Gate-Elektroden 134 und Seitenwände der Steuergate-Abstandshalter 140 in dem gemeinsamen Source-/Drain-Spalt 1204 (siehe 13) bedeckt. Die dielektrische Löschgate-Schicht 146 kann zum Beispiel aus einem Oxid, einem Nitrid oder einem anderen Dielektrikum bestehen. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung der dielektrischen Löschgate-Schicht 146 eine Hochtemperatur-Oxidation (HTO), eine ISSG-Oxidation (ISSG: in situ steam generation; In-situ-Dampferzeugung), ein anderes geeignetes Abscheidungs- oder Aufwachsverfahren oder eine Kombination davon. Darüber hinaus umfasst das Verfahren bei einigen Ausführungsformen das Entfernen von dielektrischem Material, das auf Teilen des Speicherbereichs 104m außerhalb des gemeinsamen Source-/Drain-Spalts 1204 entsteht. Das Entfernen kann zum Beispiel das Herstellen und Strukturieren einer Fotoresistschicht 1402 umfassen, die den gemeinsamen Speicher-Source-/Drain-Bereich 128 bedeckt und über die Steuergate-Hartmasken 210 überhängt. Auf das zu entfernende dielektrische Material wird ein Ätzmittel aufgebracht, wenn die Fotoresistschicht 1402 an der richtigen Stelle ist, und anschließend wird die Fotoresistschicht 1402 entfernt. Das Strukturieren kann zum Beispiel durch Fotolithografie erfolgen.
  • Wie in der Schnittansicht 1500 von 15 gezeigt ist, wird eine dielektrische Speicherschicht 1502 so hergestellt, dass sie Teile des Speicherbereichs 104m auf den Seiten der Floating-Gate-Elektroden 134 bedeckt, die dem gemeinsamen Speicher-Source-/Drain-Bereich 128 gegenüberliegen. Die dielektrische Speicherschicht 1502 kann zum Beispiel aus einem Oxid, einem Nitrid oder einem anderen Dielektrikum bestehen. Die dielektrische Speicherschicht 1502 kann zum Beispiel durch HTO, ISSG-Oxidation, ein anderes geeignetes Abscheidungs- oder Aufwachsverfahren oder eine Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 1500 von 15 außerdem gezeigt ist, wird eine Speicher-Gate-Schicht 1504 so hergestellt, dass sie die dielektrische Speicherschicht 1502 und die anderen Strukturen auf dem Speicherbereich 104m, dem Logikbereich 104l und dem Grenzbereich 104b bedeckt. Die Speicher-Gate-Schicht 1504 kann zum Beispiel konform hergestellt werden und/oder kann zum Beispiel aus dotiertem Polysilizium, einem Metall oder einem anderen geeigneten leitenden Material bestehen. Die Speicher-Gate-Schicht 1504 kann zum Beispiel durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie außerdem in der Schnittansicht 1500 von 15 gezeigt ist, wird ein Speicher-Antireflexbelag (Speicher-ARC) 1506 so hergestellt, dass er die Speicher-Gate-Schicht 1504 bedeckt. Weiterhin kann der Speicher-ARC 1506 zum Beispiel mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung des Speicher-ARC 1506 das Abscheiden des Speicher-ARC 1506 und das anschließende Durchführen einer Planarisierung der Oberseite des Speicher-ARC 1506. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 1600 von 16 gezeigt ist, wird eine Ätzung in die Speicher-Gate-Schicht 1504 und den Speicher-ARC 1506 (siehe 15) durchgeführt, bis der Speicher-ARC 1506 entfernt ist und eine Oberseite der Speicher-Gate-Schicht 1504 etwa auf gleicher Höhe mit den Oberseiten der Steuergate-Elektroden 138 ist. Die Ätzung kann mit einem Ätzmittel durchgeführt werden, das für den Speicher-ARC 1506 und die Speicher-Gate-Schicht 1504 die gleiche oder im Wesentlichen die gleiche Ätzrate hat. Der Speicher-ARC 1506 wird rückgeätzt, bis die Speicher-Gate-Schicht 1504 freigelegt ist. An dieser Stelle werden die Speicher-Gate-Schicht 1504 und der Speicher-ARC 1506 gemeinsam rückgeätzt, bis der Speicher-ARC 1506 vollständig entfernt ist. Dann wird die Speicher-Gate-Schicht 1504 rückgeätzt, bis die Oberseite der Speicher-Gate-Schicht 1504 etwa auf gleicher Höhe mit den Oberseiten der Steuergate-Elektroden 138 ist. Bei einigen Ausführungsformen werden nach der Ätzung Dotanden in die Speicher-Gate-Schicht 1504 implantiert, und anschließend wird eine Glühung durchgeführt, um die Dotanden zu aktivieren.
  • Wie in der Schnittansicht 1700 von 17 gezeigt ist, wird eine Speicher-Hartmaskenschicht 1702 so hergestellt, dass sie die Struktur von 16 bedeckt. Die Speicher-Hartmaskenschicht 1702 kann zum Beispiel konform hergestellt werden und/oder kann zum Beispiel aus Siliziumnitrid, Siliziumoxid oder einem anderen geeigneten Dielektrikum bestehen. Außerdem kann die Speicher-Hartmaskenschicht 1702 durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in der Schnittansicht 1800 von 18 gezeigt ist, wird eine Ätzung in die Speicher-Hartmaskenschicht 1702 (siehe 17) durchgeführt, um ein Paar Ansteuergate-Hartmasken 208 auf gegenüberliegenden Seiten des gemeinsamen Speicher-Source-/Drain-Bereichs 128 herzustellen. Außerdem werden durch die Ätzung eine Löschgate-Hartmaske 212 über dem gemeinsamen Speicher-Source-/Drain-Bereich 128 und eine Dummy-Ansteuergate-Hartmaske 206 hergestellt, die an eine Seitenwand der Grenz-Trennstruktur 106 angrenzt. Bei einigen Ausführungsformen umfasst ein Verfahren zur Durchführung der Ätzung das Aufbringen eines oder mehrerer Ätzmittel auf die Speicher-Hartmaskenschicht 1702, bis horizontale Segmente der Speicher-Hartmaskenschicht 1702 entfernt sind. Weiterhin werden bei einigen Ausführungsformen durch die Ätzung die Steuergate-Hartmasken 210 und/oder die Steuergate-Hartmaskenschicht 708 teilweise entfernt.
  • Wie außerdem in der Schnittansicht 1800 von 18 gezeigt ist, wird eine weitere Ätzung in die Speicher-Gate-Schicht 1504 (siehe 17) durchgeführt, wenn die Ansteuergate-Hartmasken 208, die Löschgate-Hartmaske 212 und die Dummy-Ansteuergate-Hartmaske 206 an der richtigen Stelle sind. Durch die zweite Ätzung werden ein Paar Ansteuergate-Elektroden 150, eine Löschgate-Elektrode 144 und eine Dummy-Ansteuergate-Elektrode 120 hergestellt. Die Ansteuergate-Elektroden 150 befinden sich jeweils unter den Ansteuergate-Hartmasken 208, die Löschgate-Elektrode 144 befindet sich unter der Löschgate-Hartmaske 212, und die Dummy-Ansteuergate-Elektrode 120 befindet sich unter der Dummy-Ansteuergate-Hartmaske 206.
  • Wie in der Schnittansicht 1900 von 19 gezeigt ist, wird ein erster Hartmasken-ARC 1902 so hergestellt, dass er die Struktur von 18 bedeckt. Weiterhin kann der erste Hartmasken-ARC 1902 zum Beispiel mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung des Hartmasken-ARC 1902 das Abscheiden des ersten Hartmasken-ARC 1902 und das anschließende Durchführen einer Planarisierung der Oberseite des ersten Hartmasken-ARC 1902. Der erste Hartmasken-ARC 1902 kann zum Beispiel durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren abgeschieden werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 2000 von 20 gezeigt ist, wird eine Ätzung in den ersten Hartmasken-ARC 1902, die Steuergate-Hartmasken 210, die Löschgate-Hartmaske 212, die Ansteuergate-Hartmasken 208, die Dummy-Ansteuergate-Hartmaske 206 und die Steuergate-Hartmaskenschicht 708 durchgeführt, um den ersten Hartmasken-ARC 1902, die Hartmasken 210, 212, 208 und 206 und die Steuergate-Hartmaskenschicht 708 teilweise zu entfernen. Es kann zum Beispiel ein Nitrid oder ein anderes Dielektrikum von dem ersten Hartmasken-ARC 1902, den Hartmasken 210, 212, 208 und 206 und der Steuergate-Hartmaskenschicht 708 entfernt werden. Bei einigen Ausführungsformen wird die Ätzung mit einem Ätzmittel durchgeführt, das für den ersten Hartmasken-ARC 1902, die Hartmasken 210, 212, 208 und 206 und die Steuergate-Hartmaskenschicht 708 die gleiche oder im Wesentlichen die gleiche Ätzrate hat. Die Oberseite des ersten Hartmasken-ARC 1902, die Oberseiten der Hartmasken 210, 212, 208 und 206 und die Oberseite der Steuergate-Hartmaskenschicht 708 werden gemeinsam rückgeätzt, nachdem der erste Hartmasken-ARC 1902 so weit geätzt worden ist, dass die Hartmasken 210, 212, 208 und 206 und die Steuergate-Hartmaskenschicht 708 freiliegen. Weiterhin wird bei einigen Ausführungsformen der erste Hartmasken-ARC 1902 nach der Ätzung zum Beispiel durch einen weiteren Ätzprozess oder mit einem anderen geeigneten Entfernungsverfahren entfernt.
  • Wie in der Schnittansicht 2100 von 21 gezeigt ist, wird eine Dummy-Deckschicht 302 so hergestellt, dass sie die Struktur von 20 bedeckt, und eine erste Dummy-Verkappungsschicht 2104 wird so hergestellt, dass sie die Dummy-Deckschicht 302 bedeckt. Bei einigen Ausführungsformen besteht die Dummy-Deckschicht 302 aus Siliziumoxid oder einem anderen geeigneten Dielektrikum. Weiterhin besteht bei einigen Ausführungsformen die erste Dummy-Verkappungsschicht 2104 aus Polysilizium oder einem anderen geeigneten Material. Die Dummy-Deckschicht 302 und/oder die erste Dummy-Verkappungsschicht 2104 können zum Beispiel konform hergestellt werden. Die Dummy-Deckschicht 302 und/oder die erste Dummy-Verkappungsschicht 2104 können zum Beispiel durch CVD, PVD, ein anderes geeignetes Abscheidungsverfahren oder eine Kombination davon hergestellt werden.
  • Wie außerdem in der Schnittansicht 2100 von 21 gezeigt ist, wird ein Dummy-ARC 2106 so hergestellt, dass er die erste Dummy-Verkappungsschicht 2104 bedeckt. Weiterhin kann der erste Dummy-ARC 2106 zum Beispiel mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung des Dummy-ARC 2106 das Abscheiden des Dummy-ARC 2106 und das anschließende Durchführen einer Planarisierung der Oberseite des Dummy-ARC 2106. Der Dummy-ARC 2106 kann zum Beispiel durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren abgeschieden werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 2200 von 22 gezeigt ist, wird eine Ätzung in die erste Dummy-Verkappungsschicht 2104 und den Dummy-ARC 2106 (siehe 21) durchgeführt, bis der Dummy-ARC 2106 entfernt ist. Die Ätzung wird mit einem Ätzmittel durchgeführt, das für den Dummy-ARC 2106 und die erste Dummy-Verkappungsschicht 2104 die gleiche oder im Wesentlichen die gleiche Ätzrate hat. Die Oberseite des Dummy-ARC 2106 und die Oberseite der ersten Dummy-Verkappungsschicht 2104 werden gemeinsam rückgeätzt, nachdem der Dummy-ARC 2106 so weit geätzt worden ist, dass die erste Dummy-Verkappungsschicht 2104 freiliegt. Weiterhin wird durch die Ätzung die Oberseite der ersten Dummy-Verkappungsschicht 2104 geglättet.
  • Wie in der Schnittansicht 2300 von 23 gezeigt ist, wird eine Ätzung in die Dummy-Deckschicht 302, die erste Dummy-Verkappungsschicht 2104 und die Speicher-Mehrfachschicht 702 (siehe 22) durchgeführt. Durch die Ätzung werden eine dielektrische Dummy-Steuergate-Schicht 118, eine Dummy-Steuergate-Elektrode 116 über der Dummy-Steuergate-Schicht 118 und eine Dummy-Steuergate-Hartmaske 204 über der Dummy-Steuergate-Elektrode 116 hergestellt. Die dielektrische Dummy-Steuergate-Schicht 118, die Dummy-Steuergate-Elektrode 116, die Dummy-Steuergate-Hartmaske 204, die Dummy-Deckschicht 302 und die erste Dummy-Verkappungsschicht 2104 definieren gemeinsam eine Dummy-Seitenwand 112s, die sich über der Grenz-Trennstruktur 106 befindet und zu dem Logikbereich 104l zeigt. Die Dummy-Seitenwand 112s ist heterogen (sie besteht z. B. aus mehreren Materialien) und ist vertikal oder im Wesentlichen vertikal. Weiterhin ist die Dummy-Seitenwand 112s eben oder im Wesentlichen eben. Bei einigen Ausführungsformen wird die Ätzung dadurch durchgeführt, dass eine Fotoresistschicht 2302 so hergestellt wird, dass sie den Speicherbereich 104m und einen Teil der Grenz-Trennstruktur 106 bedeckt, und anschließend strukturiert wird. Wenn die Fotoresistschicht 2302 an der richtigen Stelle ist, wird ein Ätzmittel auf die Dummy-Deckschicht 302, die erste Dummy-Verkappungsschicht 2104 und die Speicher-Mehrfachschicht 702 aufgebracht, bis das Ätzmittel die Grenz-Trennstruktur 106 erreicht, und anschließend wird die Fotoresistschicht 2302 abgelöst.
  • Wie in der Schnittansicht 2400 von 24 gezeigt ist, wird eine Grenzseitenwand-Abstandshalterschicht 2402 so hergestellt, dass sie die erste Dummy-Verkappungsschicht 2104, die Grenz-Trennstruktur 106 und den Logikbereich 104l bedeckt, und sie wird weiterhin so hergestellt, dass sie auch die Dummy-Seitenwand 112s bedeckt. Bei einigen Ausführungsformen besteht die Grenzseitenwand-Abstandshalterschicht 2402 aus Polysilizium, amorphem Silizium, einem Metall, einem Metallnitrid, einem Dielektrikum, dem gleichen Material wie die erste Dummy-Verkappungsschicht 2104, einem anderen Material als die obere Padschicht 404 oder einem anderen geeigneten Material. Die Grenzseitenwand-Abstandshalterschicht 2402 kann zum Beispiel aus Wolfram, Aluminiumkupfer, Tantal, Tantalnitrid oder einem anderen geeigneten Metall oder Metallnitrid bestehen. Als ein weiteres Beispiel kann die Grenzseitenwand-Abstandshalterschicht 2402 aus einem Oxid, Siliziumnitrid, Siliziumoxidnitrid oder einem anderen geeigneten Dielektrikum bestehen. Die Grenzseitenwand-Abstandshalterschicht 2402 kann zum Beispiel konform hergestellt werden und/oder kann zum Beispiel durch CVD, PVD, ein anderes geeignetes Abscheidungsverfahren oder eine Kombination davon hergestellt werden.
  • Wie in der Schnittansicht 2500 von 25 gezeigt ist, wird eine Ätzung in die Grenzseitenwand-Abstandshalterschicht 2402 (siehe 24) durchgeführt, um horizontale Segmente der Grenzseitenwand-Abstandshalterschicht 2402 zu entfernen, ohne vertikale Segmente der Grenzseitenwand-Abstandshalterschicht 2402 zu entfernen, sodass ein Grenzseitenwand-Abstandshalter 114 auf der Dummy-Seitenwand 112s entsteht. Bei einigen Ausführungsformen hat der Grenzseitenwand-Abstandshalter 114 ein dreieckiges Profil oder ein anderes geeignetes Profil. Der Grenzseitenwand-Abstandshalter 114 und die erste Dummy-Verkappungsschicht 2104 definieren gemeinsam eine Grenzseitenwand 114s, die sich über der Grenz-Trennstruktur 106 befindet und zu dem Logikbereich 104l zeigt. Bei einigen Ausführungsformen hängt ein Teil der Grenzseitenwand 114s, der von der ersten Dummy-Verkappungsschicht 2104 definiert wird, mit einem Teil der Grenzseitenwand 114s zusammen, der von dem Grenzseitenwand-Abstandshalter 114 definiert wird. Weiterhin ist die Grenzseitenwand 114s eben oder im Wesentlichen eben und ist nach unten zu dem Logikbereich 104l hin geneigt. Bei einigen Ausführungsformen ist die Grenzseitenwand 114s von einer Oberseite der ersten Dummy-Verkappungsschicht 2104 bis zu einer Unterseite des Grenzseitenwand-Abstandshalters 114 durchgehend gebogen. Die Ätzung kann zum Beispiel durch eine Trockenätzung oder mit einem anderen geeigneten Ätzverfahren durchgeführt werden. Für die Trockenätzung können zum Beispiel eine Halogen-Chemikalie, eine Fluor-Chemikalie, eine andere geeignete Chemikalie oder mehrere andere geeignete Chemikalien verwendet werden. Die Halogen-Chemikalie kann zum Beispiel Chlor (z. B. Cl2), Bromwasserstoff (HBr), Sauerstoff (z. B. 02), Argon, ein anderes geeignetes Halogen oder eine Kombination davon sein. Die Fluor-Chemikalie kann zum Beispiel Tetrafluormethan (CF4), Trifluormethan (CHF3), Dichlormethan (CH2F2), Schwefelhexafluorid (SF6), Hexafluorethan (C2F6), Hexafluorpropylen (C3F6), Octafluorcyclobutan (C4F8), Perfluorcyclopenten (C5F8), eine andere geeignete Fluor-Art oder eine Kombination davon sein.
  • Wie in der Schnittansicht 2600 von 26 gezeigt ist, wird eine Ätzung in die obere Padschicht 404 (siehe 25) durchgeführt, um sie von dem Logikbereich 104l zu entfernen. Bei einigen Ausführungsformen führt die Ätzung zu logischen Aussparungen mit Seitenwänden, die von der Grenz-Trennstruktur 106 und der Trennungslogikstruktur 310 definiert werden. Bei einigen Ausführungsformen wird die Ätzung mit einem Ätzmittel durchgeführt, das für die obere Padschicht 404 eine höhere Ätzrate als für den Grenzseitenwand-Abstandshalter 114 und die erste Dummy-Verkappungsschicht 2104 hat, sodass der Grenzseitenwand-Abstandshalter 114 und die erste Dummy-Verkappungsschicht 2104 als eine Maske für die Ätzung dienen.
  • Wenn der Grenzseitenwand-Abstandshalter 114 fehlt, kann die Ätzung in die obere Padschicht 404 zur Entstehung einer seitlichen Unterätzung, von Löchern und dergleichen entlang der Dummy-Seitenwand 112s führen. Die Dummy-Seitenwand 112s kann zum Beispiel heterogen sein (z. B. aus mehreren Materialien bestehen) und das gleiche Material (z. B. Siliziumnitrid) wie die obere Padschicht 404 aufweisen, sodass das Ätzmittel, das zum Entfernen der oberen Padschicht 404 verwendet wird, auch einen Teil der Dummy-Seitenwand 112s teilweise entfernen kann. Weiterhin ermöglicht der Grenzseitenwand-Abstandshalter 114 eine ebene Grenzseitenwand 114s, die nach der Ätzung eben bleibt. Die Grenzseitenwand 114s kann zum Beispiel ein Material sein, für das das Ätzmittel, das zum Entfernen der oberen Padschicht 404 verwendet wird, eine niedrige oder vernachlässigbare Ätzrate hat. Als ein weiteres Beispiel kann die Grenzseitenwand 114s homogen sein (z. B. aus nur einem Material bestehen), sodass die Ätzung in die Grenzseitenwand 114s gleichmäßig oder im Wesentlichen gleichmäßig über die Grenzseitenwand 114s hinweg ist. Da die Grenzseitenwand 114s nach der Ätzung eben bleibt, haftet an der Grenzseitenwand 114s kein Ätzrückstand (z. B. ein High-k-Ätzrückstand) an, der während der nachfolgenden Bearbeitung entsteht, und die Grenzseitenwand 114s erleichtert das vollständige Entfernen des Ätzrückstands.
  • Wie außerdem in der Schnittansicht 2600 von 26 gezeigt ist, wird eine dielektrische Logikschicht 2602 so hergestellt, dass sie die Struktur von 25 bedeckt. Weiterhin wird eine Logikgate-Schicht 2604 so hergestellt, dass sie die dielektrische Logikschicht 2602 bedeckt, und eine Hartmasken-Logikschicht 2606 wird so hergestellt, dass sie die Logikgate-Schicht 2604 bedeckt. Die dielektrische Logikschicht 2602 kann zum Beispiel aus einem Oxid, einem High-k-Dielektrikum, einem anderen geeigneten Dielektrikum oder einer Kombination davon bestehen. Die Logikgate-Schicht 2604 kann z. B. aus dotiertem oder undotiertem Polysilizium, einem Metall, einem leitenden Material oder einem anderen geeigneten Material bestehen. Die Hartmasken-Logikschicht 2606 kann z. B. aus Siliziumnitrid, Siliziumoxid, einem anderen geeigneten Dielektrikum oder einer Kombination davon bestehen. Bei einigen Ausführungsformen werden die dielektrische Logikschicht 2602, die Logikgate-Schicht 2604 und die Hartmasken-Logikschicht 2606 konform hergestellt und/oder durch CVD, PVD, stromlose Plattierung, Elektroplattierung, ein anderes geeignetes Aufwachs- oder Abscheidungsverfahren oder eine Kombination davon hergestellt.
  • Wie in der Schnittansicht 2700 von 27 gezeigt ist, wird eine Ätzung in die Hartmasken-Logikschicht 2606 (siehe 26) und in die Logikgate-Schicht 2604 (siehe 26) durchgeführt, um eine Dummy-Logikgate-Elektrode 308 und eine Dummy-Logikgate-Hartmaske 2702 herzustellen. Die Dummy-Logikgate-Elektrode 308 ist über der Grenz-Trennstruktur 106 seitlich zwischen dem Grenzseitenwand-Abstandshalter 114 und dem Logikbereich 104l angeordnet, und die Dummy-Logikgate-Hartmaske 2702 ist über der Dummy-Logikgate-Elektrode 308 angeordnet. Außerdem werden durch die Ätzung ein Paar Logikgate-Opferelektroden 2704 und ein Paar Logikgate-Hartmasken 2706 hergestellt. Die Logikgate-Opferelektroden 2704 befinden sich jeweils über dem ersten und dem zweiten Logikbereich 10411 und 10412, und die Logikgate-Hartmasken 2706 befinden sich jeweils über den Logikgate-Opferelektroden 2704. Bei einigen Ausführungsformen wird die Ätzung dadurch durchgeführt, dass eine Fotoresistschicht 2708 so hergestellt wird, dass sie die Hartmasken-Logikschicht 2606 bedeckt, und anschließend mit einem Layout der Dummy-Logikgate-Hartmaske 2702 und der Logikgate-Hartmasken 2706 strukturiert wird. Wenn die Fotoresistschicht 2708 an der richtigen Stelle ist, wird ein Ätzmittel auf die Hartmasken-Logikschicht 2606 und die Logikgate-Schicht 2604 aufgebracht, bis das Ätzmittel die dielektrische Logikschicht 2602 erreicht, und anschließend wird die Fotoresistschicht 2708 abgelöst.
  • Wie in der Schnittansicht 2800 von 28 gezeigt ist, wird eine Ätzung in die dielektrische Logikgate-Schicht 2604 und die erste Dummy-Verkappungsschicht 2104 durchgeführt, um die dielektrische Logikgate-Schicht 2604 und die erste Dummy-Verkappungsschicht 2104 von dem Speicherbereich 104m zu entfernen. Bei einigen Ausführungsformen wird die Ätzung dadurch durchgeführt, dass eine Fotoresistschicht 2802, die zwar den Logikbereich 104l und die Grenz-Trennstruktur 106, aber nicht den Speicherbereich 104m bedeckt, hergestellt und strukturiert wird. Wenn die Fotoresistschicht 2802 an der richtigen Stelle ist, wird ein Ätzmittel auf die dielektrische Logikschicht 2602 und die erste Dummy-Verkappungsschicht 2104 aufgebracht, bis das Ätzmittel die Dummy-Deckschicht 302 erreicht, und anschließend wird die Fotoresistschicht 2802 abgelöst. Die Dummy-Deckschicht 302 kann zum Beispiel als eine Ätzstoppschicht für die Ätzung dienen.
  • Wie in der Schnittansicht 2900 von 29 gezeigt ist, werden Haupt-Seitenwand-Abstandshalter 160 entlang Seitenwänden der Ansteuergate-Elektroden 150, einer Seitenwand der Dummy-Ansteuergate-Elektrode 120, einer Seitenwand der ersten Dummy-Verkappungsschicht 2104, Seitenwänden der Dummy-Logikgate-Elektrode 308 und Seitenwänden der Logikgate-Opferelektroden 2704 hergestellt. Der einfachen Darstellung halber sind nur einige der Haupt-Seitenwand-Abstandshalter 160 mit 160 bezeichnet. Bei einigen Ausführungsformen weisen die Haupt-Seitenwand-Abstandshalter 160 jeweils Siliziumoxid, Siliziumnitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon auf. Darüber hinaus umfasst ein Verfahren zur Herstellung der Haupt-Seitenwand-Abstandshalter 160 das Abscheiden einer Haupt-Seitenwand-Abstandshalterschicht, die die Struktur von 28 bedeckt. Dann wird eine Rückätzung in die Haupt-Seitenwand-Abstandshalterschicht durchgeführt, um horizontale Segmente der Haupt-Seitenwand-Abstandshalterschicht zu entfernen, ohne vertikale Segmente der Haupt-Seitenwand-Abstandshalterschicht zu entfernen. Die Haupt-Seitenwand-Abstandshalterschicht kann zum Beispiel konform abgeschieden werden und/oder kann zum Beispiel durch CVD, PVD, ein anderes geeignetes Abscheidungsverfahren oder eine Kombination davon hergestellt werden.
  • Wie außerdem in der Schnittansicht 2900 von 29 gezeigt ist, werden einzelne Speicher-Source-/Drain-Bereiche 126 in dem Speicherbereich 104m jeweils angrenzend an die Ansteuergate-Elektroden 150 hergestellt. Weiterhin werden Logik-Source-/Drain-Bereiche 152 paarweise in dem Logikbereich 104l hergestellt, wobei die Source-/Drain-Bereiche jedes Paars jeweils an gegenüberliegende Seitenwände der Logikgate-Opferelektrode 2704 angrenzen. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 152 eine Ionenimplantation in das Halbleitersubstrat 104. Die Dotanden und/oder die Implantationsenergie können zum Beispiel so gewählt werden, dass die Ionenimplantation durch die Dummy-Deckschicht 302, die dielektrische Speicherschicht 1502, die dielektrische Logikschicht 2602 und die untere Padschicht 402 durchgeführt werden kann. Bei anderen Ausführungsformen kann ein anderes Verfahren als die Ionenimplantation zum Herstellen der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 152 verwendet werden.
  • Wie in der Schnittansicht 3000 von 30 gezeigt ist, wird eine Ätzung in die Dummy-Deckschicht 302 (siehe 29), die dielektrische Speicherschicht 1502 (siehe 29), die dielektrische Logikschicht 2602 (siehe 29) und die untere Padschicht 402 (siehe 29) durchgeführt, um diese Schichten von den einzelnen Speicher-Source-/Drain-Bereichen 126 und den Logik-Source-/Drain-Bereichen 152 zu entfernen, sodass die einzelnen Speicher-Source-/Drain-Bereiche 126 und die Logik-Source-/Drain-Bereiche 152 freigelegt werden. Weiterhin werden durch die Ätzung ein Paar dielektrische Ansteuergate-Schichten 148, eine dielektrische Dummy-Ansteuergate-Schicht 122, eine dielektrische Dummy-Logikgate-Schicht 306, ein Paar erste dielektrische Logikgate-Schichten 156a und ein Paar zweite dielektrische Logikgate-Schichten 156b hergestellt. Die dielektrischen Ansteuergate-Schichten 148 werden aus der dielektrischen Speicherschicht 1502 hergestellt und befinden sich jeweils unter den Ansteuergate-Elektroden 150. Die dielektrische Dummy-Ansteuergate-Schicht 122 wird aus der dielektrischen Speicherschicht 1502 hergestellt und befindet sich unter der Dummy-Ansteuergate-Elektrode 120. Die dielektrische Dummy-Logikgate-Schicht 306 wird aus der dielektrischen Logikschicht 2602 hergestellt und befindet sich unter der Dummy-Logikgate-Elektrode 308. Die ersten dielektrischen Logikgate-Schichten 156a werden aus der unteren Padschicht 402 hergestellt und befinden sich jeweils unter den Logikgate-Opferelektroden 2704. Die zweiten dielektrischen Logikgate-Schichten 156b werden aus der dielektrischen Logikschicht 2602 hergestellt und befinden sich jeweils unter den Logikgate-Opferelektroden 2704 über den ersten dielektrischen Logikgate-Schichten 156a. Bei einigen Ausführungsformen umfasst ein Verfahren zur Durchführung der Ätzung das Aufbringen eines Ätzmittels auf die Dummy-Deckschicht 302, die dielektrische Speicherschicht 1502, die dielektrische Logikschicht 2602 und die untere Padschicht 402 und das anschließende Aufbringen einer Reinigungslösung oder eines Reinigungsgemisches, um den restlichen Ätzrückstand zu entfernen. Die Reinigungslösung oder das Reinigungsgemisch können zum Beispiel ein Schwefelsäure-Wasserstoffperoxid-Gemisch (SPM) oder eine andere geeignete Reinigungslösung oder Reinigungsgemisch sein oder andernfalls aufweisen. Weiterhin wird bei einigen Ausführungsformen die Ätzung unter Verwendung unter anderem der Ansteuergate-Hartmasken 208, der Steuergate-Hartmasken 210, der Logikgate-Hartmasken 2706 und der ersten Dummy-Verkappungsschicht 2104 als eine Maske durchgeführt.
  • Während der Ätzung ermöglicht der Grenzseitenwand-Abstandshalter 114 eine ebene Grenzseitenwand 114s, die frei von Defekten ist. Daher haftet an der Grenzseitenwand 114s ein Ätzrückstand (z. B. ein Ätzrückstand, der während der Ätzung der dielektrischen Logikschicht 2602 entsteht) nicht an, was die vollständige Entfernung des Ätzrückstands erleichtert. Dadurch, dass der Grenzseitenwand-Abstandshalter 114 die vollständige Entfernung des Ätzrückstands erleichtert, kann er die Ausbeute und Zuverlässigkeit von Halbleiter-Bauelementen (z. B. von logischen und Speicher-Bauelementen) auf dem Halbleitersubstrat 104 erhöhen. Die dielektrische Logikschicht 2602 kann zum Beispiel ein High-k-Dielektrikum aufweisen, sodass bei der Ätzung ein High-k-Ätzrückstand entsteht. Der restliche High-k-Ätzrückstand kann in das Halbleitersubstrat 104 eindiffundieren und Dotierungsprofile des Halbleitersubstrats 104 und somit Parameter der Halbleiter-Bauelemente ändern. Außerdem kann der restliche High-k-Ätzrückstand Prozess-Tools, die in nachfolgenden Prozessschritten verwendet werden, verunreinigen und dadurch ICs (z. B. deren Dotierungsprofile) beeinträchtigen, die mit den verunreinigten Prozess-Tools bearbeitet werden.
  • Wie außerdem in der Schnittansicht 3000 von 30 gezeigt ist, werden Silizid-Pads 312 auf den einzelnen Speicher-Source-/Drain-Bereichen 126 und den Logik-Source-/Drain-Bereichen 152 hergestellt. Der einfachen Darstellung halber sind nur einige der Silizid-Pads 312 mit 312 bezeichnet. Die Silizid-Pads 312 können zum Beispiel Nickelsilizid oder ein anderes geeignetes Silizid sein oder andernfalls aufweisen und können zum Beispiel mit einem Salizid-Prozess oder einem anderen geeigneten Aufwachsverfahren hergestellt werden.
  • Wie in der Schnittansicht 3100 von 31 gezeigt ist, wird ein zweiter Hartmasken-ARC 3102 so hergestellt, dass er die Struktur von 30 bedeckt. Weiterhin kann der zweite Hartmasken-ARC 3102 zum Beispiel mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung des zweiten Hartmasken-ARC 3102 das Abscheiden des zweiten Hartmasken-ARC 3102 und das anschließende Durchführen einer Planarisierung der Oberseite des zweiten Hartmasken-ARC 3102. Der zweite Hartmasken-ARC 3102 kann zum Beispiel durch CVD, PVD oder mit einem anderen geeigneten Abscheidungsverfahren abgeschieden werden, und/oder die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 3200 von 32 gezeigt ist, wird eine Ätzung unter anderem in den zweiten Hartmasken-ARC 3102, die Steuergate-Hartmasken 210, die Ansteuergate-Hartmasken 208, die Löschgate-Hartmaske 212, die Logikgate-Hartmasken 2706 (siehe 31), die Dummy-Steuergate-Hartmaske 204, die Dummy-Ansteuergate-Hartmaske 206, die Dummy-Logikgate-Hartmaske 2702 (siehe 31) und die erste Dummy-Verkappungsschicht 2104 (siehe 31) durchgeführt, um die Hartmasken und die erste Dummy-Verkappungsschicht 2104 zu entfernen. Bei einigen Ausführungsformen wird die Ätzung mit einem Ätzmittel durchgeführt, das für den zweiten Hartmasken-ARC 3102 die gleiche oder im Wesentlichen die gleiche Ätzrate hat wie für die Hartmasken und die erste Dummy-Verkappungsschicht 2104. Daher werden die Oberseite des zweiten Hartmasken-ARC 3102, die Oberseite der ersten Dummy-Verkappungsschicht 2104 und die Oberseiten der Hartmasken gemeinsam rückgeätzt, nachdem der zweite Hartmasken-ARC 3102 so weit geätzt worden ist, dass die Hartmasken und die erste Dummy-Verkappungsschicht 2104 freiliegen.
  • Wie in der Schnittansicht 3300 von 33 gezeigt ist, wird der zweite Hartmasken-ARC 3102 (siehe 32) entfernt, und anschließend wird statt des zweiten Hartmasken-ARC 3102 eine untere ILD-Schicht 162l hergestellt. Weiterhin wird die untere ILD-Schicht 162l so hergestellt, dass sie die Struktur von 32 bedeckt, und bei einigen Ausführungsformen wird sie mit einer Oberseite hergestellt, die planar oder im Wesentlichen planar ist. Die untere ILD-Schicht 162l kann zum Beispiel ein Oxid, ein Low-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein. Der zweite Hartmasken-ARC 3102 kann zum Beispiel mit einem Ätzverfahren oder einem anderen geeigneten Entfernungsverfahren entfernt werden. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung der unteren ILD-Schicht 162l das Abscheiden der unteren ILD-Schicht 162l und das anschließende Durchführen einer Planarisierung der Oberseite der unteren ILD-Schicht 162l. Die untere ILD-Schicht 162l kann zum Beispiel durch CVD, PVD, Sputtern oder eine Kombination davon abgeschieden werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 3400 von 34 gezeigt ist, wird eine Planarisierung der unteren ILD-Schicht 162l durchgeführt, um eine Oberseite der unteren ILD-Schicht 162l so auszusparen, dass sie etwa auf gleicher Höhe mit den Oberseiten der Logikgate-Opferelektroden 2704 ist, sodass die Logikgate-Opferelektroden 2704 freigelegt werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 3500 von 35 gezeigt ist, wird eine zweite Dummy-Verkappungsschicht 3502 so hergestellt, dass sie zwar den Speicherbereich 104m und die Grenz-Trennstruktur 106, aber nicht den Logikbereich 104l bedeckt. Die zweite Dummy-Verkappungsschicht 3502 kann zum Beispiel ein Oxid, ein Nitrid, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung der zweiten Dummy-Verkappungsschicht 3502 das Abscheiden der zweiten Dummy-Verkappungsschicht 3502 mittels CVD, PVD oder eines anderen geeigneten Abscheidungsverfahrens und das anschließende Strukturieren der zweiten Dummy-Verkappungsschicht 3502 zum Beispiel mittels Fotolithografie und eines Ätzprozesses oder mittels eines anderen geeigneten Strukturierungsverfahrens.
  • Wie außerdem in der Schnittansicht 3500 von 35 gezeigt ist, wird eine Ätzung in die Logikgate-Opferelektroden 2704 (siehe 34) durchgeführt, um die Logikgate-Opferelektroden 2704 zu entfernen und Logik-Öffnungen 3504 an Stelle der Logikgate-Opferelektroden 2704 zu definieren. Bei einigen Ausführungsformen umfasst ein Verfahren zur Durchführung der Ätzung das Aufbringen eines Ätzmittels auf die Logikgate-Opferelektroden 2704, wenn die zweite Dummy-Verkappungsschicht 3502 an der richtigen Stelle ist, bis die Logikgate-Opferelektroden 2704 entfernt sind. Die zweite Dummy-Verkappungsschicht 3502 und die anderen dielektrischen Strukturen (z. B. die untere ILD-Schicht 1621) können als eine Maske dienen, während das Ätzmittel aufgebracht wird.
  • Wie in der Schnittansicht 3600 von 36 gezeigt ist, werden Logikgate-Elektroden 158 in den Logik-Öffnungen 3504 (siehe 35) hergestellt. Die Logikgate-Elektroden 158 können zum Beispiel ein Metall, dotiertes Polysilizium, ein anderes Material als die Logikgate-Opferelektroden 2704 oder ein anderes geeignetes leitendes Material sein. Bei einigen Ausführungsformen umfasst ein Verfahren zur Herstellung der Logikgate-Elektroden 158 das Herstellen einer leitenden Schicht, die die zweite Dummy-Verkappungsschicht 3502 (siehe 35) bedeckt und außerdem die Logik-Öffnungen 3504 füllt. Die leitende Schicht kann zum Beispiel mittels CVD, PVD, stromloser Plattierung, Elektroplattierung oder eines anderen geeigneten Aufwachs- oder Abscheidungsverfahrens hergestellt werden. Dann wird eine Planarisierung der leitenden Schicht und der zweiten Dummy-Verkappungsschicht 3502 durchgeführt, bis die untere ILD-Schicht 162l erreicht ist und die zweite Dummy-Verkappungsschicht 3502 entfernt ist. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie in der Schnittansicht 3700 von 37 gezeigt ist, wird eine obere ILD-Schicht 162u so hergestellt, dass sie die Struktur von 36 bedeckt, und sie wird mit einer Oberseite hergestellt, die planar oder im Wesentlichen planar ist. Die obere ILD-Schicht 162u kann zum Beispiel ein Oxid, ein Low-k-Dielektrikum, ein anderes geeignetes Dielektrikum oder eine Kombination davon sein. Darüber hinaus kann die obere ILD-Schicht 162u zum Beispiel dadurch hergestellt werden, dass sie abgeschieden wird und anschließend ihre Oberseite planarisiert wird. Die Abscheidung kann zum Beispiel mittels CVD, PVD, Sputtern oder einer Kombination davon durchgeführt werden. Die Planarisierung kann zum Beispiel durch eine CMP oder mit einem anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie außerdem in der Schnittansicht 3700 von 37 gezeigt ist, werden Durchkontaktierungen 164 so hergestellt, dass sie durch die obere ILD-Schicht 162u und die untere ILD-Schicht 162l zu den einzelnen Speicher-Source-/Drain-Bereichen 126, den Logik-Source-/Drain-Bereichen 152, dem gemeinsamen Speicher-Source-/Drain-Bereich 128, den Steuergate-Elektroden 138, den Ansteuergate-Elektroden 150, der Löschgate-Elektrode 144, den Logikgate-Elektroden 158 oder einer Kombination davon verlaufen.
  • 38 zeigt ein Ablaufdiagramm 3800 einiger Ausführungsformen eines Verfahrens zur Herstellung eines IC, der eine Eingebetteter-Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter aufweist. Der IC kann zum Beispiel dem IC der 4 bis 37 entsprechen.
  • Im Schritt 3802 wird ein Substrat bereitgestellt. Das Substrat weist eine Grenz-Trennstruktur auf, die einen Speicherbereich des Substrats von einem Logikbereich des Substrats trennt (siehe zum Beispiel die 4 bis 7).
  • Im Schritt 3804 wird eine Speicher-Mehrfachschicht so hergestellt, dass sie das Substrat bedeckt (siehe zum Beispiel 7).
  • Im Schritt 3806 wird eine Speicherzellenstruktur auf dem Speicherbereich aus der Speicher-Mehrfachschicht hergestellt, wobei ein Rest der Speicher-Mehrfachschicht auf der Grenz-Trennstruktur und dem Logikbereich zurückbleibt (siehe zum Beispiel 8 bis 20).
  • Im Schritt 3808 wird eine Dummy-Verkappungsschicht so hergestellt, dass sie die Speicherzellenstruktur und die Speicher-Mehrfachschicht bedeckt (siehe zum Beispiel 21 und 22).
  • Im Schritt 3810 werden die Speicher-Mehrfachschicht und die Dummy-Verkappungsschicht strukturiert, um sie von dem Logikbereich zu entfernen und um eine Dummy-Seitenwand herzustellen, die sich über der Grenz-Trennstruktur befindet und zu dem Logikbereich zeigt. Die Dummy-Seitenwand wird von einem Rest der Speicher-Mehrfachschicht und einem Rest der Dummy-Verkappungsschicht gemeinsam definiert (siehe zum Beispiel 23).
  • Im Schritt 3812 wird ein Grenzseitenwand-Abstandshalter über der Grenz-Trennstruktur und auf der Dummy-Seitenwand hergestellt. Der Grenzseitenwand-Abstandshalter hat eine ebene Grenzseitenwand, die sich über der Grenz-Trennstruktur befindet und zu dem Logikbereich zeigt (siehe zum Beispiel 24 und 25).
  • Im Schritt 3814 wird eine Padschicht des Substrats von dem Logikbereich entfernt (siehe zum Beispiel 26). Die Grenzseitenwand bleibt auf Grund ihrer Zusammensetzung nach dem Entfernen der Padschicht eben (weitere Einzelheiten siehe oben).
  • Im Schritt 3816 werden eine dielektrische Logikschicht und eine Logikgate-Schicht so hergestellt, dass sie die Dummy-Verkappungsschicht, den Grenzseitenwand-Abstandshalter, die Grenz-Trennstruktur und den Logikbereich bedecken (siehe zum Beispiel 26).
  • Im Schritt 3818 wird die Logikgate-Schicht strukturiert, um eine Logikgate-Opferelektrode auf dem Logikbereich herzustellen (siehe zum Beispiel 27).
  • Im Schritt 3820 werden Source-/Drain-Bereiche entlang Seitenwänden der Logikgate-Opferelektrode und entlang Seitenwänden der Speicherzellenstruktur hergestellt (siehe zum Beispiel 28 und 29).
  • Im Schritt 3822 wird die dielektrische Logikschicht strukturiert, um sie von dem Grenzseitenwand-Abstandshalter zu entfernen und um weiterhin eine dielektrische Logikgate-Schicht unter der Logikgate-Opferelektrode herzustellen (siehe zum Beispiel 30). Die Strukturierung kann zum Beispiel durch eine Ätzung oder mit einem anderen geeigneten Strukturierungsverfahren erfolgen.
  • Da die Grenzseitenwand eben ist, erleichtert sie das vollständige Entfernen eines Rückstands (z. B. eines Ätzrückstands), der bei der Strukturierung der dielektrischen Logikschicht entsteht. Dadurch können wiederum die Ausbeute und die Zuverlässigkeit von Halbleiter-Bauelementen auf dem Substrat erhöht werden. Die dielektrische Logikschicht kann zum Beispiel ein High-k-Dielektrikum aufweisen, sodass durch die Strukturierung ein High-k-Ätzrückstand entstehen kann. Ohne eine vollständige Entfernung des High-k-Ätzrückstands kann der restliche High-k-Ätzrückstand in das Substrat eindiffundieren und kann Dotierungsprofile des Substrats ändern, sodass auch Parameter der Halbleiter-Bauelemente geändert werden.
  • Im Schritt 3824 wird die Logikgate-Opferelektrode durch eine Logikgate-Elektrode ersetzt. Die Logikgate-Opferelektrode kann zum Beispiel durch eine Logikgate-Metallelektrode ersetzt werden, wenn die dielektrische Logikschicht ein High-k-Dielektrikum aufweist (siehe zum Beispiel 31 bis 36).
  • Im Schritt 3826 werden Durchkontaktierungen auf den Source-/Drain-Bereichen hergestellt (siehe zum Beispiel 37).
  • Das Ablaufdiagramm 3800 von 38 wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen stattfinden. Darüber hinaus brauchen nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und ein oder mehrere der hier beschriebenen Schritte können in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.

Claims (19)

  1. Verfahren zum Herstellen eines integrierten Schaltkreises (IC) mit den folgenden Schritten: Herstellen einer Trennstruktur (106) in einem Halbleitersubstrat (104), wobei die Trennstruktur (106) einen Speicherbereich (104m) des Halbleitersubstrats (104) von einem Logikbereich (104) des Halbleitersubstrats (104) trennt; Herstellen einer Mehrfachschicht (702), die die Trennstruktur (106), den Speicherbereich (104m) und den Logikbereich (104) bedeckt; Herstellen einer Speicherzellenstruktur auf dem Speicherbereich (104m), wobei die Speicherzellenstruktur aus der Mehrfachschicht (702) hergestellt wird; Herstellen einer Dummy-Verkappungsschicht (2104), die die Speicherzellenstruktur und einen Rest der Mehrfachschicht (702) bedeckt; Durchführen einer ersten Ätzung in die Mehrfachschicht (702) und die Dummy-Verkappungsschicht (2104), um die Mehrfachschicht (702) und die Dummy-Verkappungsschicht (2104) von dem Logikbereich (104) zu entfernen, sodass die Mehrfachschicht (702) und die Dummy-Verkappungsschicht (2104) eine Dummy-Seitenwand (112s) auf der Trennstruktur (106, 202) definieren; Herstellen einer Grenzseitenwand-Abstandshalterschicht (2402) die die Dummy-Verkappungsschicht (2104), die Trennstruktur (106) und den Logikbereich (104) bedeckt und außerdem die Dummy-Seitenwand (112s) säumt; Durchführen einer zweiten Ätzung in die Grenzseitenwand-Abstandshalterschicht um horizontale Segmente der Grenzseitenwand-Abstandshalterschicht (2402) zu entfernen und um einen Grenzseitenwand-Abstandshalter (114) auf der Dummy-Seitenwand (112s) herzustellen; und Herstellen einer Logik-Bauelement-Struktur auf dem Logikbereich (104) nach dem Herstellen des Grenzseitenwand-Abstandshalters (114).
  2. Verfahren nach Anspruch 1, wobei die Dummy-Verkappungsschicht (2104) und der Grenzseitenwand-Abstandshalter (114) gemeinsam eine Grenzseitenwand (114s) definieren, die sich über der Trennstruktur (106) befindet und zu dem Logikbereich (104) zeigt, wobei die Grenzseitenwand (114s) geneigt ist und ein Teil der Grenzseitenwand (114s), der von der Dummy-Verkappungsschicht (2104) definiert wird, mit einem Teil der Grenzseitenwand (114s) zusammenhängt, der von dem Grenzseitenwand-Abstandshalter (114) definiert wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Grenzseitenwand-Abstandshalter (114) zumindest teilweise eine Grenzseitenwand (114s) definiert, die sich über der Trennstruktur (106) befindet und zu dem Logikbereich (104) zeigt, wobei die Grenzseitenwand (114s) homogen ist und die Dummy-Seitenwand (112s) heterogen ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Mehrfachschicht (702) eine Oxid-Nitrid-Oxid(ONO)-Schicht, eine Polysiliziumschicht über der ONO-Schicht und eine Nitridschicht (118m, 136m, 140m, 704m, 708l, 708u, 902m) über der Polysiliziumschicht aufweist, sodass die Dummy-Seitenwand (112s) teilweise von der ONO-Schicht, der Polysiliziumschicht und der Nitridschicht (118m, 136m, 140m, 704m, 708l, 708u, 902m) definiert wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Grenzseitenwand-Abstandshalter (114) nach Beendigung der zweiten Ätzung ein dreieckiges Profil hat.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Dummy-Seitenwand (112s) vertikal oder im Wesentlichen vertikal ist und in direktem Kontakt mit dem Grenzseitenwand-Abstandshalter (114) ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin die folgenden Schritte umfasst: Herstellen einer Padschicht (402, 404), die das Halbleitersubstrat (104) bedeckt; Strukturieren der Padschicht (402, 404) mit einem Layout der Trennstruktur (106, 202); Durchführen einer dritten Ätzung in das Halbleitersubstrat (104), wobei die Padschicht (402, 404) angeordnet ist, um einen Trennungsgraben in dem Halbleitersubstrat (104) herzustellen; Füllen des Trennungsgrabens mit einem dielektrischen Material, um die Trennstruktur (106) herzustellen; und Durchführen einer vierten Ätzung in die Padschicht (402, 404), wobei der Grenzseitenwand-Abstandshalter (114) angeordnet ist, um die Padschicht (402, 404) von dem Logikbereich (104) zu entfernen.
  8. Verfahren nach Anspruch 7, wobei der Grenzseitenwand-Abstandshalter (114) zumindest teilweise eine Grenzseitenwand (114s), die sich über der Trennstruktur (106) befindet und zu dem Logikbereich (104) zeigt, definiert, wobei die Dummy-Seitenwand (112s) und die Padschicht (402, 404) ein Material gemeinsam nutzen und die Grenzseitenwand (114s) frei von dem Material ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Logik-Bauelement-Struktur die folgenden Schritte aufweist: Herstellen einer konformen dielektrischen High-k-Schicht über der Dummy-Verkappungsschicht (2104, 3502), dem Grenzseitenwand-Abstandshalter (114) und dem Logikbereich (104l); Herstellen einer Polysiliziumschicht über der konformen dielektrischen High-k-Schicht; und Durchführen einer fünften Ätzung in die konforme dielektrische High-k-Schicht und die Polysiliziumschicht, um eine Polysilizium-Gate-Elektrode und eine dielektrische High-k-Gate-Schicht herzustellen, die auf den Logikbereich (104) gestapelt werden.
  10. Verfahren nach Anspruch 9, das weiterhin das Ersetzen der Polysilizium-Gate-Elektrode durch eine Metall-Gate-Elektrode umfasst.
  11. Integrierter Schaltkreis (IC) mit: einem Halbleitersubstrat (104) mit einem peripheren Bereich (104) und einem Speicherzellenbereich (104m), die durch eine Trennstruktur (106) getrennt sind, wobei die Trennstruktur (106) in eine Oberseite des Halbleitersubstrats (104) hinein reicht und ein dielektrisches Material aufweist; einer Speicherzelle (108) auf dem Speicherbereich (104m); einer Dummy-Steuergate-Struktur (112) auf der Trennstruktur (106), wobei die Dummy-Steuergate-Struktur eine Dummy-Seitenwand (112s) definiert, die zu dem peripheren Bereich zeigt und mehrere verschiedene Materialien aufweist, wobei die Dummy-Seitenwand (112s) und die Speicherzelle (108) aus derselben Mehrfachschicht (702) gebildet sind; einem Grenzseitenwand-Abstandshalter (114) auf der Trennstruktur (106) entlang der Dummy-Seitenwand (112s) der Dummy-Steuergate-Struktur, wobei der Grenzseitenwand-Abstandshalter (114) eine Grenzseitenwand (114s) hat, die zu dem peripheren Bereich (104) zeigt und eben ist, wobei die Grenzseitenwand einen Winkel von weniger als etwa 80 Grad zu einer Unterseite des Grenzseitenwand-Abstandshalters (114) hat und wobei die Dummy-Seitenwand (112s) vertikal oder im Wesentlichen vertikal ist; und einem Logik-Bauelement (110, 110a, 110b) auf dem peripheren Bereich.
  12. IC nach Anspruch 11, wobei die Grenzseitenwand (114s) von einer Oberseite des Grenzseitenwand-Abstandshalters (114) bis zu einer Unterseite des Grenzseitenwand-Abstandshalters (114) durchgehend und eben ist.
  13. IC nach Anspruch 11 oder 12, wobei die Grenzseitenwand (114s) nach unten zu dem peripheren Bereich geneigt ist.
  14. IC nach einem der Ansprüche 11 bis 13, wobei die Dummy-Seitenwand (112s) heterogen ist und die Grenzseitenwand (114s) homogen ist.
  15. IC nach einem der Ansprüche 11 bis 14, wobei die Dummy-Steuergate-Struktur eine Oxid-Nitrid-Oxid(ONO)-Schicht und eine Dummy-Gate-Elektrode über der ONO-Schicht aufweist und wobei die Dummy-Seitenwand (112s) eben ist und zumindest teilweise von der ONO-Schicht und der Dummy-Gate-Elektrode definiert ist.
  16. IC nach einem der Ansprüche 11 bis 15, wobei der Grenzseitenwand-Abstandshalter die Dummy-Seitenwand (112s) direkt kontaktiert und die Dummy-Seitenwand (112s) und die Grenzseitenwand (114s) auf entgegengesetzten Seiten des Grenzseitenwand-Abstandshalters (114) angeordnet sind.
  17. IC nach einem der Ansprüche 11 bis 16, wobei die Speicherzelle Folgendes aufweist: einen ersten und einen zweiten einzelnen Source-/Drain-Bereich in dem Halbleitersubstrat (104); einen gemeinsamen Source-/Drain-Bereich in dem Halbleitersubstrat (104), der mit einem seitlichen Abstand zwischen dem ersten und dem zweiten einzelnen Source-/Drain-Bereich angeordnet ist, wobei der gemeinsame Source-/Drain-Bereich durch einen ersten Kanalbereich von dem ersten einzelnen Source-/Drain-Bereich getrennt ist und durch einen zweiten Kanalbereich von dem zweiten einzelnen Source-/Drain-Bereich getrennt ist; eine Lösch-Gate-Elektrode auf dem gemeinsamen Source-/Drain-Bereich; ein Paar Floating-Gate-Elektroden (134) auf dem ersten und dem zweiten Kanalbereich; ein Paar Steuergate-Elektroden (138) jeweils über den Floating-Gate-Elektroden (134); und ein Paar Ansteuergate-Elektroden (150), die auf dem ersten bzw. dem zweiten Kanalbereich angeordnet sind und jeweils durch die Floating-Gate-Elektroden (134) seitlich von dem gemeinsamen Source-/Drain-Bereich beabstandet sind.
  18. IC nach einem der Ansprüche 11 bis 17, wobei das Logik-Bauelement (110, 110a, 110b) Folgendes aufweist: eine dielektrische High-k-Gateschicht; und eine Metall-Gate-Elektrode über der dielektrischen High-k-Gateschicht.
  19. Verfahren zum Herstellen eines integrierten Schaltkreises (IC) mit den folgenden Schritten: Herstellen einer Trennstruktur (106) in einem Halbleitersubstrat (104), wobei die Trennstruktur (106) einen Speicherbereich (104m) des Halbleitersubstrats (104) von einem Logikbereich (104) des Halbleitersubstrats (104) trennt und die Trennstruktur (106, 202) ein dielektrisches Material aufweist; Herstellen einer Oxid-Nitrid-Oxid(ONO)-Schicht (704), die das Halbleitersubstrat (104) bedeckt; Herstellen einer dotierten Polysiliziumschicht (706), die die ONO-Schicht bedeckt; Herstellen einer Siliziumnitridschicht (708), die die dotierte Polysiliziumschicht bedeckt; Herstellen einer Dummy-Polysiliziumschicht (2104), die die Siliziumnitridschicht (706) bedeckt; Herstellen einer Maske (2302) über der Dummy-Polysiliziumschicht so, dass sich ein Rand der Maske direkt über der Trennstruktur (106) befindet; Durchführen einer Ätzung mit der Maske (3202) vor Ort, um Teile der Dummy-Polysiliziumschicht (2104), der Siliziumnitridschicht (708), der dotierten Polysiliziumschicht (706) und der ONO-Schicht (704) auf dem Logikbereich (104) zu entfernen, wobei Teile der Dummy-Polysiliziumschicht (2104), der Siliziumnitridschicht (708), der dotierten Polysiliziumschicht (706) und der ONO-Schicht (704) in dem Speicherbereich (104m) verbleiben, wobei die Dummy-Polysiliziumschicht, die Siliziumnitridschicht, die dotierte Polysiliziumschicht und die ONO-Schicht jeweils eine Seitenwand (112s) haben, die sich über der Trennstruktur (106) befindet und zu dem Rand der Maske (2302) ausgerichtet ist, nachdem die Ätzung durchgeführt worden ist; Ablösen der Maske (2302); konformes Abscheiden einer Grenzseitenwand-Abstandshalterschicht, die die Dummy-Polysiliziumschicht (2104), die Trennstruktur (106) und den Logikbereich (104) bedeckt und außerdem jeweils die Seitenwand (112s) der Dummy-Polysiliziumschicht, der Siliziumnitridschicht, der dotierten Polysiliziumschicht und der ONO-Schicht säumt; und Durchführen einer Rückätzung in die Grenzseitenwand-Abstandshalterschicht (2402), um horizontale Segmente der (2402) zu entfernen, ohne vertikale Segmente der Grenzseitenwand-Abstandshalterschicht (2402) zu entfernen, wobei ein vertikales Segment der Grenzseitenwand-Abstandshalterschicht einen Grenzseitenwand-Abstandshalter (114) definiert, der jeweils an die Seitenwand der Dummy-Polysiliziumschicht (2104), der Siliziumnitridschicht (708), der dotierten Polysiliziumschicht (706) und der ONO-Schicht (704) angrenzt und sie abdichtet.
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