DE102019110531B3 - Grenzstruktur für eingebetteten speicher und verfahren zu ihrer herstellung - Google Patents

Grenzstruktur für eingebetteten speicher und verfahren zu ihrer herstellung Download PDF

Info

Publication number
DE102019110531B3
DE102019110531B3 DE102019110531.5A DE102019110531A DE102019110531B3 DE 102019110531 B3 DE102019110531 B3 DE 102019110531B3 DE 102019110531 A DE102019110531 A DE 102019110531A DE 102019110531 B3 DE102019110531 B3 DE 102019110531B3
Authority
DE
Germany
Prior art keywords
layer
dielectric
gate
sidewall
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019110531.5A
Other languages
English (en)
Inventor
Harry-Hak-Lay Chuang
Ming Chyi Liu
Shih-Chang Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of DE102019110531B3 publication Critical patent/DE102019110531B3/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Ein integrierter Schaltkreis weist ein Halbleitersubstrat mit einem Logikbereich und einem Speicherbereich auf, die durch einen Isolationsbereich mit einer Isolationsstruktur aus einem dielektrischen Material getrennt sind. Auf dem Speicherbereich wird ein Speicherbauelement hergestellt, das eine Gate-Elektrode über einem Gatedielektrikum aufweist. Auf der Isolationsstruktur wird eine Dummy-Gate-Struktur hergestellt. Die Dummy-Gate-Struktur umfasst eine Dummy-Gate-Elektrodenschicht, die der Gate-Elektrode entspricht, und eine dielektrische Dummy-Gate-Schicht, die dem Gatedielektrikum entspricht. Auf einer zu dem Logikbereich zeigenden Seite der Dummy-Gate-Struktur wird eine geneigte Seitenwandstruktur hergestellt. Die geneigte Seitenwandstruktur ist mit einem Abstand über der Isolationsstruktur angeordnet und ist entweder zu der Dummy-Gate-Elektrodenschicht benachbart oder mit dieser zusammenhängend.

Description

  • Hintergrund
  • Die IC-Herstellungsbranche (IC: integrierter Schaltkreis) hat in den letzten Jahrzehnten ein exponentielles Wachstum erfahren. Mit der Entwicklung von ICs hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) zugenommen, während die Strukturgrößen abgenommen haben. Weitere Fortschritte sind die Einführung der Eingebetteter-Speicher-Technologie und der HKMG-Technologie (HKMG: High-k-Metall-Gate). Die Eingebetteter-Speicher-Technologie ist die Integration von Speicherbauelementen mit Logikbauelementen auf dem gleichen Halbleiterchip. Die Speicherbauelemente unterstützen den Betrieb der Logikbauelemente und verbessern die Leistung im Vergleich zur Verwendung von getrennten Chips für unterschiedliche Arten von Bauelementen. Die HKMG-Technologie ist die Herstellung von Halbleiter-Bauelementen unter Verwendung von Metall-Gate-Elektroden und dielektrischen High-k -Gateschichten.
  • Die Druckschrift DE 10 2017 120 568 A1 offenbart ein Verfahren zur Herstellung einer eingebetteten Speicher-Grenzstruktur mit einem Grenzseitenwand-Abstandshalter, wobei eine Trennstruktur in einem Halbleitersubstrat hergestellt wird, um einen Speicherbereich von einem Logikbereich zu trennen.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1A zeigt eine Schnittansicht eines integrierten Schaltkreises (IC) gemäß Aspekten der vorliegenden Erfindung.
    • 1B zeigt eine Teildraufsicht des IC von 1A.
    • 2 zeigt eine Schnittansicht eines IC gemäß weiteren Aspekten der vorliegenden Erfindung.
    • 3 zeigt eine Schnittansicht eines IC gemäß weiteren Aspekten der vorliegenden Erfindung.
    • 3A zeigt eine vergrößerte Darstellung eines Teils von 3.
    • 3B zeigt eine Darstellung, die 3A entspricht, aber für eine andere Ausführungsform, die sich auf andere Aspekte der vorliegenden Erfindung bezieht.
    • 4 zeigt eine Schnittansicht eines IC gemäß weiteren Aspekten der vorliegenden Erfindung.
    • 5 zeigt eine Schnittansicht eines IC gemäß weiteren Aspekten der vorliegenden Erfindung.
    • Die 6 bis 44 zeigen eine Reihe von Schnittansichten eines IC gemäß einigen Aspekten der vorliegenden Erfindung, der einen Herstellungsprozess gemäß einigen Aspekten der vorliegenden Erfindung durchläuft.
    • Die 45 und 46 zeigen Schnittansichten, die einer Abwandlung des in den 6 bis 44 gezeigten IC und Herstellungsprozesses gemäß einigen Aspekten der vorliegenden Erfindung entsprechen.
    • 47 zeigt ein Ablaufdiagramm eines Herstellungsprozesses gemäß einigen Aspekten der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der vorliegenden Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind.
  • Die vorliegende Erfindung betrifft eingebettete Speicherbauelemente. Ein eingebettetes Speicherbauelement kann ein Split-Gate-Flash-Speicherbauelement sein. In einem solchen Bauelement ist eine Matrix von Speicherzellen in oder über einem Halbleitersubstrat angeordnet. Periphere Schaltungen mit Logikbauelementen, wie etwa Adressendecodern und/oder Lese-Schreib-Schaltungen und/oder Microcontrollern, sind außerhalb der Speichermatrix angeordnet und können den Betrieb der Speicherzellen steuern und/oder andere Aufgaben ausführen. Ein Isolationsbereich mit einer Isolationsstruktur trennt die Speichermatrix von den peripheren Schaltungen. Bestimmte Elemente der Speichermatrix und eines Dummy-Gate-Stapels auf der Isolationsstruktur können vor den Logikgates hergestellt werden. Durch diese Strukturen können Probleme beim Bearbeiten von Materialien entstehen, die in den Logikgates zum Einsatz kommen. Wenn zum Beispiel beim Abscheiden eines High-k-Dielektrikums für Logikgates Spalte mit einer bestimmten Größe in einer Seitenwand des Dummy-Gatestapels vorhanden sind, kann das High-k-Dielektrikum, das entlang Spaltwänden abgeschieden wird, auf einer späteren Stufe der Bearbeitung ungewollt freigelegt werden. Das freigelegte High-k-Dielektrikum kann dann zu einer Quelle der Verunreinigung werden, die Dotierungsniveaus in anderen Bereichen des Bauelements beeinträchtigt oder zu einer Verunreinigung der Bearbeitungsvorrichtung führt.
  • Die vorliegende Erfindung stellt in verschiedenen Ausführungsformen Verfahren zum Herstellen von geneigten Seitenwandstrukturen mit glatten Oberflächen für Dummy-Gate-Stapel und Bauelemente bereit, die mit diesen geneigten Seitenwandstrukturen hergestellt werden. Ein Dummy-Gate-Stapel weist eine dielektrische Dummy-Gate-Schicht und eine Dummy-Gate-Elektrodenschicht auf, die einer dielektrischen Schicht bzw. einer Elektrode eines Steuergates in einem Speicherbereich entsprechen können. Auf einer Seite des Dummy-Gatestapels, die dem Speicherbereich gegenüberliegt, wird eine geneigte Seitenwandstruktur hergestellt. Die geneigte Seitenwandstruktur ist entweder zu der Dummy-Gate-Elektrodenschicht benachbart oder mit dieser zusammenhängend. Bei einigen Ausführungsformen hat die geneigte Seitenwandstruktur eine homogene Zusammensetzung. Bei einigen Ausführungsformen besteht die geneigte Seitenwandstruktur aus dem gleichen Material wie die Dummy-Gate-Elektrodenschicht. Bei anderen Ausführungsformen besteht die geneigte Seitenwandstruktur aus einem anderen Material als die Dummy-Gate-Elektrodenschicht.
  • Die geneigte Seitenwandstruktur wird zumindest über einer Teildicke der dielektrischen Dummy-Gate-Schicht hergestellt und ist daher mit einem Abstand über der Isolationsstruktur angeordnet. Der Abstand kann in der Größenordnung der Dicke der dielektrischen Dummy-Gate-Schicht sein. Bei einigen Ausführungsformen ist der Abstand gleich der Dicke der Dummy-Gate-Elektrodenschicht. Bei einigen Ausführungsformen ist der Abstand kleiner als die Dicke der Dummy-Gate-Elektrodenschicht. Die geneigte Seitenwandstruktur bietet eine glatte Oberfläche auf Bearbeitungsstufen, wie etwa auf einer Stufe, auf der ein High-k-Dielektrikum abgeschieden wird. Die Herstellung der geneigten Seitenwandstruktur auf der dielektrischen Dummy-Gate-Schicht oder einer Teildicke davon bezieht sich auf eine Bearbeitung, bei der die dielektrische Dummy-Gate-Schicht den Logikbereich während der Ätzung schützt, die zum Herstellen der geneigten Seitenwandstruktur verwendet wird. Dieser Schutz ermöglicht die Verwendung eines aggressiven Ätzprozesses ohne die Gefahr einer Beschädigung in dem Logikbereich.
  • Ein Verfahren zum Herstellen eines IC gemäß der vorliegenden Erfindung umfasst das Herstellen einer Isolationsstruktur in einer Oberseite eines Halbleitersubstrats. Die Isolationsstruktur trennt einen Speicherbereich des Halbleitersubstrats von dessen Logikbereich. Nachfolgende Schritte können das Abscheiden eines Gate-Oxids über dem Halbleitersubstrat in dem Speicherbereich des Halbleitersubstrats und das Herstellen einer leitfähigen Floating-Gate-Schicht über dem Gate-Oxid umfassen. Über der Floating-Gate-Schicht wird eine dielektrische Steuergate-Schicht hergestellt, und über der dielektrischen Steuergate-Schicht wird eine Steuergate-Elektrodenschicht hergestellt. Die dielektrische Steuergate-Schicht und die Steuergate-Elektrodenschicht verlaufen beide über der Isolationsstruktur und dem Logikbereich. Die dielektrische Steuergate-Schicht kann eine Mehrschichtstruktur sein. Bei einigen Ausführungsformen ist die dielektrische Steuergate-Schicht eine ONO-Mehrschichtstruktur (ONO: Oxid-Nitrid-Oxid). Bei einigen Ausführungsformen besteht die Steuergate-Elektrodenschicht aus Polysilizium. Über der Steuergate-Elektrodenschicht wird eine Hartmaskenschicht hergestellt, und über der Hartmaskenschicht wird eine Verkappungsschicht hergestellt. Die Hartmaskenschicht und die Verkappungsschicht verlaufen ebenfalls beide über dem Isolationsbereich und dem Logikbereich.
  • Die Hartmaskenschicht kann eine oder mehrere Schichten aus einem oder mehreren dielektrischen Materialien aufweisen, die über der Steuergate-Elektrodenschicht abgeschieden werden. Benachbart zu der Hartmaskenschicht können weitere dielektrische Sperrschichten, wie etwa Ätzstoppschichten, Deckschichten und dergleichen, hergestellt werden, die Zusammensetzungen und Dicken haben können, die denen der Hartmaskenschichten ähnlich sind, und sie können wie Hartmaskenschichten in dem Stapel über der Isolationsstruktur bearbeitet werden. Der Stapel über der Isolationsstruktur umfasst, von unten nach oben, die dielektrische Steuergate-Schicht, die Steuergate-Elektrodenschicht, die Hartmaskenschicht und ähnliche Schichten sowie die Verkappungsschicht. Bei einigen Ausführungsformen umfassen die Hartmaskenschicht und ähnliche Schichten eine Oxidschicht (das heißt, eine Schicht, die überwiegend Siliziumdioxid aufweist) über einer Nitridschicht (das heißt, eine Schicht, die überwiegend Siliziumnitrid aufweist). Bei einigen dieser Grundsätze besteht die Verkappungsschicht aus dem gleichen Material wie die Steuergate-Schicht. Bei einigen Ausführungsformen besteht die Verkappungsschicht aus Polysilizium.
  • Dann werden die Verkappungsschicht und die Hartmaskenschicht mit einem Ätzprozess (einem ersten Ätzprozess) so strukturiert, dass eine Seitenwand über der Isolationsstruktur entsteht. Die Seitenwand zeigt zu dem Logikbereich und umfasst Seitenwände der Verkappungsschicht und der Hartmaskenschicht. In der vorliegenden Erfindung wird die Wendung „zeigt zu dem Logikbereich“ verwendet, um eine Seite der Isolationsstruktur von der anderen zu unterscheiden, und die Angabe der Seite ist die gleichbedeutend mit „zeigt von dem Speicherbereich weg“, auch wenn ein Bereich den anderen nicht vollständig umschließt. Bei einigen Ausführungsformen endet der erste Ätzprozess in oder auf der Steuergate-Elektrodenschicht. Das Enden auf der Steuergate-Elektrodenschicht erleichtert einen Hartmasken-Rückätzprozess, der später beschrieben wird. Anschließend wird eine Schicht aus Abstandshaltermaterial abgeschieden. Das Abstandshaltermaterial bedeckt die Seitenwand. Bei einigen Ausführungsformen ist das Abstandshaltermaterial das gleiche Material wie die Verkappungsschicht. Bei einigen Ausführungsformen ist das Abstandshaltermaterial das gleiche Material wie die Steuergate-Elektrodenschicht. Bei einigen Ausführungsformen wird die Steuergate-Elektrodenschicht durchgeätzt, um die Seitenwand nach unten zu der dielektrischen Steuergate-Schicht zu verlängern, bevor das Abstandshaltermaterial abgeschieden wird. Bei anderen Ausführungsformen wird das Abstandshaltermaterial über der Steuergate-Elektrodenschicht abgeschieden.
  • Die Schicht aus Abstandshaltermaterial wird mit einem zweiten Ätzprozess geätzt. Bei einigen Ausführungsformen endet der zweite Ätzprozess in oder auf der dielektrischen Steuergate-Schicht, und er hinterlässt eine geneigte Seitenwandstruktur, die die Seitenwand bedeckt. Die geneigte Seitenwandstruktur kann aus dem Abstandshaltermaterial, der Steuergate-Elektrodenschicht und/oder der Verkappungsschicht bestehen. Bei einigen Ausführungsformen wird bei dem zweiten Ätzprozess die Steuergate-Elektrodenschicht von dem Logikbereich entfernt, während ein Teil der Steuergate-Elektrodenschicht bestehen bleibt, um die Unterseite der geneigten Seitenwandstruktur zu bilden. Die in dem zweiten Ätzprozess hergestellte geneigte Seitenwandstruktur hat eine geneigte, aber glatte Oberfläche. Anschließend wird das Steuergate-Dielektrikum in dem Logikbereich durchgeätzt, und daran schließt sich die Herstellung verschiedener Strukturen in dem Logikbereich an. Diese Strukturen können Metall-Gates mit High-k-Dielektrika sein.
  • Gemäß einigen Aspekten der vorliegenden Grundsätze wird ein Rückätzprozess verwendet, bevor die Schicht aus Abstandshaltermaterial abgeschieden wird oder die Seitenwand durch die Steuergate-Elektrodenschicht verlängert wird. Durch den Rückätzprozess werden Teile der Hartmaske in die Seitenwand hinein ausgespart. Wenn weitere dielektrische Sperrschichten, wie etwa eine Ätzstoppschicht, eine Deckschicht oder dergleichen, benachbart zu der Hartmaskenschicht hergestellt werden, können diese ebenfalls rückgeätzt werden, um in die Seitenwand hinein ausgespart zu werden. Bei einigen Ausführungsformen wird durch diesen Prozess die oberste der Gruppe von benachbarten dielektrischen Schichten, die die Hartmaskenschicht umfasst, das heißt, die dielektrische Schicht unmittelbar unter der Verkappungsschicht, ausgespart. Durch diesen Rückätzprozess wird sichergestellt, dass nach dem zweiten Ätzprozess die Hartmaske von dem Abstandshaltermaterial bedeckt ist. Wenn ein Teil der Hartmaske freiliegt, könnte er rückgeätzt werden, wenn die dielektrische Steuergate-Schicht entfernt wird, sodass ein Hohlraum entsteht, in dem das High-k-Dielektrikum abgeschieden und anschließend freigelegt werden könnte.
  • Bei einigen Ausführungsformen ist das Abstandshaltermaterial ein Dielektrikum. Bei einigen Ausführungsformen ist das Abstandshaltermaterial ein Oxid-Dielektrikum, und der zweite Ätzprozess endet in oder auf einer Nitridschicht der dielektrischen Steuergate-Schicht. Bei einigen Ausführungsformen ist das Abstandshaltermaterial ein Nitrid-Dielektrikum, und der zweite Ätzprozess endet in oder auf einer Oxidschicht der dielektrischen Steuergate-Schicht. Es kann jedes geeignete Dielektrikum für das Abstandshaltermaterial verwendet werden, und jeder geeignete Teil der dielektrischen Steuergate-Schicht kann einen Ätzstopp bereitstellen.
  • 1A zeigt eine Schnittansicht eines IC 100 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Der IC 100 weist ein Halbleitersubstrat 104 auf, das durch einen Grenzbereich 104b, der eine Isolationsstruktur 106 aufweist, in einen Speicherbereich 104m und einen Logikbereich 104l unterteilt wird. Die Isolationsstruktur 106 besteht aus einem dielektrischen Material und umschließt den Speicherbereich 104m seitlich. Über der Isolationsstruktur 106 wird ein Dummy-Gate-Stapel 166A hergestellt. Eine geneigte Seitenwandstruktur 187A grenzt an den Dummy-Gate-Stapel 166A an und verjüngt sich zu dem Logikbereich 104l hin. „Zu dem Logikbereich 104l hin“ kann auch als von dem Speicherbereich 104m weg aufgefasst werden.
  • Die geneigte Seitenwandstruktur 187A kann ein Profil der Art haben, das entsteht, wenn Material über einer Oberfläche abgeschieden wird, die eine Stufen-Änderung der Höhe durchläuft, und durch eine anschließende Plasmaätzung bleibt eine Schicht aus dem Material zurück, das eine Seitenwand der Stufe bedeckt. Durch die Abscheidung entsteht eine Materialschicht, die eine vertikale Dicke hat, die sich ändert und benachbart zu der Seitenwand am größten ist. Das Profil kann durch die Änderung der Dicke ohne den Einfluss einer Maske entstehen. Durch die Plasmaätzung wird Material dort entfernt, wo es am dünnsten ist, und das verbleibende Material hat ein sanft gewölbtes und sich verjüngendes Profil. Die geneigte Seitenwandstruktur 187A verjüngt sich, sodass ein Winkel in Bezug zu einer Oberseite 102 des Dummy-Gate-Stapels 166A entsteht, die zu einer Oberfläche des Halbleitersubstrats 104 parallel ist. Bei einigen Ausführungsformen beträgt der Winkel 20° bis 80°. Bei einigen Ausführungsformen beträgt der Winkel 30° bis 70°. Bei einigen Ausführungsformen wird dieser Winkel für einen Teil der geneigten Seitenwandstruktur 187A realisiert. Bei einigen Ausführungsformen ist dieser Winkel ein Mittelwert über die Länge der geneigten Seitenwandstruktur 187A, die sich von der Oberseite des Dummy-Gate-Stapels 166A bis zu dem Punkt erstreckt, wo die Verjüngung in der Nähe der Isolationsstruktur 106 endet.
  • Der Dummy-Gate-Stapel 166A weist eine dielektrische Dummy-Gate-Schicht 183 und eine Dummy-Gate-Elektrodenschicht 181 auf. Die Dummy-Gate-Elektrodenschicht 181 kann dotiertes Polysilizium, ein anderes leitfähiges Material, eine Kombination davon oder dergleichen aufweisen. Die dielektrische Dummy-Gate-Schicht 183 kann jede geeignete Zusammensetzung haben. Die dielektrische Dummy-Gate-Schicht 183 kann ein Oxid, ein Nitrid, Siliziumoxidnitrid, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Bei einigen Ausführungsformen bildet die dielektrische Dummy-Gate-Schicht 183 eine Ladungseinfangstruktur. Bei einigen Ausführungsformen weist die dielektrische Dummy-Gate-Schicht 183 eine untere Oxidschicht 1831l, eine mittlere Nitridschicht 183m und eine obere Oxidschicht 183u auf, sodass eine Oxid-Nitrid-Oxid-Schicht (ONO-Schicht) entsteht.
  • Die geneigte Seitenwandstruktur 187A kann Teil eines Grenzseitenwand-Abstandshalters 185A sein, der benachbart zu der Dummy-Gate-Elektrodenschicht 181 angeordnet ist. Die ursprüngliche Oberseite des Grenzseitenwand-Abstandshalters 185A ist in einem Planarisierungsprozess entfernt worden. Dadurch kann der Gate-Seitenwand-Abstandshalter 185A im Wesentlichen trapezförmig sein, und die geneigte Seitenwandstruktur 187A kann eine im Wesentlichen dreieckige Form haben. Bei einigen Ausführungsformen erreicht die glatte Seite der geneigten Seitenwandstruktur 187A nicht die Oberfläche der Isolationsstruktur 106. Bei diesen Ausführungsformen endet die geneigte Seitenwandstruktur 187A über der Isolationsstruktur 106. Dennoch kann die geneigte Seitenwandstruktur 187A sehr dicht an die Isolationsstruktur 106 heran reichen. Bei einigen Ausführungsformen ist die geneigte Seitenwandstruktur 187A mit einem Abstand, der gleich der Dicke der dielektrischen Dummy-Gate-Schicht 183 ist, von der Isolationsstruktur 106 beabstandet. Bei einigen Ausführungsformen ist die geneigte Seitenwandstruktur 187A mit einem Abstand, der kleiner als die Dicke der dielektrischen Dummy-Gate-Schicht 183 ist, von der Isolationsstruktur 106 beabstandet. Bei einigen Ausführungsformen ist der Abstand der geneigten Seitenwandstruktur 187A von der Isolationsstruktur 106 größer als oder gleich der Dicke einer oder mehrerer Schichten der dielektrischen Dummy-Gate-Schicht 183. Diese Abstände können auch die Abstände des Grenzseitenwand-Abstandshalters 185A von der Isolationsstruktur 106 widerspiegeln.
  • Ein Abstandshalter 172 kann auf der Isolationsstruktur 106 auf der Seite der Dummy-Gate-Elektrodenschicht 181 hergestellt werden, die dem Grenzseitenwand-Abstandshalter 185A entgegengesetzt ist. Bei einigen Ausführungsformen kontaktiert der Abstandshalter 172 eine Seitenwand des Dummy-Gate-Stapels 166A direkt, und/oder er verläuft durchgehend entlang dem Dummy-Gate-Stapel 166A von einem untersten Rand der dielektrischen Dummy-Gate-Schicht 183 bis zu einem obersten Rand des Dummy-Gate-Stapels 166A. Der Abstandshalter 172 kann ein Oxid, ein Nitrid, Siliziumoxidnitrid, Polysilizium, ein oder mehrere andere geeignete Abstandshaltermaterialien, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Bei einigen Ausführungsformen weist der Abstandshalter 172 eine dielektrische Ladungseinfangstruktur auf. Bei einigen Ausführungsformen weist der Abstandshalter 172 eine Oxid-Nitrid-Oxid-Struktur mit einer äußeren Oxidschicht 1720, einer mittleren Nitridschicht 172m und eine inneren Oxidschicht 172i auf. Ein äußerer Gate-Abstandshalter 172p, der ein Oxid (z. B. SiO2), ein Nitrid (z. B. Si3N4), ein oder mehrere andere geeignete dielektrische Materialien, eine Kombination davon oder dergleichen aufweisen kann, kann die Oxid-Nitrid-Oxid-Struktur von einer Dummy-Auswahlgate-Elektrode 162A trennen.
  • 1B zeigt eine Draufsicht des IC 100 von 1A, wobei eine Linie A - A' der Linie A - A' in der Schnittansicht von 1A entspricht. In 1B weist der IC 100 eine Matrix von Speicherzellen auf, die in oder auf dem Speicherbereich 104m angeordnet sind. In dem dargestellten Beispiel umfasst die Matrix von Speicherzellen eine Anzahl von Split-Gate-Flash-Speicherzellen-Paaren 108, die in 6 Zeilen (R1 bis R6) und M Spalten (C1 bis CM) angeordnet sind. Im Allgemeinen kann die Matrix jede Anzahl von Spalten und jede Anzahl von Zeilen umfassen. Ein Paar Split-Gate-Flash-Speicherzellen 108 ist jeweils an dem Schnittpunkt einer Zeile mit einer Spalte angeordnet. Die Spalte 1 und die Spalte M sind die äußersten Spalten und sind dem Grenzbereich 104b am nächsten, während die Spalte CN eine Spalte in einem mittleren Bereich der Speichermatrix ist.
  • Der Querschnitt von 1A zeigt ein beispielhaftes Paar Split-Gate-Flash-Speicherzellen 108, die an dem Schnittpunkt der Spalte M und der Zeile 4 angeordnet sind. Das Paar Split-Gate-Flash-Speicherzellen 108 umfasst eine erste Speicherzelle 108a und eine zweite Speicherzelle 108b. Ein erster und ein zweiter einzelner Source-/Drain-Bereich 126a und 126b (die der ersten Speicherzelle 108a bzw. der zweiten Speicherzelle 108b entsprechen) sind in dem Halbleitersubstrat 104 angeordnet, und ein gemeinsamer Speicher-Source-/Drain-Bereich 128 (der von der ersten und der zweiten Speicherzelle 108a und 108b gemeinsam genutzt wird) ist in dem Halbleitersubstrat 104 angeordnet und ist mit einem seitlichen Abstand zwischen dem ersten und dem zweiten einzelnen Source-/Drain-Bereich 126a und 126b angeordnet. Der erste einzelne Source-/Drain-Bereich 126a ist durch einen ersten Kanalbereich 130a von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 getrennt, und der gemeinsame Speicher-Source-/Drain-Bereich 128 ist durch einen zweiten Kanalbereich 130b von dem zweiten einzelnen Source-/Drain-Bereich 126b getrennt. Eine Löschgate-Elektrode 144 ist über dem gemeinsamen Speicher-Source-/Drain-Bereich 128 angeordnet und ist durch ein Löschgate-Dielektrikum 146 von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 getrennt. Eine erste und eine zweite Floating-Gate-Elektrode 134a und 134b sind über dem ersten bzw. dem zweiten Kanalbereich 130a bzw. 130b angeordnet. Eine erste und eine zweite Steuergate-Elektrode 138a und 138b sind über der ersten bzw. der zweiten Floating-Gate-Elektrode 134a und 134b angeordnet. Eine erste und eine zweite Auswahlgate-Elektrode 150a und 150b sind über dem ersten bzw. dem zweiten Kanalbereich 130a bzw. 130b angeordnet und sind durch die erste bzw. die zweite Floating-Gate-Elektrode 134a bzw. 134b seitlich von der Löschgate-Elektrode 144 beabstandet. Der Dummy-Gate-Stapel 166A und der Grenzseitenwand-Abstandshalter 185A können eine Oberseite 102 haben, die koplanar mit einer Oberseite mindestens einer der Steuergate-Elektroden 138a und 138b, der Auswahlgate-Elektroden 150a und 150b und der Löschgate-Elektrode 144 ist.
  • Ein Paar Steuergate-Abstandshalter 140 ist über jeder der Floating-Gate-Elektroden 134a und 134b angeordnet und belegt gegenüberliegende Seitenwände der Steuergate-Elektroden 138a und 138b. Es ist nur ein Steuergate-Abstandshalter 140 bezeichnet. Ein Auswahlgate-Dielektrikum 156 trennt die Auswahlgate-Elektroden 150a und 150b von dem Halbleitersubstrat 104, und ein Floating-Gate-Dielektrikum 158 trennt die Floating-Gate-Elektroden 134a und 134b von dem Halbleitersubstrat 104. Ein Steuergate-Dielektrikum 160 trennt die Floating-Gate-Elektroden 134a und 134b von den Steuergate-Elektroden 138a bzw. 138b. Bei einigen Ausführungsformen haben mindestens zwei der Dielektrika Auswahlgate-Dielektrikum 156, Floating-Gate-Dielektrikum 158 und Steuergate-Dielektrikum 160 die gleiche Zusammensetzung und die gleiche Dicke wie die anderen Dielektrika, aber bei anderen Ausführungsformen haben das Auswahlgate-Dielektrikum 156, das Floating-Gate-Dielektrikum 158 und das Steuergate-Dielektrikum 160 jeweils eine andere Zusammensetzung und/oder eine andere Dicke als die anderen Dielektrika.
  • Die Steuergate-Elektroden 138a und 138b und die Floating-Gate-Elektroden 134a und 134b können dotiertes Polysilizium, ein Metall, ein oder mehrere andere geeignete leitfähige Materialien, eine Kombination davon oder dergleichen aufweisen. Das Steuergate-Dielektrikum 160 kann zum Beispiel ein Nitrid, ein Oxid, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Bei einigen Ausführungsformen weist das Steuergate-Dielektrikum 160 ONO-Schichten auf, das heißt, es weist eine untere Oxidschicht, eine obere Oxidschicht und eine mittlere Nitridschicht auf, die zwischen die untere und die obere Oxidschicht geschichtet ist. Bei einigen Ausführungsformen hat das Steuergate-Dielektrikum 160 die gleiche Dicke und Zusammensetzung wie die dielektrische Dummy-Gate-Schicht 183. Ebenso haben die Steuergate-Elektroden 138 bei einigen Ausführungsformen die gleiche Dicke und Zusammensetzung wie die Dummy-Gate-Elektrodenschicht 181.
  • Die Floating-Gate-Abstandshalter 142 trennen die Auswahlgate-Elektroden 150a und 150b von den Floating-Gate-Elektroden 134a und 134b und den Steuergate-Elektroden 138a und 138b. Die Floating-Gate-Abstandshalter 142 sind über selektiv leitfähigen Speicherkanälen 130a und 130b angeordnet. Jeder Floating-Gate-Abstandshalter 142 belegt eine Seitenwand einer der Floating-Gate-Elektroden 134. Die Steuergate-Abstandshalter 140 und die Floating-Gate-Abstandshalter 142 können jede geeignete Zusammensetzung haben. Die Steuergate-Abstandshalter 140 können zum Beispiel ein Nitrid, ein Oxid, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Bei einigen Ausführungsformen sind die Steuergate-Abstandshalter 140 jeweils ONO-Schichten. Somit können die Steuergate-Abstandshalter 140 eine Oxid-Nitrid-Oxid-Struktur mit einer äußeren Oxidschicht, einer mittleren Nitridschicht und einer inneren Oxidschicht aufweisen. Bei anderen Ausführungsformen sind die Steuergate-Abstandshalter 140 homogen. Die Abstandshalter 172 können die gleiche Zusammensetzung wie die Steuergate-Abstandshalter 140 haben.
  • Die Steuergate-Abstandshalter 140 können unterste Ausdehnungen haben, die sich bis unter eine Oberseite der Floating-Gate-Elektroden 134a und 134b erstrecken. Die Steuergate-Abstandshalter 140 können sich an Seitenwände der Floating-Gate-Elektroden 134a und 134b und der Steuergate-Elektroden 138a und 138b anpassen und können abgerundete Ecken in dem oberen Teil der Floating-Gate-Elektroden 134a und 134b haben. Die Seitenwände der Abstandshalter 140 und 142 können zu einer Oberseite des Halbleitersubstrats 104 abgewinkelt sein. Bei einigen Ausführungsformen betragen die Winkel 250 bis 89°. Bei einigen Ausführungsformen betragen die Winkel 65° bis 89°.
  • Das Auswahlgate-Dielektrikum 156 kann zum Beispiel ein Oxid, ein Nitrid, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Die Auswahlgate-Elektroden 150 können zum Beispiel dotiertes Polysilizium, ein Metall oder ein oder mehrere andere leitfähige Materialien, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Die dielektrische Löschgate-Schicht 146 umschließt eine Unterseite der Löschgate-Elektrode 144, um die Löschgate-Elektrode 144 vertikal von dem gemeinsamen Speicher-Source-/Drain-Bereich 128 und seitlich von den Floating-Gate-Elektroden 134 und den Steuergate-Abstandshaltern 140 zu beabstanden. Die Löschgate-Elektrode 144 kann eine konkave Oberseite haben und kann dotiertes Polysilizium, ein Metall, ein oder mehrere andere leitfähige Materialien, eine Kombination davon oder dergleichen aufweisen. Die dielektrische Löschgate-Schicht 146 kann zum Beispiel ein Oxid, ein Nitrid, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen.
  • Das Halbleitersubstrat 104 kann zum Beispiel ein massives Siliziumsubstrat, ein III-V-Substrat, ein Silizium-auf-Isolator(SOI)-Substrat, ein oder mehrere andere geeignete Halbleitersubstrate oder dergleichen sein oder andernfalls aufweisen. Die Isolationsstruktur 106 besteht aus einem dielektrischen Material und kann den Speicherbereich 104m umschließen. Die Isolationsstruktur 106 kann eine STI-Struktur (STI: flache Grabenisolation), eine DTI-Struktur (DTI: tiefe Grabenisolation), eine oder mehrere andere geeignete Isolationsstrukturen, eine Kombination davon oder dergleichen sein.
  • Der Logikbereich 104l des Halbleitersubstrats 104 weist ein erstes Logikbauelement 110a und ein zweites Logikbauelement 110b auf, die seitlich durch eine Logik-Isolationsstruktur 310 physisch und elektrisch getrennt sind. Die Logik-Isolationsstruktur 310 reicht in einen oberen Teil des Halbleitersubstrats 104 hinein und kann eine STI-Struktur, eine DTI-Struktur oder eine oder mehrere andere geeignete Isolationsstrukturen sein oder andernfalls aufweisen. Das erste und das zweite Logikbauelement 110a und 110b können zum Beispiel IGFET-Bauelemente, MOSFET-Bauelemente, DMOS-Bauelemente, eine andere geeignete Art von Transistor oder eine andere Art von Halbleiter-Bauelement sein.
  • Das erste und das zweite Logikbauelement 110a und 110b weisen jeweils ein Paar Logik-Source-/Drain-Bereiche 312 und einen selektiv leitfähigen Logikkanal 322 auf. Die Logik-Source-/Drain-Bereiche 312, die mit den Logikbauelementen 110a und 110b assoziiert sind, sind dotierte Bereiche des Halbleitersubstrats 104, die eine erste Dotierungsart (z. B. p oder n) haben. Die selektiv leitfähigen Logikkanäle 322 sind in dem oberen Teil des Halbleitersubstrats 104 angeordnet. Die selektiv leitfähigen Logikkanäle 322 sind jeweils zwischen zwei Logik-Source-/Drain-Bereichen 312 angeordnet und grenzen an diese an. Die selektiv leitfähigen Logikkanäle 322 haben eine zweite Dotierungsart (z. B. p oder n), die zu der ersten Dotierungsart entgegengesetzt ist, die mit den Logik-Source-/Drain-Bereichen 312 assoziiert ist, mit denen die Logikkanäle 322 gepaart sind.
  • Über den selektiv leitfähigen Logikkanälen 322 sind dielektrische Logikgate-Schichten 316a, dielektrische Logikgate-Schichten 316b und Logikgate-Elektroden 318 aufeinandergestapelt. Über den ersten dielektrischen Logikgate-Schichten 316a sind die zweiten dielektrischen Logikgate-Schichten 316b angeordnet. Über den zweiten dielektrischen Logikgate-Schichten 316b sind die Logikgate-Elektroden 318 angeordnet. Die Logikgate-Elektroden 318 können zum Beispiel dotiertes Polysilizium, ein Metall, ein oder mehrere andere leitfähige Materialien, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Die ersten und die zweiten dielektrischen Logikgate-Schichten 316a und 316b können zum Beispiel ein Nitrid, ein Oxid, ein High-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Bei einigen Ausführungsformen sind die ersten dielektrischen Logikgate-Schichten 316a Oxide. Bei einigen Ausführungsformen sind die zweiten dielektrischen Logikgate-Schichten 316b High-k-Dielektrika. Bei einigen Ausführungsformen sind die Logikgate-Elektroden 318 Metalle. Ein High-k-Dielektrikum, das hier verwendet wird, ist ein dielektrisches Material mit einer Dielektrizitätskonstante, die größer als etwa 7 ist. Ein High-k-Dielektrikum kann ein Metalloxid oder ein Silicat von Hafnium (Hf), Aluminium (Al), Zirconium (Zr), Lanthan (La), Magnesium (Mg), Barium (Ba), Titan (Ti), Blei (Pb) oder dergleichen sein. Beispiele für High-k-Dielektrika sind TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2 und ZrSiO2 oder dergleichen.
  • Bei einigen Ausführungsformen belegen Logik-Seitenwand-Abstandshalter 320 Seitenwände der Logikgate-Elektroden 318 und der zweiten dielektrischen Logikgate-Schichten 316b. Die Logik-Seitenwand-Abstandshalter 320 können die Aufnahme eines High-k-Dielektrikums unterstützen, das in den Logikbauelementen 110 verwendet wird. Auf der Isolationsstruktur 106 wird eine Dummy-Logikgate-Struktur 189 hergestellt. Die Dummy-Logikgate-Struktur 189 kann eine oder mehrere Schichten aufweisen, die hinsichtlich ihrer Zusammensetzung und/oder Dicke den Schichten in den ersten und zweiten Logikbauelementen 110a und 110b entsprechen. Die Dummy-Logikgate-Struktur 189 kann Seitenwand-Abstandshalter 191 mit der gleichen Zusammensetzung wie die Logik-Seitenwand-Abstandshalter 320 haben. Die Dummy-Logikgate-Struktur 189 kann dazu beitragen, einheitliche Dotierungsniveaus zwischen Logik-Source-/Drain-Bereichen 312, die zu der Isolationsstruktur 106 benachbart sind, und Logik-Source-/Drain-Bereichen 312 zu erzielen, die von der Isolationsstruktur 106 weiter entfernt sind.
  • Bei einigen Ausführungsformen erstrecken sich Durchkontakte 161 über eine ILD-Schicht 174 bis zu den Source-/Drain-Bereichen 126 und 312. Die Durchkontakte 161 sind leitfähig und können Wolfram, Aluminiumkupfer, Kupfer, Aluminium, ein oder mehrere andere geeignete Metalle oder ein oder mehrere andere leitfähige Materialien, eine Kombination davon oder dergleichen sein. Die ILD-Schicht 174 kann zum Beispiel ein Oxid, ein Nitrid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen sein oder andernfalls aufweisen. Ein hier verwendetes Low-k-Dielektrikum ist ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner als etwa 3,9 ist.
  • Durch die geneigte Seitenwandstruktur 187A stellt der Grenzseitenwand-Abstandshalter 185A eine glatte Seitenwand für den Dummy-Gate-Stapel 166A bereit. Wenn diese glatte Seitenwand nicht bereitgestellt wird, könnten während der Herstellung Hohlräume in der Seitenwand des Dummy-Gate-Stapels 166A entstehen und eine Aufnahme von Materialien verhindern, wie etwa des High-k-Dielektrikums, das in der zweiten dielektrischen Logikgate-Schicht 316b verwendet wird. Der Grenzseitenwand-Abstandshalter 185A wird über einer oder mehreren Schichten der dielektrischen Dummy-Gate-Schicht 183 hergestellt. Durch diese Struktur kann die dielektrische Dummy-Gate-Schicht 183 den Logikbereich 104l während der Bearbeitung zum Herstellen der geneigten Seitenwandstruktur 187A schützen. Durch Prozesse, mit denen die dielektrische Dummy-Gate-Schicht 183 durchgeätzt wird, kann der Grenzseitenwand-Abstandshalter 185A teilweise ausgehöhlt werden. Die dielektrische Dummy-Gate-Schicht 183 ist zwar sehr dünn, aber Hohlräume, die dadurch entstehen, lassen sich problemlos durch Abscheiden einer dünnen Schicht aus einem Dielektrikum schließen, wie etwa einer dünnen Schicht, die zum Herstellen der dielektrischen Logikgate-Schicht 316a abgeschieden wird, insbesondere wenn diese Schicht für Hochspannungs-Gates in dem Logikbereich 104l verwendet werden soll. Bei einigen Ausführungsformen ist etwas Dielektrikum, das die Zusammensetzung der ersten dielektrischen Logikgate-Schichten 316a hat, unter der geneigten Seitenwandstruktur 187A zu finden.
  • 2 zeigt eine Schnittansicht eines IC 200, der eine geneigte Seitenwandstruktur 187B aufweist, gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Beschreibung des IC 100 gilt im Großen und Ganzen auch für den IC 200, mit Ausnahme der folgenden Unterschiede. Die geneigte Seitenwandstruktur 187B des IC 200 kann zwar die gleiche Form wie die geneigte Seitenwandstruktur 187A des IC 100 haben, aber sie ist Teil der Dummy-Gate-Elektrodenschicht 181 und kein eigenständiger Grenzseitenwand-Abstandshalter 185A. Dadurch endet die geneigte Seitenwandstruktur 187B mit einem Abstand, der ungefähr gleich der Dicke der dielektrischen Dummy-Gate-Schicht 183 ist, über der Isolationsstruktur 106. Eine zu dem Speicherbereich zeigende Seite 201 der Dummy-Gate-Elektrodenschicht 181 kann durch eine maskierte Ätzung geformt worden sein, während die geneigte Seitenwandstruktur 187B durch eine maskenlose Ätzung geformt worden sein kann. Dadurch hat bei einigen Ausführungsformen die geneigte Seitenwandstruktur 187B ein viel steileres Profil als die zum dem Logikbereich zeigende Seite 201 der Dummy-Gate-Elektrodenschicht 181. Bei einigen Ausführungsformen hat die geneigte Seitenwandstruktur 187B eine stärkere Wölbung als die zu dem Speicherbereich zeigende Seite 201 der Dummy-Gate-Elektrodenschicht 181. Bei einigen Ausführungsformen trennt die dielektrische Dummy-Gate-Schicht 183 zumindest einen Teil des geneigten Teils der Dummy-Gate-Elektrodenschicht 181, der die geneigte Seitenwandstruktur 187B bildet, von der Isolationsstruktur 106.
  • Obwohl der IC 200 ein Dummy-Logik-Gate 189, das in 1A gezeigt ist, aufweisen kann, weist er in diesem Beispiel kein Dummy-Logik-Gate 189 auf. Andererseits weist der IC 200 eine Dummy-Auswahlgate-Elektrode 162B auf, die auf der Isolationsstruktur 106 hergestellt ist, während der IC 100 von 1A eine Dummy-Auswahlgate-Elektrode 162A aufweist, die zu der Isolationsstruktur 106 benachbart ist. Durch Herstellen der Dummy-Auswahlgate-Elektrode 162B auf der Isolationsstruktur 106 kann ein Dishing während der chemisch-mechanischen Polierung (CMP) reduziert werden. Die Dummy-Auswahlgate-Elektrode 162A und das Dummy-Logik-Gate 189 können beide auf der Isolationsstruktur 106 hergestellt werden.
  • 3 zeigt eine Schnittansicht eines IC 300, der eine geneigte Seitenwandstruktur 187C gemäß weiteren Ausführungsformen der vorliegenden Erfindung aufweist. 3A zeigt eine vergrößerte Darstellung eines Teils des IC 300, der in 3 gekennzeichnet ist und die geneigte Seitenwandstruktur 187C aufweist. Die Beschreibungen für den IC 100 und den IC 200 gelten im Großen und Ganzen auch für den IC 300, mit Ausnahme der Unterschiede, die in der nachstehenden Beschreibung hervorgehoben werden. Bei einigen Ausführungsformen ist die geneigte Seitenwandstruktur 187C Teil eines Grenzseitenwand-Abstandshalters 185C, und sie stellt eine glatte Oberfläche auf einer zu dem Logikbereich zeigenden Seite eines Dummy-Gate-Stapels 166C bereit. Wie der Dummy-Gate-Stapel 166A wird der Dummy-Gate-Stapel 166C auf der Isolationsstruktur 106 hergestellt.
  • Der Dummy-Gate-Stapel 166C weist eine oder mehrere weitere Schichten im Vergleich zu dem Dummy-Gate-Stapel 166A auf. Diese weiteren Schichten können eine oder mehrere Hartmaskenschichten sein. In diesem Beispiel weist der Dummy-Gate-Stapel 166C eine untere Hartmaskenschicht 324 und eine obere Hartmaskenschicht 326 auf. Die untere Hartmaskenschicht 324 und die obere Hartmaskenschicht 326 können aus allen geeigneten Materialien bestehen. Bei einigen Ausführungsformen ist die untere Hartmaskenschicht 324 eine Nitrid-Hartmaske. Bei einigen Ausführungsformen ist die obere Hartmaskenschicht 326 eine Oxid-Hartmaske. Bei einigen Ausführungsformen werden diese Hartmaskenschichten auch über den Steuergate-Elektroden 138 hergestellt. Die Hartmaskenschichten können auch über der Löschgate-Elektrode 144 und/oder den Auswahlgate-Elektroden 150 hergestellt werden. Im Sinne dieser Beschreibung und der nachfolgenden Ansprüche können alle dielektrischen Schichten, die auf der Dummy-Gate-Elektrodenschicht 181 aufeinandergestapelt sind und keine Zwischenebenendielektrikum-Schichten sind, als Hartmaskenschichten angesehen werden. Der Dummy-Gate-Stapel 166C kann weitere dielektrische Sperrschichten benachbart zu oder statt der unteren Hartmaskenschicht 324 und der oberen Hartmaskenschicht 326 haben. Diese weiteren dielektrischen Sperrschichten können Ätzstoppschichten, Deckschichten oder dergleichen sein.
  • Der Grenzseitenwand-Abstandshalter 185C grenzt an die zu dem Logikbereich zeigenden Seitenwände des Dummy-Gate-Stapels 166C an, bedeckt sie und passt sich an deren Form an. In 3A umfassen diese Seitenwände eine Seitenwand 331 der Dummy-Gate-Elektrodenschicht 181, eine Seitenwand 333 der unteren Hartmaskenschicht 324 und eine Seitenwand 335 der oberen Hartmaskenschicht 326. Bei einigen Ausführungsformen wird die Dummy-Gate-Elektrodenschicht 181 in Bezug zu der dielektrischen Dummy-Gate-Schicht 183 zurückgesetzt (zu dem Speicherbereich 104m hin). Bei einigen Ausführungsformen werden die Seitenwand 333 und/oder die Seitenwand 335, die die Seitenwände der unteren Hartmaskenschicht 324 und der oberen Hartmaskenschicht 326 sind, um einen Abstand d gegenüber der Seitenwand 331 der Dummy-Gate-Elektrodenschicht 181 zurückgesetzt. Bei einigen Ausführungsformen beträgt der Rücksetz-Abstand d 100 bis 5000 Å. Bei einigen Ausführungsformen wird zumindest ein Teil der Seitenwand 335 der oberen Hartmaskenschicht 326 gegenüber der übrigen Seitenwand 335 der oberen Hartmaskenschicht 326 zurückgesetzt. Bei einigen Ausführungsformen wird eine obere Ecke 337 der Seitenwand 335, die sich an der Oberseite des Dummy-Gate-Stapels 166C befindet, am weitesten zurückgesetzt. Wenn diese Seitenwände bündig sind, würde bei der oberen Ecke 337 die größte Gefahr bestehen, während der Ätzung zum Herstellen des Grenzseitenwand-Abstandshalters 185C freigelegt zu werden.
  • Wie der Grenzseitenwand-Abstandshalter 185A ist der Grenzseitenwand-Abstandshalter 185C mit einem Abstand über der Isolationsstruktur 106 angeordnet. Die geneigte Seitenwandstruktur 187C endet bei einer Höhe, die mit einem Abstand, der kleiner als die oder gleich der Dicke der dielektrischen Dummy-Gate-Schicht 183 ist, über der Isolationsstruktur 106 liegt. Bei einigen Ausführungsformen besteht die geneigte Seitenwandstruktur 187C aus nur einer Materialschicht. 3B zeigt einen IC 350, der eine geneigte Seitenwandstruktur 187D hat, die im Wesentlichen die Gleiche wie die geneigte Seitenwandstruktur 187C von 3A ist, aber aus zwei Materialien besteht. In diesem Fall wird der untere Teil der geneigten Seitenwandstruktur 187D von einer Verlängerung der Dummy-Gate-Elektrodenschicht 181 gebildet, während ihr unterer Teil von einem Abstandshalter 185D gebildet wird.
  • Wenn eine geneigte Seitenwandstruktur 187 gemäß der vorliegenden Erfindung von mehreren Schichten gebildet wird, sind die Materialien für die verschiedenen Schichten entweder gleich oder sie haben eine so ähnliche Zusammensetzung, dass sie nahezu die gleichen Ätzempfindlichkeiten haben. Die Ähnlichkeit der Ätzempfindlichkeiten trägt dazu bei, dass die geneigte Seitenwandstruktur 187 mit einem glatten Profil entsteht. Bei einigen Ausführungsformen sind die Materialien, die die geneigte Seitenwandstruktur 187 bilden, dielektrisch. Bei einigen Ausführungsformen sind die Materialien, die die geneigte Seitenwandstruktur 187 bilden, Oxide (SiO2). Bei einigen Ausführungsformen sind die Materialien, die die geneigte Seitenwandstruktur 187 bilden, Nitride (SN). Bei einigen Ausführungsformen sind die Materialien, die die geneigte Seitenwandstruktur 187 bilden, Siliziumoxidnitrid. Bei einigen Ausführungsformen sind die Materialien, die die geneigte Seitenwandstruktur 187 bilden, leitfähig. Bei einigen Ausführungsformen sind die Materialien, die die geneigte Seitenwandstruktur 187 bilden, Polysilizium. Zum Beispiel können der Grenzseitenwand-Abstandshalter 185 und die Dummy-Gate-Elektrodenschicht 181 beide Polysilizium oder dergleichen sein.
  • 4 zeigt eine Schnittansicht eines IC 400 gemäß weiteren Ausführungsformen der vorliegenden Erfindung. Die Beschreibung für den IC 100 gilt im Großen und Ganzen auch für den IC 400, mit Ausnahme der Unterschiede, die in der nachstehenden Beschreibung hervorgehoben werden. Der IC 400 weist einen Grenzseitenwand-Abstandshalter 185E auf, der eine geneigte Seitenwandstruktur 187E bildet, die eine glatte Seitenwand für den Dummy-Gate-Stapel 166A bereitstellt. Bei einigen Ausführungsformen besteht der Grenzseitenwand-Abstandshalter 185E aus einem dielektrischen Material. Bei einigen Ausführungsformen weist die dielektrische Dummy-Gate-Schicht 183 eine untere Oxidschicht 1831, eine obere Oxidschicht 183u und eine mittlere Nitridschicht 183m auf. Bei einigen Ausführungsformen weist der Grenzseitenwand-Abstandshalter 185E ein Oxid auf und ist auf und in Kontakt mit der mittleren Nitridschicht 183m angeordnet. Die obere Oxidschicht 183u ist entfernt worden, um die mittlere Nitridschicht 183m mit einer Ätzung freizulegen, die auf der mittleren Nitridschicht 183m endet. Durch die Ätzung ist ein Teil der mittleren Nitridschicht 183m entfernt worden, sodass der Grenzseitenwand-Abstandshalter 185E in die Nitridschicht 183m eingesunken zu sein scheint. Bei einigen Ausführungsformen weist der Grenzseitenwand-Abstandshalter 185E ein Nitrid auf und ist auf und in Kontakt mit der oberen Oxidschicht 183u angeordnet. Bei einigen Ausführungsformen weist der Grenzseitenwand-Abstandshalter 185E ein Nitrid auf und ist auf und in Kontakt mit der unteren Oxidschicht 1831 angeordnet.
  • 5 zeigt eine Schnittansicht eines IC 500 gemäß weiteren Ausführungsformen der vorliegenden Erfindung. Die Beschreibung für den IC 100 gilt im Großen und Ganzen auch für den IC 500, mit Ausnahme der Unterschiede, die in der nachstehenden Beschreibung hervorgehoben werden. Der IC 500 weist einen Grenzseitenwand-Abstandshalter 185A auf, der eine geneigte Seitenwandstruktur 187A bildet, die eine glatte Seitenwand für den Dummy-Gate-Stapel 166A bereitstellt. Der Grenzseitenwand-Abstandshalter 185A und die geneigte Seitenwandstruktur 187A sind durch einen Abstand, der kleiner als die oder gleich der Dicke der dielektrischen Dummy-Gate-Schicht 183 ist, von der Isolationsstruktur 106 beabstandet. Der Grenzseitenwand-Abstandshalter 185A kann sich teilweise auf der dielektrischen Dummy-Gate-Schicht 183 befinden. Bei einigen Ausführungsformen sind jedoch der Grenzseitenwand-Abstandshalter 185A und die geneigte Seitenwandstruktur 187A durch Entfernen eines Teils der dielektrischen Dummy-Gate-Schicht 183 nach der Herstellung des Grenzseitenwand-Abstandshalters 185A teilweise ausgehöhlt worden. Bei einigen Ausführungsformen ist ein Dielektrikum 501 abgeschieden worden, um einen Zwischenraum unter der geneigten Seitenwandstruktur 187A zu füllen, aus dem die dielektrische Dummy-Gate-Schicht 183 entfernt worden ist. Bei einigen Ausführungsformen füllt das Dielektrikum 501 einen Zwischenraum unter dem Grenzseitenwand-Abstandshalter 185A benachbart zu der zu dem Logikbereich zeigenden Seite der dielektrischen Dummy-Gate-Schicht 183, die die Seite ist, die am weitesten von dem Speicherbereich 104m entfernt ist und dem Ende entspricht, zu dem sich die geneigte Seitenwandstruktur 187A verjüngt. Bei einigen Ausführungsformen hat das Dielektrikum 501 die gleiche Zusammensetzung wie ein Dielektrikum 316a, das in den Logikbauelementen 110 zu finden ist. Bei einigen Ausführungsformen ist das Dielektrikum 501 ein Dielektrikum, das in Hochspannungs-Gates verwendet wird, die in dem Logikbereich 104l zu finden sind.
  • Die 6 bis 44 zeigen eine Reihe von Schnittansichten 600 bis 4400, die eine Integrierter-Schaltkreis-Vorrichtung gemäß der vorliegenden Erfindung auf verschiedenen Herstellungsstufen gemäß einem erfindungsgemäßen Verfahren zeigen. Die 6 bis 44 werden zwar für eine Reihe von Schritten beschrieben, aber es dürfte wohlverstanden sein, dass die Reihenfolge der Schritte in einigen Fällen geändert werden kann und dass diese Reihe von Schritten auch für andere Strukturen als die hier dargestellten verwendet werden kann. Bei einigen Ausführungsformen können einige dieser Schritte vollständig oder teilweise weggelassen werden. Obwohl die 6 bis 44 für eine Reihe von Schritten beschrieben werden, dürfte wohlverstanden sein, dass die in diesen Figuren gezeigten Strukturen nicht auf ein Herstellungsverfahren beschränkt sind, sondern eigenständig als Strukturen verwendet werden können, die von dem Verfahren getrennt sind.
  • Wie in einer Schnittansicht 600 von 6 gezeigt ist, wird eine Isolationsstruktur 106 in einem Grenzbereich 104b eines Halbleitersubstrats 104 hergestellt. Der Grenzbereich 104b trennt einen Speicherbereich 104m des Halbleitersubstrats von dessen Logikbereich 104l. Die Isolationsstruktur 106 stellt eine elektrische Trennung zwischen Halbleiter-Bauelementen in dem Speicherbereich 104m und Halbleiter-Bauelementen in dem Logikbereich 104l bereit. Das Halbleitersubstrat 104 kann eine stufenförmige Oberfläche haben, die von dem Speicherbereich 104m zu dem Logikbereich 104l aufsteigt. In einigen Fällen kann die Isolationsstruktur 106 Seitenwände haben, die voneinander verschieden abgewinkelt sind. Diese Winkeldifferenz kann entstehen, wenn eine Ätzung zum Erzeugen eines Grabens in dem Halbleitersubstrat 104 für die Isolationsstruktur 106 durchgeführt wird. Wenn diese Ätzung durchgeführt wird, können Unterschiede in der Dotierungskonzentration auf gegenüberliegenden Seitenwänden des Grabens dazu führen, dass eine Seitenwand vertikaler als die andere ist. Die Isolationsstruktur 106 kann zum Beispiel eine STI-Struktur, eine DTI-Struktur oder eine oder mehrere andere geeignete Isolationsstrukturen sein oder andernfalls aufweisen. Das Halbleitersubstrat 104 kann zum Beispiel ein massives Siliziumsubstrat, ein SOI-Substrat, ein III-V-Substrat oder ein oder mehrere andere geeignete Halbleitersubstrate sein oder andernfalls aufweisen. Das Halbleitersubstrat 104 kann auch ein binäres Halbleitersubstrat (z. B. GaAs), ein tertiäres Halbleitersubstrat (z. B. AlGaAs) oder ein Halbleitersubstrat einer höheren Ordnung sein.
  • Wie außerdem in der Schnittansicht 600 von 6 gezeigt ist, wird eine Logik-Isolationsstruktur 310 in dem Logikbereich 104l hergestellt, um den Logikbereich 104l in einen ersten Logikbereich 104l1 und einen zweiten Logikbereich 104l2 zu unterteilen. Der erste Logikbereich 104l1 ist seitlich zwischen der Isolationsstruktur 106 und dem zweiten Logikbereich 104l2 angeordnet. Der zweite Logikbereich 104l2 kann später hergestellte Kern-Logikbauelemente abstützen, während der erste Logikbereich 104l1 später hergestellte Hochspannungs-Logikbauelemente abstützen kann. Die Hochspannungs-Logikbauelemente können Logikbauelemente sein, die so konfiguriert sind, dass sie bei höheren Spannungen als die Kern-Logikbauelemente arbeiten (z. B. bei Spannungen, die um eine Größenordnung höher sind). Die Logik-Isolationsstruktur 310 kann aus einem dielektrischen Material bestehen und kann eine STI-Struktur, eine DTI-Struktur oder eine oder mehrere andere geeignete Isolationsstrukturen sein.
  • Bei einigen Ausführungsformen umfasst ein Prozess zum Herstellen der Isolationsstruktur 106 und der Logik-Isolationsstruktur 310 das Herstellen einer unteren Padschicht 402, die das Halbleitersubstrat 104 bedeckt, und einer oberen Padschicht 404, die die untere Padschicht 402 bedeckt. Die untere und die obere Padschicht 402 und 404 bestehen aus unterschiedlichen Materialien und können durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Sputtern, thermische Oxidation oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren hergestellt werden. Die untere Padschicht 402 kann ein Oxid oder ein oder mehrere andere geeignete Dielektrika aufweisen. Die obere Padschicht 404 kann ein Nitrid oder ein oder mehrere andere geeignete Dielektrika aufweisen. Die untere und die obere Padschicht 402 und 404 können in Gräben hergestellt werden, die mit den Isolationsstrukturen 106 und 310 strukturiert werden, sodass Masken entstehen. Die Gräben können mit einem oder mehreren Dielektrika gefüllt werden, und daran schließt sich eine Planarisierung an, um die in der Schnittansicht 600 von 6 gezeigte Struktur herzustellen. Die dielektrischen Schichten können durch CVD, PVD, Sputtern oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren abgeschieden werden. Der Planarisierungsprozess kann eine chemisch-mechanische Polierung (CMP) oder einen oder mehrere andere geeignete Planarisierungsprozesse umfassen.
  • Wie in einer Schnittansicht 700 von 7 gezeigt ist, kann eine Ätzung durchgeführt werden, um die obere Padschicht 404 und die untere Padschicht 402 von dem Speicherbereich 104m zu entfernen. Ein Prozess zum Durchführen der Entfernung kann Folgendes umfassen: Herstellen und Strukturieren einer Fotoresistschicht 701 so, dass sie den Logikbereich 104l bedeckt, während der Speicherbereich 104m bestehen bleibt; und anschließendes Ätzen, wenn die Fotoresistschicht 701 an der richtigen Stelle ist, um die obere Padschicht 404 und die untere Padschicht 402 von dem Speicherbereich 104m zu entfernen. Anschließend kann die Fotoresistschicht 701 abgelöst werden.
  • Wie in einer Schnittansicht 800 von 8 gezeigt ist, kann dann ein Gate-Oxid 403 auf dem freigelegten Teil des Halbleitersubstrats 104 in dem Speicherbereich 104m aufgewachsen werden. Anschließend kann eine Floating-Gate-Schicht 602 so hergestellt werden, dass sie den Speicherbereich 104m, den Grenzbereich 104b und den Logikbereich 104l bedeckt. Die Floating-Gate-Schicht 602 kann konform hergestellt werden und kann dotiertes Polysilizium oder ein oder mehrere andere geeignete Materialien aufweisen. Die Floating-Gate-Schicht 602 kann durch CVD, PVD, Sputtern oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in einer Schnittansicht 900 von 9 gezeigt ist, kann eine Planarisierung so durchgeführt werden, dass sie auf der Isolationsstruktur 106 endet, um die Floating-Gate-Schicht 602 von der Isolationsstruktur 106 und dem Logikbereich 104l zu entfernen. Durch die Planarisierung wird eine Oberseite der Floating-Gate-Schicht 602 so ausgespart, dass sie ungefähr auf gleicher Höhe mit einer Oberseite der Isolationsstruktur 106 und der oberen Padschicht 404 in dem Logikbereich 104l ist. Die Planarisierung kann mit einer CMP oder einem oder mehreren anderen geeigneten Planarisierungsverfahren erfolgen.
  • Wie außerdem in der Schnittansicht 900 von 9 gezeigt ist, kann ein Steuergate-Stapel 702 über der planarisierten Oberfläche des Speicherbereichs 104m, des Grenzbereichs 104b und des Logikbereichs 104l hergestellt werden. Der Steuergate-Stapel 702 weist eine dielektrische Steuergate-Schicht 704, eine Steuergate-Elektrodenschicht 706 und eine Steuergate-Hartmaske 708 auf. Die dielektrische Steuergate-Schicht 704 bedeckt die Floating-Gate-Schicht 602. Die dielektrische Steuergate-Schicht 704 kann ein Oxid, ein Nitrid, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen aufweisen. Die dielektrische Steuergate-Schicht 704 kann mehrere Schichten aus unterschiedlichen Dielektrika aufweisen. Bei einigen Ausführungsformen ist die dielektrische Steuergate-Schicht 704 ein Ladungseinfang-Dielektrikum. Bei einigen Ausführungsformen ist die dielektrische Steuergate-Schicht 704 eine ONO-Schicht mit einer unteren Oxidschicht 704l, einer mittleren Nitridschicht 704m, die die untere Oxidschicht 704l bedeckt, und einer oberen Oxidschicht 704u, die die mittlere Nitridschicht 704m bedeckt. Die dielektrische Steuergate-Schicht 704 kann durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren, einer Kombination davon oder dergleichen hergestellt werden.
  • Die dielektrische Steuergate-Schicht 704 ist sehr dünn. Bei einigen Ausführungsformen hat die untere Oxidschicht 704l eine Dicke von 10 bis 100 Å. Bei einigen Ausführungsformen hat die untere Oxidschicht 704l eine Dicke von 20 bis 50 Å. Bei einigen Ausführungsformen hat die untere Oxidschicht 704l eine Dicke von etwa 40 Å. Bei einigen Ausführungsformen hat die mittlere Nitridschicht 704m eine Dicke von 25 bis 200 Å. Bei einigen Ausführungsformen hat die mittlere Nitridschicht 704m eine Dicke von 50 bis 100 Å. Bei einigen Ausführungsformen hat die mittlere Nitridschicht 704m eine Dicke von etwa 80 Å. Bei einigen Ausführungsformen hat die obere Oxidschicht 704u eine Dicke von 10 bis 100 Å. Bei einigen Ausführungsformen hat die obere Oxidschicht 704u eine Dicke von 20 bis 50 Å. Bei einigen Ausführungsformen hat die obere Oxidschicht 704u eine Dicke von etwa 40 Å. Bei einigen Ausführungsformen beträgt die Gesamtdicke der dielektrischen Schicht 704 25 bis 400 Å. Bei einigen Ausführungsformen beträgt die Gesamtdicke der dielektrischen Schicht 704 50 bis 200 Å.
  • Die Steuergate-Elektrodenschicht 706 kann konform hergestellt werden und kann aus dotiertem Polysilizium oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen. Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen der Steuergate-Elektrodenschicht 706 die folgenden Schritte: Abscheiden eines Materials; Implantieren von Dotanden in das Material; und Glühen, um die Dotanden zu aktivieren. Das Material für die Steuergate-Elektrodenschicht 706 kann durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren abgeschieden werden. Bei einigen Ausführungsformen hat die Steuergate-Elektrodenschicht 706 eine Dicke von 600 bis 2000 Å. Bei einigen Ausführungsformen hat die Steuergate-Elektrodenschicht 706 eine Dicke von 300 bis 1000 Å. Bei einigen Ausführungsformen hat die Steuergate-Elektrodenschicht 706 eine Dicke von etwa 600 Å.
  • Die Steuergate-Hartmaske 708 kann mehrere Schichten aus unterschiedlichen Materialien aufweisen. Die Steuergate-Hartmaske 708 kann ein Oxid, ein Nitrid oder andere geeignete Materialien aufweisen. Bei einigen Ausführungsformen weist die Steuergate-Hartmaske 708 eine Oxidschicht 708m über einer ersten Nitridschicht 708l auf. Bei einigen Ausführungsformen betragen die Dicken dieser Schichten 100 bis 1400 Å. Bei einigen Ausführungsformen betragen die Dicken dieser Schichten zum Beispiel 200 bis 700 Å. Bei einigen Ausführungsformen betragen die Dicken dieser Schichten etwa 400 Å. Bei einigen Ausführungsformen weist die Steuergate-Hartmaske 708 weiterhin eine zweite Nitridschicht 708u über der Oxidschicht 708m auf. Die Steuergate-Hartmaske 708 kann durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren, einer Kombination davon oder dergleichen hergestellt werden.
  • Wie in einer Schnittansicht 1000 von 10 gezeigt ist, kann eine selektive Ätzung durchgeführt werden, um Teile des Steuergate-Stapels 702 von dem Speicherbereich 104m zu entfernen, sodass ein Paar Steuergate-Hartmasken 210, ein Paar Steuergate-Elektroden 138 und ein Paar Steuergate-Dielektrika 160 über der Floating-Gate-Schicht 602 entstehen. Die selektive Ätzung lässt einen Dummy-Gate-Stapel 166 auf der Isolationsstruktur 106 zurück. Bei einigen Ausführungsformen umfasst ein Verfahren zum Durchführen der selektiven Ätzung das Herstellen und Strukturieren einer Fotoresistschicht 1001. Die Fotoresistschicht 1001 kann so strukturiert werden, dass sie den Logikbereich 104l, einen Teil des Grenzbereichs 104b und Teile des Speicherbereichs 104m bedeckt, die ein negatives Bild der Steuergate-Elektroden 138 erzeugen. Dann können Ätzprozesse mit der Fotoresistschicht 1001 an der richtigen Stelle durchgeführt werden, bis die Floating-Gate-Schicht 602 freigelegt ist. Anschließend kann die Fotoresistschicht 1001 abgelöst werden.
  • Der auf der Isolationsstruktur 106 verbliebene Dummy-Gate-Stapel 166 umfasst eine Dummy-Gate-Elektrodenschicht 181 und eine dielektrische Dummy-Gate-Schicht 183. Die Dummy-Gate-Elektrodenschicht 181 hat die gleiche Dicke und Zusammensetzung wie die Steuergate-Elektroden 138, und die dielektrische Dummy-Gate-Schicht 183 hat die gleiche Dicke und Zusammensetzung wie das Steuergate-Dielektrikum 160. Bei einigen Ausführungsformen weist die dielektrische Dummy-Gate-Schicht 183 eine obere Oxidschicht 183u, die der oberen Oxidschicht 704u entspricht; eine mittlere Nitridschicht 183m, die der mittleren Nitridschicht 704m entspricht; und eine untere Oxidschicht 183l auf, die der unteren Oxidschicht 704l entspricht.
  • Wie in einer Schnittansicht 1100 von 11 gezeigt ist, kann eine Steuergate-Abstandshalterschicht 902 so hergestellt werden, dass sie die Struktur bedeckt und belegt, die in der Schnittansicht 1000 von 10 gezeigt ist. Die Steuergate-Abstandshalterschicht 902 kann konform über den Steuergate-Elektroden 138 und dem Dummy-Gate-Stapel 166 hergestellt werden. Die Steuergate-Abstandshalterschicht 902 kann jede geeignete Zusammensetzung haben. Die Steuergate-Abstandshalterschicht 902 kann ein Oxid, ein Nitrid, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen aufweisen. Bei einigen Ausführungsformen ist, oder weist auf, die Steuergate-Abstandshalterschicht 902 zum Beispiel eine ONO-Schicht mit einer unteren Oxidschicht 902l, einer mittleren Nitridschicht 902m und einer oberen Oxidschicht 902u. Die Steuergate-Abstandshalterschicht 902 kann durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in einer Schnittansicht 1200 von 12 gezeigt ist, wird eine Ätzung durchgeführt, um Steuergate-Abstandshalter 140 aus der Steuergate-Abstandshalterschicht 902 (siehe 11) herzustellen. Die Steuergate-Abstandshalter 140 bedecken eine Seitenwand der Steuergate-Elektroden 138. Durch die Ätzung entsteht außerdem ein Seitenwand-Abstandshalter 172a entlang einer Seitenwand des Dummy-Gate-Stapels 166, die zu dem Speicherbereich 104m zeigt. Bei einigen Ausführungsformen befindet sich der Seitenwand-Abstandshalter 172a über der Isolationsstruktur 106. Der Ätzprozess kann eine Plasmaätzung oder einen oder mehrere andere geeignete Ätzprozesse umfassen, die die Steuergate-Abstandshalterschicht 902 dort entfernen, wo sie in Bezug zu der Vertikalen am dünnsten ist. Die Steuergate-Abstandshalter 140 und der Seitenwand-Abstandshalter 172a sind der einfachen Erörterung halber mit vertikalen Seitenwänden dargestellt. Normalerweise sind diese Abstandshalter an der Oberseite abgerundet, und sie bilden Seitenwandflächen, die sich gleichmäßig verjüngen. Wie außerdem in der Schnittansicht 1200 von 12 gezeigt ist, kann eine Ätzung in die Floating-Gate-Schicht 602 (siehe 11) und das Gate-Oxid 403 durchgeführt werden, um ein Paar Floating-Gate-Elektroden 134 und ein Paar Floating-Gate-Dielektrika 158 herzustellen. Die Steuergate-Abstandshalter 140 und die Steuergate-Hartmasken 210 können als eine Maske für diese Ätzung dienen.
  • Wie in einer Schnittansicht 1300 von 13 gezeigt ist, können Floating-Gate-Abstandshalter 142 auf Seitenwänden der Floating-Gate-Elektroden 134 und der Steuergate-Abstandshalter 140 hergestellt werden. Außerdem kann ein äußerer Dummy-Gate-Abstandshalter 172p auf einer äußeren Seitenwand des Seitenwand-Abstandshalters 172a hergestellt werden. Die Floating-Gate-Abstandshalter 142 und der äußere Dummy-Gate-Abstandshalter 172p können ein Oxid oder ein oder mehrere andere geeignete Dielektrika aufweisen. Ein Verfahren zum Herstellen der Floating-Gate-Abstandshalter 142 und des äußeren Dummy-Gate-Abstandshalters 172p kann Folgendes umfassen: Abscheiden einer Floating-Gate-Abstandshalterschicht über der Struktur, die in der Schnittansicht 1200 von 12 gezeigt ist; und anschließendes Durchführen einer Plasmaätzung oder eines oder mehrerer anderer geeigneter Ätzprozesse, die die Floating-Gate-Abstandshalterschicht dort entfernen, wo sie in Bezug zu der Vertikalen am dünnsten ist. Die Floating-Gate-Abstandshalterschicht kann durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden. Die Floating-Gate-Abstandshalter 142 und der äußere Dummy-Gate-Abstandshalter 172p sind der einfachen Erörterung halber mit vertikalen Seitenwänden dargestellt. Normalerweise sind diese Seitenwände oben abgerundet und bilden Seitenwandflächen, die sich gleichmäßig verjüngen.
  • Wie in einer Schnittansicht 1400 von 14 gezeigt ist, kann ein gemeinsamer Speicher-Source-/Drain-Bereich 128 in dem Halbleitersubstrat 104 seitlich zwischen den Floating-Gate-Elektroden 134 hergestellt werden. Ein Verfahren zum Herstellen des gemeinsamen Speicher-Source-/Drain-Bereichs 128 kann Folgendes umfassen: Herstellen und Strukturieren einer Fotoresistschicht 1401 so, dass sie den Logikbereich 104l und den Grenzbereich 104b sowie den Speicherbereich 104m außerhalb eines gemeinsamen Source-/Drain-Spalts 1204 bedeckt. Wenn die Fotoresistschicht 1401 an der richtigen Stelle ist, können eine Ionenimplantation oder ein oder mehrere andere geeignete Dotierungsprozesse durchgeführt werden. Die Fotoresistschicht 1401 kann durch Fotolithografie strukturiert werden.
  • Wie in einer Schnittansicht 1500 von 15 gezeigt ist, können die Floating-Gate-Abstandshalter 142 in dem gemeinsamen Source-/Drain-Spalt 1204 entfernt werden. Ein Verfahren zum Entfernen der Floating-Gate-Abstandshalter 142 kann das Ätzen mit der Fotoresistschicht 1401 an der richtigen Stelle umfassen. Anschließend kann die Fotoresistschicht 1401 abgelöst werden.
  • Wie in einer Schnittansicht 1600 von 16 gezeigt ist, kann eine dielektrische Löschgate-Schicht 146 so hergestellt werden, dass sie den gemeinsamen Speicher-Source-/Drain-Bereich 128 bedeckt und Seitenwände der Floating-Gate-Elektroden 134 und Seitenwände der Steuergate-Abstandshalter 140 in dem gemeinsamen Source-/Drain-Spalt 1204 (siehe 15) belegt. Die dielektrische Löschgate-Schicht 146 kann aus einem Oxid, einem Nitrid oder einem oder mehreren anderen geeigneten Dielektrika bestehen. Ein Verfahren zum Herstellen der dielektrischen Löschgate-Schicht 146 kann Hochtemperatur-Oxidation (HTO), Oxidation durch In-situ-Dampferzeugung (ISSG-Oxidation), einen oder mehrere andere geeignete Abscheidungs- oder Aufwachsprozesse, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen bildet das Löschgate-Dielektrikum 146 auf Grund der Ionenimplantation in dem gemeinsamen Speicher-Source-/Drain-Bereich 128 ein gewölbtes oder bauchiges Oberflächenprofil aus. Der mittlere Bereich des gemeinsamen Speicher-Source-/Drain-Bereichs 128 empfängt eine höhere Dotandendosis als der periphere Bereich des gemeinsamen Speicher-Source-/Drain-Bereichs 128 und wird dadurch stärker als dieser beschädigt. Das Oxid kann folglich in dem mittleren schneller als in dem peripheren Bereich wachsen. Das dielektrische Material, das sich außerhalb des gemeinsamen Source-/Drain-Spalts 1204 bildet, kann mit einer selektiven Ätzung entfernt werden. Für diese Ätzung kann eine Fotoresistschicht 1601 hergestellt werden und so strukturiert werden, dass sie den gemeinsamen Speicher-Source-/Drain-Bereich 128 und überhängende Steuergate-Hartmasken 210 bedeckt. Nach der Ätzung kann die Fotoresistschicht 1601 abgelöst werden.
  • Wie in einer Schnittansicht 1700 von 17 gezeigt ist, kann eine dielektrische Speicherschicht 1502 über Teilen des Speicherbereichs 104m außerhalb der Floating-Gate-Elektroden 134 und des gemeinsamen Speicher-Source-/Drain-Bereichs 128 hergestellt werden. Die dielektrische Speicherschicht 1502 kann ein Oxid, ein Nitrid oder ein oder mehrere andere geeignete Dielektrika aufweisen. Die dielektrische Speicherschicht 1502 kann durch HTO, ISSG-Oxidation, mit einem oder mehreren anderen geeigneten Abscheidungs- oder Aufwachsprozessen, einer Kombination davon oder dergleichen hergestellt werden.
  • Wie außerdem in der Schnittansicht 1700 von 17 gezeigt ist, kann eine Auswahlgate-Schicht 1504 so hergestellt werden, dass sie die dielektrische Speicherschicht 1502 und andere Strukturen in dem Speicherbereich 104m, dem Logikbereich 104l und dem Grenzbereich 104b bedeckt. Die Auswahlgate-Schicht 1504 kann aus dotiertem Polysilizium, einem Metall oder einem oder mehreren anderen geeigneten leitfähigen Materialien bestehen und kann durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden. Die Schnittansicht 1700 von 17 zeigt außerdem einen Speicher-Antireflexbelag (Speicher-ARC) 1506, der über der Auswahlgate-Schicht 1504 hergestellt wird. Der Speicher-ARC 1506 kann mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Der Speicher-ARC 1506 kann zum Beispiel durch Aufschleudern abgeschieden werden, wobei ein Wafer des Halbleitersubstrats 104 um dessen Mittelpunkt herum aufgeschleudert wird, während sich ein flüssiger ARC-Belag auf der Wafer-Oberfläche befindet. Auf Grund seines Fließvermögens entwickelt der flüssige ARC-Belag meist eine ebene Oberfläche. Nachdem der flüssige ARC-Belag aufgeschleudert worden ist, kann ein Härtungsschritt durchgeführt werden, um den Speicher-ARC 1506 zu härten.
  • Wie in einer Schnittansicht 1800 von 18 gezeigt ist, können ein oder mehrere Prozesse durchgeführt werden, um den Speicher-ARC 1506 (siehe 17) zu entfernen und die Auswahlgate-Schicht 1504 zu dünnen, bis ihre Oberseite ungefähr auf gleicher Höhe mit den Oberseiten der Steuergate-Elektroden 138 ist. Durch diesen Prozess entsteht die Löschgate-Elektrode 144. Das Entfernen und das Dünnen können mit einem oder mehreren Ätzprozessen durchgeführt werden, für die der Speicher-ARC 1506 und die Auswahlgate-Schicht 1504 ungefähr gleiche Empfindlichkeiten haben. Der Speicher-ARC 1506 kann rückgeätzt werden, bis die Auswahlgate-Schicht 1504 freigelegt ist, und anschließend können die Auswahlgate-Schicht 1504 und der Speicher-ARC 1506 gemeinsam rückgeätzt werden, bis der Speicher-ARC 1506 vollständig entfernt ist. Dann kann die Auswahlgate-Schicht 1504 rückgeätzt werden, bis ihre Oberseite ungefähr auf gleicher Höhe mit den Oberseiten der Steuergate-Elektroden 138 ist. Durch den Ätzprozess erhält die ausgesparte Auswahlgate-Schicht 1504 eine im Wesentlichen planare Oberfläche. Nach der Ätzung können Dotanden in die Auswahlgate-Schicht 1504 implantiert werden, und anschließend kann eine Glühung durchgeführt werden, um die Dotanden zu aktivieren.
  • Wie in einer Schnittansicht 1900 von 19 gezeigt ist, kann eine Speicher-Hartmaskenschicht 1702 konform über der Struktur hergestellt werden, die in der Schnittansicht 1800 von 18 gezeigt ist. Die Speicher-Hartmaskenschicht 1702 kann aus einem Nitrid, einem Oxid oder einem oder mehreren anderen geeigneten Hartmaskenmaterialien bestehen. Die Speicher-Hartmaskenschicht 1702 kann durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren hergestellt werden.
  • Wie in einer Schnittansicht 2000 von 20 gezeigt ist, können mit einer Ätzung ein Paar Auswahlgate-Hartmasken 152, eine Löschgate-Hartmaske 159 und eine Dummy-Auswahlgate-Hartmaske 164 aus der Speicher-Hartmaskenschicht 1702 (siehe 19) hergestellt werden. Die Auswahlgate-Hartmasken 152 bedecken Seiten der Floating-Gate-Elektroden gegenüber dem gemeinsamen Speicher-Source-/Drain-Bereich 128. Die Löschgate-Hartmaske 159 bedeckt den gemeinsamen Speicher-Source-/Drain-Bereich 128. Die Dummy-Auswahlgate-Hartmaske 164 entsteht über der Isolationsstruktur 106. Für den Ätzprozess wird keine Maske benötigt. Die gewünschte Struktur kann dadurch hergestellt werden, dass die Speicher-Hartmaskenschicht 1702 dort entfernt wird, wo sie in Bezug zu der Vertikalen am dünnsten ist.
  • Wie außerdem in einer Schnittansicht 2000 von 20 gezeigt ist, kann eine weitere Ätzung durchgeführt werden, um die Auswahlgate-Elektroden 150 und eine Dummy-Auswahlgate-Elektrode 162 aus der Auswahlgate-Schicht 1504 (siehe 19) zu strukturieren. Die Auswahlgate-Hartmasken 152, die Löschgate-Hartmaske 159 und die Dummy-Auswahlgate-Hartmaske 164 können Masken für diese Ätzung bereitstellen. Obwohl es in den Figuren nicht dargestellt ist, können bei dieser Ätzung die Hartmasken teilweise entfernt werden.
  • Wie in einer Schnittansicht 2100 von 21 gezeigt ist, kann ein erster Hartmasken-ARC 2102 über der Struktur hergestellt werden, die in der Schnittansicht 2000 von 20 gezeigt ist. Der erste Hartmasken-ARC 2102 kann mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Wie in einer Schnittansicht 2200 von 22 gezeigt ist, kann dann mit einem nicht-selektiven Rückätzprozess ein oberster Teil der Struktur ausgespart werden, die in der Schnittansicht 2000 von 20 gezeigt ist. Der Rückätzprozess kann auf oder in der Steuergate-Hartmaske 708 enden. Bei einigen Ausführungsformen weist die Steuergate-Hartmaske 708 eine zweite Nitridschicht 708u auf, die mit dem Rückätzprozess vollständig entfernt wird. Bei einigen Ausführungsformen endet der Rückätzprozess in der Oxidschicht 708m, wie in der Schnittansicht 2200 von 22 gezeigt ist. Bei einigen Ausführungsformen geht der Rückätzprozess durch die Oxidschicht 708m weiter und endet auf oder in der ersten Nitridschicht 708l. Nach dem Rückätzprozess kann der erste Hartmasken-ARC 2102 entfernt werden, wie in einer Schnittansicht 2300 von 23 gezeigt ist.
  • Wie in einer Schnittansicht 2400 von 24 gezeigt ist, kann eine erste Dummy-Verkappungsschicht 2304 über der Struktur, die in der Schnittansicht 2300 von 23 gezeigt ist, hergestellt werden, und ein unterer Antireflexbelag (BARC) 2401 kann über der ersten Dummy-Verkappungsschicht 2304 hergestellt werden. Bei einigen Ausführungsformen weist die erste Dummy-Verkappungsschicht 2304 Polysilizium auf, aber stattdessen können auch ein oder mehrere andere geeignete Materialien verwendet werden. Die erste Dummy-Verkappungsschicht 2304 kann sich teilweise an die Oberfläche anpassen, die sie bedeckt. Die Dummy-Verkappungsschicht 2304 kann durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren, einer Kombination davon oder dergleichen hergestellt werden. Der BARC 2401 kann aus einem flüssigen Belag hergestellt werden, der über der Dummy-Verkappungsschicht 2304 aufgeschleudert wird, um eine Oberseite bereitzustellen, die planar oder im Wesentlichen planar ist. Nachdem der Dummy-BARC 2401 aufgeschleudert worden ist, kann ein Härtungsschritt durchgeführt werden, um den Dummy-BARC 2401 zu härten.
  • Wie in einer Schnittansicht 2500 von 25 gezeigt ist, kann ein Prozess durchgeführt werden, um den Dummy-BARC 2401 (siehe 24) zu entfernen und der ersten Dummy-Verkappungsschicht 2304 eine im Wesentlichen planare Oberfläche zu verleihen. Der Prozess kann eine Ätzung sein, bei der der Dummy-BARC 2401 und die erste Dummy-Verkappungsschicht 2304 sehr ähnliche Ätzraten haben. Zunächst erfolgt die Ätzung durch den Dummy-BARC 2401, bis die erste Dummy-Verkappungsschicht 2304 freigelegt ist. Die Ätzung geht damit weiter, dass der Dummy-BARC 2401 und die erste Dummy-Verkappungsschicht 2304 gleichzeitig geätzt werden, bis der Dummy-BARC 2401 vollständig entfernt ist. Durch diese Ätzung kann die erste Dummy-Verkappungsschicht 2304 eine genau definierte Dicke über dem Steuergate-Stapel 702 erhalten. Bei einigen Ausführungsformen beträgt diese Dicke 100 Å bis 10.000 Å, z. B. 1600 Å.
  • Wie in einer Schnittansicht 2600 von 26 gezeigt ist, kann eine Fotoresistmaske 2601 über der ersten Dummy-Verkappungsschicht 2304 hergestellt und strukturiert werden. Wie andere Fotoresistmasken kann die Fotoresistmaske 2601 mit einem Verfahren hergestellt werden, das Folgendes umfasst: Schleuderbeschichtung oder anderweitiges Herstellen eines Fotoresists auf einer Oberfläche der Struktur; selektives Belichten des Fotoresists durch ein Retikel oder eine andere fotolithografische Maske; und Entfernen des belichteten oder unbelichteten Teils unter Verwendung eines chemischen Entwicklers.
  • Wie in einer Schnittansicht 2700 von 27 gezeigt ist, kann eine Ätzung durch die erste Dummy-Verkappungsschicht 2304, eine Dummy-Deckschicht 304 und in den Dummy-Gate-Stapel 166 durchgeführt werden. Diese Ätzung kann einen oder mehrere isotrope Ätzprozesse umfassen. Die Fotoresistmaske 2601 kann die Ätzung auf den Logikbereich 104l und einen Teil des Grenzbereichs 104b auf der Seite des Logikbereichs 104l beschränken. Die Ätzung erfolgt durch so viele Schichten der Steuergate-Hartmaske 708, wie nach dem Planarisierungsprozess, der durch den Übergang von der Schnittansicht 2100 von 21 zu der Schnittansicht 2200 von 22 dargestellt ist, noch vorhanden sind. Durch die Ätzung entsteht eine Seitenwand 2704 über der Isolationsstruktur 106. Bei einigen Ausführungsformen weist die Seitenwand 2704 eine untere Nitridschicht und eine Oxidschicht über der Nitridschicht auf. In dem Beispiel, das in der Schnittansicht 2700 von 27 gezeigt ist, ist die untere Nitridschicht die erste Nitridschicht 708l der Steuergate-Hartmaske 708, und die Oxidschicht über der Nitridschicht ist die Oxidschicht 708m. Bei einigen Ausführungsformen weist die Seitenwand 2704 die erste Nitridschicht 708l und eine Oxid-Deckschicht auf, die nach der Ätzung durch die Oxidschicht 708m entstanden ist. Die Seitenwand 2704 kann weitere dielektrische Sperrschichten benachbart zu oder statt der ersten Nitridschicht 708l und der Oxidschicht 708m aufweisen. Die dielektrischen Schichten können Hartmaskenschichten, Ätzstoppschichten, Deckschichten oder dergleichen sein. Bei einigen Ausführungsformen können diese Schichten Dicken von 100 Å bis 1000 Å haben. Nach der Ätzung, in der die Seitenwand 2704 entsteht, kann die Fotoresistmaske 2601 entfernt werden. Wie andere Fotoresistmasken kann die Fotoresistmaske 2601 durch vollständiges Belichten und Entwickeln, Ätzen, Ablösen oder mit einem oder mehreren anderen geeigneten Entfernungsverfahren entfernt werden.
  • Wie in einer Schnittansicht 2800 von 28 gezeigt ist, kann gemäß einigen Aspekten der vorliegenden Erfindung eine Ätzung durchgeführt werden, um die Schichten zwischen der ersten Dummy-Verkappungsschicht 2304 und der Dummy-Gate-Elektrodenschicht 181 in die Seitenwand 2704 hinein auszusparen. Bei einigen Ausführungsformen werden die Oxid- und Nitridschichten in Bezug zu der ersten Dummy-Verkappungsschicht 2304 ausgespart, die Polysilizium aufweisen kann. Bei einigen Ausführungsformen sind die ausgesparten Schichten Oxid- und Nitridschichten. Die ausgesparten Nitridschichten können die erste Nitridschicht 708l der Steuergate-Hartmaske 708 umfassen. Die ausgesparte Oxidschicht kann die Oxidschicht 708m der Steuergate-Hartmaske 708 und/oder der Dummy-Deckschicht 304 umfassen. Gemäß einigen Aspekten der vorliegenden Grundsätze ist der Rückätzprozess ein anisotroper Prozess. Bei einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess. Ein geeigneter Nassätzprozess kann eine Ätzung mit Fluorwasserstoffsäure (HF) umfassen. Ein weiteres Beispiel für einen geeigneten anisotropen Ätzprozess ist eine Ätzung mit HF-Dämpfen für das Oxid und mit H3PO4-Dämpfen für das Nitrid. Der Ätzprozess kann eine höhere Ätzrate für die oberste der Schichten haben, die rückgeätzt wird, um eine ausgesparte obere Ecke 337 zu erzeugen, die in 28 gezeigt ist. Die ausgesparte obere Ecke 337 kann zum Beispiel mit einem Ätzprozess erzeugt werden, für den Oxidschichten eine höhere Empfindlichkeit als Nitridschichten haben. Der Ätzprozess kann Bedingungen bereitstellen, unter denen Oxide eine Ätzrate haben können, die zwei- oder mehrfach so hoch wie die Ätzrate für Nitride ist. Durch Aussparen dieser Schichten kann verhindert werden, dass sie auf einer späteren Bearbeitungsstufe freigelegt werden.
  • Wie in einer Schnittansicht 2900 von 29 gezeigt ist, wird bei einigen Ausführungsformen eine weitere Ätzung auf dieser Bearbeitungsstufe durchgeführt, um die Seitenwand 2704 durch die Dummy-Gate-Elektrodenschicht 181 zu verlängern und die Dummy-Gate-Elektrodenschicht 181 von dem Logikbereich 104l zu entfernen. Bei einigen Ausführungsformen wird dieser Ätzschritt weggelassen, und die Dummy-Gate-Elektrodenschicht 181 wird auf einer späteren Bearbeitungsstufe von dem Logikbereich 104l entfernt. Durch diese Ätzung kann die Dicke der ersten Dummy-Verkappungsschicht 2304 reduziert werden, aber die erste Dummy-Verkappungsschicht 2304 wird nicht entfernt. Diese Ätzung kann eine isotrope Ätzung, wie etwa eine Trockenätzung mit einem Plasma, sein, sodass die Dummy-Gate-Elektrodenschicht 181 nicht erheblich in die Seitenwand 2704 hinein ausgespart wird. Der Ätzprozess endet auf oder in der dielektrischen Dummy-Gate-Schicht 183. Wenn die dielektrische Dummy-Gate-Schicht 183 von mehreren Schichten aus unterschiedlichen Materialien gebildet wird, kann die Ätzung auf jeder geeigneten Schicht enden. Wenn eine Ätzung auf einer Schicht endet, geht die Ätzung oftmals in einem gewissen Umfang in diese Schicht hinein, bevor der Ätzprozess endet.
  • Wenn die Dummy-Gate-Elektrodenschicht 181 aus Polysilizium besteht, kann für einen geeigneten Ätzprozess eine Fluor-Chemikalie verwendet werden. Für die Fluor-Chemikalie kann ein Plasma verwendet werden, das mit Tetrafluormethan (CF4), Fluoroform (CHF3), Difluormethan (CH2F2), Schwefelhexafluoride (SF6), Hexafluorethan (C2F6), Hexafluorpropylen (C3F6), Octafluorcyclobutan (C4F8), Perfluorcyclopenten (C5F8), anderen geeigneten Fluorverbindungen, einer Kombination davon oder dergleichen erzeugt wird. Argon, Sauerstoff und andere geeignete Gase können ebenfalls in der Ätzchemikalie enthalten sein.
  • Wie in einer Schnittansicht 3000 von 30 gezeigt ist, kann eine Seitenwand-Abstandshalterschicht 3001 so hergestellt werden, dass sie die Seitenwand 2704, die erste Dummy-Verkappungsschicht 2304, die Isolationsstruktur 106 und den Logikbereich 104l bedeckt. Die Seitenwand-Abstandshalterschicht 3001 kann einem oder mehreren geeigneten Materialien bestehen. Bei einigen Ausführungsformen kann die Seitenwand-Abstandshalterschicht 3001 Polysilizium aufweisen. Bei einigen Ausführungsformen ist die Seitenwand-Abstandshalterschicht 3001 ein dielektrisches Material. Bei einigen Ausführungsformen ist die Seitenwand-Abstandshalterschicht 3001 ein Oxid, ein Nitrid oder Siliziumoxidnitrid. Bei einigen Ausführungsformen besteht die Seitenwand-Abstandshalterschicht 3001 aus dem gleichen Material wie die erste Dummy-Verkappungsschicht 2304. Bei einigen Ausführungsformen besteht die Seitenwand-Abstandshalterschicht 3001 aus dem gleichen Material wie die Dummy-Gate-Elektrodenschicht 181. Im Allgemeinen entsteht vor der Abscheidung der Seitenwand-Abstandshalterschicht 3001 eine systemeigene Oxidschicht über dem freigelegten Teil der Dummy-Gate-Elektrodenschicht 181, sodass die zwei Schichten auch dann unterschieden werden können, wenn sie aus dem gleichen Material bestehen. Die Seitenwand-Abstandshalterschicht 3001 kann konform durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren, einer Kombination davon oder dergleichen hergestellt werden.
  • Wie in einer Schnittansicht 3100 von 31 gezeigt ist, wird eine Ätzung durchgeführt, um die dünnsten Teile der Seitenwand-Abstandshalterschicht 3001 (siehe 30) sowie den Teil dieser Schicht, der den Logikbereich 104l bedeckt, zu entfernen, während ein Teil der Seitenwand-Abstandshalterschicht 3001, der den Grenzseitenwand-Abstandshalter 185 bildet, bestehen bleibt. Bei einigen Ausführungsformen hat der Grenzseitenwand-Abstandshalter 185 eine glatte Oberfläche und ein Profil, das sich in der Richtung des Logikbereichs 104l verjüngt. Eine Oberfläche 3101 des Grenzseitenwand-Abstandshalters 185 kann sich entlang der Länge dieser Verjüngung sanft wölben. Der Grenzseitenwand-Abstandshalter 185 ist als ein Abstandshalter dargestellt, der auf der dielektrischen Dummy-Gate-Schicht 183 ruht und durch die Dicke dieser Schicht über der Isolationsstruktur 106 beabstandet ist. Falls jedoch eine Ätzung zum Verlängern der Seitenwand 2704 durch die Dummy-Gate-Elektrodenschicht 181 durchgeführt worden ist, kann diese Ätzung bis zu einem gewissen Umfang in die dielektrische Dummy-Gate-Schicht 183 vorgedrungen sein, sodass der Grenzseitenwand-Abstandshalter 185 etwas niedriger sitzt, als es in der Schnittansicht 3100 von 31 dargestellt ist.
  • Bei einigen Ausführungsformen ist die Ätzung, mit der der Grenzseitenwand-Abstandshalter 185 hergestellt wird, eine Trockenätzung. Bei einigen Ausführungsformen ist der Ätzprozess ein Prozess, für den die erste Dummy-Verkappungsschicht 2304 und die Seitenwand-Abstandshalterschicht 3001 ähnliche Empfindlichkeiten haben. Die Bestimmung dieses Prozesses wird erleichtert, wenn beide Schichten aus dem gleichen Material bestehen. Für die Trockenätzung kann jede geeignete Ätzchemikalie verwendet werden. Bei einigen Ausführungsformen besteht die Seitenwand-Abstandshalterschicht 3001 aus Polysilizium, und für die Trockenätzung wird eine Fluor-Chemikalie verwendet. Für die Fluor-Chemikalie kann ein Plasma verwendet werden, das mit Tetrafluormethan (CF4), Fluoroform (CHF3), Difluormethan (CH2F2), Schwefelhexafluoride (SF6), Hexafluorethan (C2F6), Hexafluorpropylen (C3F6), Octafluorcyclobutan (C4F8), Perfluorcyclopenten (C5F8), anderen geeigneten Fluorverbindungen, einer Kombination davon oder dergleichen erzeugt wird. Bei einigen Ausführungsformen ist die Seitenwand-Abstandshalterschicht 3001 ein Dielektrikum, und für die Trockenätzung wird eine Chlor- oder Brom-Chemikalie verwendet. Für die Chlor- oder Brom-Chemikalie kann ein Plasma verwendet werden, das mit Chlor (Cl2), Hydrogenbromid (HBr), einer oder mehreren anderen geeigneten Halogenverbindungen, einer Kombination davon oder dergleichen erzeugt wird. In beiden Fällen können Argon, Sauerstoff und andere geeignete Gase ebenfalls in der Ätzchemikalie enthalten sein. Durch die Durchführung dieses Ätzprozesses kann zumindest eine Teildicke der dielektrischen Dummy-Gate-Schicht 183 über dem Logikbereich 104l bestehen bleiben.
  • Wie in einer Schnittansicht 3200 von 32 gezeigt ist, kann eine weitere Ätzung durchgeführt werden, um die dielektrische Dummy-Gate-Schicht 183 von dem Logikbereich 104l zu entfernen. Mit diesen Ätzprozessen kann auch die obere Padschicht 404 (siehe 31) von dem Logikbereich 104l entfernt werden. Die Ätzung kann mit einem Ätzprozess enden, für den die obere Padschicht 404 eine höhere Empfindlichkeit als die untere Padschicht 402 hat, und die Ätzung kann auf der unteren Padschicht 402 enden. Wie in 32 gezeigt ist, entsteht durch diese Ätzung meist ein Bereich 3201, in dem die dielektrische Dummy-Gate-Schicht 183 gegenüber dem Grenzseitenwand-Abstandshalter 185 vertieft ist. Dadurch wird die glatte Oberfläche 3101, die von dem Grenzseitenwand-Abstandshalter 185 definiert wird, nicht von der dielektrischen Dummy-Gate-Schicht 183 fortgeführt. Auf Grund der in diesen Zeichnungen verwendeten Skalierung ist der vertiefte Bereich 3201 als ein Bereich dargestellt, der eine Breite hat, die kleiner als seine Höhe ist, aber die dielektrische Dummy-Gate-Schicht 183 ist sehr dünn, und die Tiefe dieser Aussparung kann wesentlich größer als ihre Breite sein.
  • Wie in einer Schnittansicht 3300 von 33 gezeigt ist, kann dann ein Logikgate-Stapel 3301 über der Struktur hergestellt werden, die in der Schnittansicht 3200 von 32 gezeigt ist. Der Logikgate-Stapel 3301 kann eine erste dielektrische Logikgate-Schicht 3303, eine dielektrische High-k-Logikgate-Schicht 3305, eine Logikgate-Elektrodenschicht 3307 und eine Logikgate-Hartmaskenschicht 3309 aufweisen. Im Allgemeinen können die Logikgate-Dielektrika jede geeignete Anzahl und Kombination von dielektrischen Schichten umfassen, und sie können mit Dicken und/oder Zusammensetzungen hergestellt werden, die zwischen den verschiedenen Bauelementen in dem Logikbereich 104l unterschiedlich sind. Wie in der Schnittansicht 3303 von 33 gezeigt ist, füllt bei einigen Ausführungsformen der vorliegenden Erfindung die erste dielektrische Logikgate-Schicht 3303 einen vertieften Bereich 3201 unter dem Grenzseitenwand-Abstandshalter 185, bevor die dielektrische High-k-Logikgate-Schicht 3305 abgeschieden wird. Die Logikgate-Elektrodenschicht 3307 kann aus dotiertem oder undotiertem Polysilizium oder einem oder mehreren anderen geeigneten Materialien bestehen. Die Logikgate-Elektrodenschicht 3307 kann eine Dummy-Gate-Schicht sein, die auf einer späteren Bearbeitungsstufe durch ein Metall ersetzt werden soll. Die Logikgate-Hartmaskenschicht 3309 kann ein Nitrid, ein Oxid, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen aufweisen. Die Schichten des Logikgate-Stapels 3301 können konform durch CVD, PVD, stromlose Plattierung, Elektroplattierung, mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren, einer Kombination davon oder dergleichen hergestellt werden.
  • Wie in einer Schnittansicht 3400 von 34 gezeigt ist, kann ein Fotoresist 3401 hergestellt, strukturiert und dann zum selektiven Ätzen des Logikgate-Stapels 3301 verwendet werden, um Logikbauelemente 110a und 110b herzustellen. Die Logikbauelemente 110a und 110b können jeweils eine erste dielektrische Logikgate-Schicht 316a, eine zweite dielektrische Logikgate-Schicht 316b, eine Dummy-Logikgate-Elektrode 3307 und eine Logikgate-Hartmaske 3309 aufweisen. Ein kleiner Teil der ersten dielektrischen Logikgate-Schicht 3303 (siehe 33) kann bestehen bleiben und das Dielektrikum 501 unter dem Grenzseitenwand-Abstandshalter 185 bilden. Die selektive Ätzung kann eine Reihe von Plasmaätzungen zum Entfernen der unmaskierten Teile der verschiedenen Schichten des Logikgate-Stapels 3301 umfassen. Die Ätzung kann auch durch die Verkappungsschicht 2304 erfolgen. Das Fotoresist 3401 kann am Ende dieses Prozesses oder zu einem anderen Zeitpunkt nach der Strukturierung der Logikgate-Hartmaske 3309 entfernt werden.
  • Wie in einer Schnittansicht 3500 von 35 gezeigt ist, kann dann ein Fotoresist 3501 so hergestellt und strukturiert werden, dass es den Logikbereich 104l bedeckt, aber der Speicherbereich 104m freigelegt bleibt. Dann kann ein Ätzprozess zum Entfernen der Dummy-Verkappungsschicht 2304 von dem Speicherbereich 104m verwendet werden. Nach dem Ätzprozess kann das Fotoresist 3501 abgelöst werden.
  • Wie in einer Schnittansicht 3600 von 36 gezeigt ist, können dann Logik-Seitenwand-Abstandshalter 320 entlang äußeren Seitenwänden der Auswahlgate-Elektroden 150, der Logikbauelemente 110a und 110b und der Dummy-Auswahlgate-Elektrode 162 hergestellt werden. Die Logik-Seitenwand-Abstandshalter 320 können aus einem Oxid, einem Nitrid, einen oder mehreren anderen geeigneten Dielektrika, einer Kombination davon oder dergleichen bestehen. Die Logik-Seitenwand-Abstandshalter 320 können durch Abscheiden des Abstandshaltermaterials hergestellt werden und anschließend geätzt werden, um das Abstandshaltermaterial dort zu entfernen, wo es am dünnsten ist. Das Abstandshaltermaterial kann konform durch CVD, PVD, mit einem oder mehreren anderen geeigneten Abscheidungsverfahren, einer Kombination davon oder dergleichen abgeschieden werden. Das Abstandshaltermaterial kann mit einem geeigneten Ätzverfahren geätzt werden, um die Logik-Seitenwand-Abstandshalter 320 herzustellen.
  • Wie außerdem in der Schnittansicht 3600 von 36 gezeigt ist, können dann Dotanden implantiert werden, um einzelne Speicher-Source-/Drain-Bereiche 126 in dem Speicherbereich 104m sowie Logik-Source-/Drain-Bereiche 312 in dem Logikbereich 104l herzustellen. Die Verfahren zum Herstellen der einzelnen Speicher-Source-/Drain-Bereiche 126 und der Logik-Source-/Drain-Bereiche 312 können eine Ionenimplantation in das Halbleitersubstrat 104 umfassen. Die Dotanden und/oder die Implantationsenergie können so gewählt werden, dass die Ionenimplantation über Schichten wie die Dummy-Deckschicht 304 und die dielektrische Speicherschicht 1502 erfolgt. Die Ionenimplantation kann in einer Reihe von Schritten mit einer Maskierung durchgeführt werden, um Dotierungsniveaus zu ermöglichen, die zwischen den Source-/Drain-Bereichen unterschiedlich sind.
  • Wie in einer Schnittansicht 3700 von 37 gezeigt ist, können dann die Dummy-Deckschicht 304 und die dielektrische Speicherschicht 1502 von den Speicher-Source-/Drain-Bereichen 126 entfernt werden, und anschließend erfolgt eine Silizidierung, um Silizid-Pads 3701 herzustellen. Die Dummy-Deckschicht 304 und die dielektrische Speicherschicht 1502 können durch Ätzen und nachfolgendes Reinigen zum Entfernen des Ätzrückstands entfernt werden. Ein geeigneter Reinigungsprozess kann das Verwenden eines Gemisches aus Schwefelsäure und Wasserstoffperoxid (SPM) oder einer oder mehrerer anderer geeigneter Reinigungslösungen oder -gemische umfassen. Die Silizid-Pads 3701 können aus Nickelsilizid oder einem oder mehreren anderen geeigneten Siliziden bestehen und können mit einem oder mehreren geeigneten Salizidierungsverfahren hergestellt werden.
  • Wie in einer Schnittansicht 3800 von 38 gezeigt ist, kann dann ein zweiter Hartmasken-ARC 3801 über der Struktur hergestellt werden, die in der Schnittansicht 3700 von 37 gezeigt ist. Der zweite Hartmasken-ARC 3801 kann mit einer Oberseite hergestellt werden, die planar oder im Wesentlichen planar ist. Ein Verfahren zum Herstellen des zweiten Hartmasken-ARC 3801 kann das Aufschleudern eines organischen ARC-Belags umfassen.
  • Wie in einer Schnittansicht 3900 von 39 gezeigt ist, kann eine Ätzung durchgeführt werden, um eine obere Schicht von der Struktur zu entfernen, die in der Schnittansicht 3800 von 38 gezeigt ist. Dies kann mit einem CMP-Prozess erfolgen. Bei einigen Ausführungsformen erfolgt die Entfernung jedoch durch Ätzen mit einem oder mehreren Prozessen, für die die verschiedenen Materialien, die entfernt werden, ähnliche Empfindlichkeiten haben, sodass die Oberseite im Wesentlichen planar bleibt. Ein geeigneter Ätzprozess kann eine Trockenätzung sein, für die ein Plasma aus Fluorkohlenwasserstoff- und He-Ätzchemikalien verwendet wird. Bei einigen Ausführungsformen endet die Ätzung auf einer der Hartmaskenschichten 708m und 708l. Bei einigen Ausführungsformen endet die Ätzung auf der Dummy-Gate-Elektrodenschicht 181, und bei dieser Ätzung werden die Hartmasken 708m und 708l entfernt.
  • Wie in einer Schnittansicht 4000 von 40A gezeigt ist, kann dann der zweite Hartmasken-ARC 3801 (siehe 39) entfernt werden, und anschließend kann eine untere ILD-Schicht 174l hergestellt werden, wie in einer Schnittansicht 4010 von 40B gezeigt ist. Die untere ILD-Schicht 174l kann ein Oxid, ein Low-k-Dielektrikum, ein oder mehrere andere geeignete Dielektrika, eine Kombination davon oder dergleichen aufweisen. Der zweite Hartmasken-ARC 3801 kann durch Ätzen oder mit einem oder mehreren anderen geeigneten Entfernungsverfahren entfernt werden. Ein Verfahren zum Herstellen der unteren ILD-Schicht 174l kann das Abscheiden der unteren ILD-Schicht 174l umfassen. Die untere ILD-Schicht 174l kann durch CVD, PVD, Sputtern oder mit einem oder mehreren anderen geeigneten Verfahren abgeschieden werden.
  • Wie in einer Schnittansicht 4100 von 41 gezeigt ist, kann die untere ILD-Schicht 174l planarisiert werden, und ihre Oberseite kann ausgespart werden, um die Dummy-Logikgate-Elektroden 3307 freizulegen. Die Planarisierung und Aussparung können durch eine CMP oder mit einem anderen geeigneten Verfahren oder einer Kombination aus mehreren Verfahren erfolgen.
  • Wie in einer Schnittansicht 4200 von 42 gezeigt ist, kann eine zweite Dummy-Verkappungsschicht 4201 über dem Speicherbereich 104m und der Isolationsstruktur 106 hergestellt werden. Die zweite Dummy-Verkappungsschicht 4201 kann ein Oxid, ein Nitrid oder ein anderes geeignetes Dielektrikum oder eine Kombination davon oder dergleichen aufweisen. Ein Verfahren zum Herstellen der zweiten Dummy-Verkappungsschicht 4201 kann das Abscheiden des Materials für die zweite Dummy-Verkappungsschicht 4201 durch CVD, PVD oder mit einem oder mehreren anderen geeigneten Abscheidungsverfahren und das anschließende Strukturieren der zweiten Dummy-Verkappungsschicht 4201 unter Verwendung einer Fotoresistmaske 4203 zum Entfernen der zweiten Dummy-Verkappungsschicht 4201 von dem Logikbereich 104l umfassen. Die Fotoresistmaske 4203 kann anschließend abgelöst werden. Wie außerdem in der Schnittansicht 4200 von 42 gezeigt ist, kann eine Ätzung durchgeführt werden, um die Dummy-Logikgate-Elektroden 3307 (siehe 41) zu entfernen. Ein Verfahren zum Entfernen der Dummy-Logikgate-Elektroden 3307 kann einen Ätzprozess umfassen, für den die zweite Dummy-Verkappungsschicht 4201 als eine Maske dient.
  • Wie in einer Schnittansicht 4300 von 43 gezeigt ist, können Logikgate-Elektroden 318 in den Öffnungen hergestellt werden, die durch das Entfernen der Dummy-Logikgate-Elektroden 3307 zurückbleiben. Die Logikgate-Elektroden 318 können aus einem oder mehreren geeigneten Materialien bestehen. Bei einigen Ausführungsformen bestehen die Logikgate-Elektroden 318 aus einem Metall. Ein Verfahren zum Herstellen der Logikgate-Elektroden 318 kann das Herstellen einer Schicht aus dem Elektrodenmaterial, das die Öffnungen in dem Logikbereich 104l füllt, und eine anschließende Planarisierung umfassen. Die leitfähige Schicht kann durch CVD, PVD, stromlose Plattierung, Elektroplattierung oder mit einem oder mehreren anderen geeigneten Aufwachs- oder Abscheidungsverfahren hergestellt werden. Durch die Planarisierung können die leitfähige Schicht außerhalb der Öffnungen in dem Logikbereich 104l sowie die zweite Dummy-Verkappungsschicht 4201 entfernt werden. Der Planarisierungsprozess kann eine CMP oder einen oder mehrere andere geeignete Planarisierungsprozesse umfassen.
  • Wie in einer Schnittansicht 4400 von 44 gezeigt ist, kann eine obere ILD-Schicht 174u über der Struktur hergestellt werden, die in der Schnittansicht 4300 von 43 gezeigt ist. Die obere ILD-Schicht 174u kann ein Oxid, ein Low-k-Dielektrikum, ein anderes geeignetes Dielektrikum, eine Kombination davon oder dergleichen aufweisen. Die obere ILD-Schicht 174u kann durch CVD, PVD, Sputtern oder mit einem anderen geeigneten Verfahren abgeschieden werden und kann nach der Abscheidung planarisiert werden. Der Planarisierungsprozess kann eine CMP oder einen oder mehrere andere geeignete Planarisierungsprozesse umfassen.
  • Wie außerdem in der Schnittansicht 4400 von 44 gezeigt ist, können Durchkontakte 161 so hergestellt werden, dass sie durch die obere ILD-Schicht 174u und die untere ILD-Schicht 174l bis zu einzelnen Speicher-Source-/Drain-Bereichen 126, Logik-Source-/Drain-Bereichen 312 und anderen geeigneten Stellen verlaufen. Die Durchkontakte 110 können mit jedem geeigneten Verfahren hergestellt werden, zum Beispiel durch Strukturieren von Öffnungen durch die obere ILD-Schicht 174u und die untere ILD-Schicht 174l und anschließendes Füllen der Öffnungen mit einem leitfähigen Material.
  • Die 45 und 46 sind Schnittansichten, die eine Integrierter-Schaltkreis-Vorrichtung gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung auf verschiedenen Herstellungsstufen zeigen. Diese Schnittansichten zeigen einen integrierten Schaltkreis, der durch eine Abwandlung des in den 6 bis 44 gezeigten Herstellungsprozesses entsteht. 45 ist eine Schnittansicht 4500, die das Ergebnis für den Fall zeigt, dass die Seitenwand-Abstandshalterschicht 3001 über der Struktur, die in der Schnittansicht 2800 von 28 gezeigt ist, hergestellt wird, ohne zunächst die Dummy-Gate-Elektrodenschicht 181 durchzuätzen, die in der Schnittansicht 2800 von 28 gezeigt ist. 46 zeigt eine Schnittansicht 4600, die entsteht, wenn der Ätzprozess, der in der Schnittansicht 3100 von 31 gezeigt ist, für die Struktur verwendet wird, die in der Schnittansicht 4500 von 45 gezeigt ist. Ein Vergleich der 31 und 45 zeigt, dass die resultierenden Strukturen sehr ähnlich sein können, mit der Ausnahme, dass bei 45 eine geneigte Seitenwandstruktur 187F zum größten Teil durch eine Verlängerung der Dummy-Gate-Elektrodenschicht 181 entsteht, und dass das, was von der Seitenwand-Abstandshalterschicht 3001 übrigbleibt, ein kleiner Abstandshalter 4601 ist, der sich über der Dummy-Gate-Elektrodenschicht 181 befindet. Der Abstandshalter 4601 kann mit einem Planarisierungsprozess entfernt werden, wie etwa dem Planarisierungsprozess, der in der Schnittansicht 3900 von 39 gezeigt ist.
  • 47 zeigt ein Ablaufdiagramm eines Verfahrens 4700 gemäß einigen Aspekten der vorliegenden Erfindung, das zum Herstellen von Integrierter-Schaltkreis-Vorrichtungen gemäß der vorliegenden Erfindung verwendet werden kann. Das Verfahren 4700 wird hier zwar als eine Reihe von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen stattfinden. Darüber hinaus brauchen nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren, und ein oder mehrere der hier beschriebenen Schritte können in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • Das Verfahren 4700 beginnt mit einem Schritt 4702, in dem eine Isolationsstruktur 106 in einem Halbleitersubstrat 104 hergestellt wird, um einen Logikbereich 104l elektrisch gegen einen Speicherbereich 104m zu isolieren, wie in 6 gezeigt ist.
  • Das Verfahren 4700 geht mit einem Schritt 4704 weiter, in dem ein Steuergate-Stapel 702 auf dem Speicherbereich 104m mit Schichten hergestellt wird, die sich über die Isolationsstruktur 106 erstrecken, um einen Dummy-Gate-Stapel 166 mit einer dielektrischen Dummy-Gate-Schicht 183, einer Dummy-Gate-Elektrodenschicht 181, einer Steuergate-Hartmaske 708 und einer ersten Dummy-Verkappungsschicht 2304 herzustellen, und Beispiele dafür sind in den 9 bis 25 gezeigt. Als ein Ergebnis dieses Prozesses können Schichten des Dummy-Gate-Stapels 166 Schichten von Steuergates entsprechen, die sich über Floating-Gate-Elektroden 134 in dem Speicherbereich 104m befinden.
  • Das Verfahren 4700 geht mit einem Schritt 4706 weiter, in dem die erste Dummy-Verkappungsschicht 2304 und die Steuergate-Hartmaske 708 mit einem Ätzprozess strukturiert werden, der in oder auf der Dummy-Gate-Elektrodenschicht 181 endet, um eine Seitenwand 2704 herzustellen, wie in 27 gezeigt ist. Bei einigen Ausführungsformen erfolgt diese Strukturierung mit einem oder mehreren anisotropen Trockenätzprozessen. Das Beenden der Ätzung auf der Dummy-Gate-Elektrodenschicht 181 erleichtert den anschließenden Schritt 4708, in dem eine Ätzung zum Aussparen von Schichten der Steuergate-Hartmaske 708 und/oder anderer Schichten zwischen der ersten Dummy-Verkappungsschicht 2304 und der Dummy-Gate-Elektrodenschicht 181 in die Seitenwand 2704 durchgeführt wird, wie in 28 gezeigt ist. Bei einigen Ausführungsformen ist die Ätzung zum Aussparen dieser Schichten ein isotroper Ätzprozess. Bei einigen Ausführungsformen ist die Ätzung zum Aussparen dieser Schichten ein Nassätzprozess.
  • Das Verfahren 4700 geht mit einem Schritt 4710 weiter, in dem eine Ätzung zum Verlängern der Seitenwand 2704 durch die Dummy-Gate-Elektrodenschicht 181 durchgeführt wird, wie in 29 gezeigt ist. Die Ätzung im Schritt 4710 endet auf der dielektrischen Dummy-Gate-Schicht 183 oder auf einer der Schichten, die die dielektrische Dummy-Gate-Schicht 183 bilden. Dieser Schritt ist optional. Bei einigen Ausführungsformen ist der Schritt 4710 ein anisotroper Ätzprozess. Bei einigen Ausführungsformen ist der Schritt 4710 ein Trockenätzprozess.
  • Das Verfahren 4700 geht mit einem Schritt 4712 weiter, in dem eine Seitenwand-Abstandshalterschicht 3001 hergestellt wird, die die Seitenwand 2704 bedeckt, und eine Ätzung durchgeführt wird, um Abstandshalter 185 und 4601 und eine geneigte Seitenwandstruktur 187 herzustellen. Dieser Schritt ist in den 30 und 31 für den Fall gezeigt, dass der Schritt 4710 ausgeführt wird. Andernfalls ist dieser Schritt in den 45 und 46 gezeigt.
  • Das Verfahren 4700 geht mit einem Schritt 4714 weiter, in dem eine Ätzung durchgeführt wird, um die dielektrische Dummy-Gate-Schicht 183 von dem Logikbereich 104l zu entfernen, wie in 32 gezeigt ist. Dann wird mit einem Schritt 4716 eine Logikbauelement-Struktur 110 in dem Logikbereich 104l hergestellt. Ein Beispiel für die Herstellung der Logikbauelement-Struktur 110 ist in den 33 bis 37 gezeigt. Daran schließt sich ein Schritt 4718 an, in dem eine Planarisierung durchgeführt wird, mit der die Steuergate-Hartmaske 708 entfernt werden kann, wie in 39 gezeigt ist.
  • Das Verfahren 4700 geht mit einem Schritt 4720 weiter, in dem eine weitere Bearbeitung durchgeführt wird, um die Herstellung der Integrierter-Schaltkreis-Vorrichtung abzuschließen. Die weitere Bearbeitung kann solche Schritte wie einen Ersatz-Gate-Prozess, der in den 41 bis 43 gezeigt ist, und das Herstellen von Verbindungsstrukturen umfassen, das in 44 gezeigt ist.
  • Einige Aspekte der vorliegenden Erfindung beziehen sich auf einen IC, der ein Halbleitersubstrat mit einem Logikbereich und einem Speicherbereich aufweist, die durch einen Isolationsbereich mit einer Isolationsstruktur aus einem dielektrischen Material getrennt sind. Auf dem Speicherbereich ist ein Speicherbauelement hergestellt, das eine Gate-Elektrode über einem Gatedielektrikum aufweist. Auf der Isolationsstruktur wird eine Dummy-Gate-Struktur hergestellt. Die Dummy-Gate-Struktur umfasst eine Dummy-Gate-Elektrodenschicht, die der Gate-Elektrode entspricht, und eine dielektrische Dummy-Gate-Schicht, die dem Gatedielektrikum entspricht. Auf einer zu dem Logikbereich zeigenden Seite der Dummy-Gate-Struktur wird eine geneigte Seitenwandstruktur hergestellt. Die geneigte Seitenwandstruktur ist mit einem Abstand über der Isolationsstruktur angeordnet und ist entweder zu der Dummy-Gate-Elektrodenschicht benachbart oder mit dieser zusammenhängend. Die geneigte Seitenwandstruktur, die mit einem Abstand über der Isolationsstruktur angeordnet ist, lässt darauf schließen, dass der IC das Ergebnis eines Verfahrens gemäß einigen Aspekten der vorliegenden Erfindung ist.
  • Bei einigen Ausführungsformen ist die geneigte Seitenwandstruktur auf einem Teil der Dummy-Gate-Elektrodenschicht angeordnet. Bei einigen Ausführungsformen hat die Dummy-Gate-Elektrodenschicht eine Dicke, und die geneigte Seitenwandstruktur ist mit einem Abstand über der Isolationsstruktur angeordnet, der kleiner als die oder gleich dieser Dicke ist. Bei einigen Ausführungsformen hat die geneigte Seitenwandstruktur eine Verjüngung in der Richtung des Logikbereichs, und die dielektrische Dummy-Gate-Schicht erstreckt sich nicht über die Verjüngung hinaus. Bei einigen Ausführungsformen enden eine oder mehrere Schichten der dielektrischen Dummy-Gate-Schicht, kurz bevor sie sich vollständig unter die geneigte Seitenwandstruktur erstrecken, um einen Bereich zwischen der Isolationsstruktur und der geneigten Seitenwandstruktur zu erzeugen, in dem die dielektrische Dummy-Gate-Schicht fehlt, und dieser Bereich, in dem die dielektrische Dummy-Gate-Schicht fehlt, wird mit einem Dielektrikum gefüllt, das eine andere Zusammensetzung oder eine andere Struktur als die dielektrische Dummy-Gate-Schicht hat. Diese Ausführungsformen stellen die geneigte Seitenwandstruktur, die über der dielektrischen Dummy-Gate-Schicht hergestellt worden ist, und die dielektrische Dummy-Gate-Schicht dar, die in dem Logikbereich erst durchgeätzt wird, nachdem die geneigte Seitenwandstruktur hergestellt worden ist, sodass die geneigte Seitenwandstruktur die Verunreinigung reduziert und die dielektrische Dummy-Gate-Schicht den Logikbereich schützt, während die geneigte Seitenwandstruktur hergestellt wird.
  • Bei einigen Ausführungsformen umfasst die Dummy-Gate-Struktur eine oder mehrere dielektrische Schichten, die sich über der Dummy-Gate-Elektrodenschicht befinden und einen Teil einer Seitenwand der Dummy-Gate-Struktur bilden, der von der geneigten Seitenwandstruktur bedeckt ist. Bei einigen Ausführungsformen sind die eine oder die mehreren dielektrischen Schichten, die sich über der Dummy-Gate-Elektrodenschicht befinden, Hartmaskenschichten. Bei einigen Ausführungsformen werden die eine oder die mehreren dielektrischen Schichten von dem Logikbereich her gegenüber der Dummy-Gate-Elektrodenschicht ausgespart. Bei einigen dieser Ausführungsformen wird die geneigte Seitenwandstruktur von einem Abstandshalter gebildet, der eine zu dem Logikbereich zeigende Seitenwand der Dummy-Gate-Elektrodenschicht und Seitenwände der einen oder der mehreren dielektrischen Schichten bedeckt, die sich über der Dummy-Gate-Elektrodenschicht befinden. Bei einigen dieser Ausführungsformen wird die geneigte Seitenwandstruktur teilweise von einem Abstandshalter gebildet, der auf der Dummy-Gate-Elektrodenschicht ruht und die Seitenwände der einen oder mehreren dielektrischen Schichten bedeckt, die sich über der Dummy-Gate-Elektrodenschicht befinden.
  • Bei einigen Ausführungsformen besteht die geneigte Seitenwandstruktur aus einem leitfähigen Material. Bei einigen Ausführungsformen wird die geneigte Seitenwandstruktur von einem Abstandshalter bereitgestellt, der durch ein systemeigenes Oxid, das sich auf der Dummy-Gate-Elektrodenschicht bildet, von der Dummy-Gate-Elektrodenschicht-Struktur getrennt ist. Bei einigen Ausführungsformen wird zumindest ein Teil der geneigten Seitenwandstruktur von einer Verlängerung der Dummy-Gate-Elektrodenschicht gebildet. Bei einigen Ausführungsformen besteht die geneigte Seitenwandstruktur vollständig aus einem einzigen Material. Bei einigen Ausführungsformen besteht die geneigte Seitenwandstruktur aus einer einzigen Materialschicht.
  • Bei einigen Ausführungsformen umfasst die dielektrische Dummy-Gate-Schicht eine Nitridschicht zwischen zwei Oxidschichten. Bei einigen Ausführungsformen umfasst die Dummy-Gate-Struktur eine oder mehrere dielektrische Schichten über der Dummy-Gate-Elektrodenschicht, und die oberste dieser Schichten ist von dem Logikbereich her gegenüber der Dummy-Gate-Elektrodenschicht ausgespart. Bei einigen Ausführungsformen sind die Gate-Elektrode und das Gatedielektrikum über einer Floating-Gate-Elektrode angeordnet, und sie stellen ein Steuergate für eine Speicherzelle bereit. Bei einigen Ausführungsformen bestehen die geneigte Seitenwandstruktur und die Dummy-Gate-Elektrode beide aus Polysilizium. Bei einigen Ausführungsformen besteht die geneigte Seitenwandstruktur aus einem dielektrischen Material. Bei einigen Ausführungsformen haben eine Oberseite des Gate-Dielektrikums und eine Oberseite der dielektrischen Dummy-Gate-Schicht gleiche Höhen, die von der Oberseite des Halbleitersubstrats gemessen werden. Bei einigen Ausführungsformen ist ein Bauelement mit einem High-k-Dielektrikum in dem Logikbereich hergestellt. Bei einigen Ausführungsformen hat die geneigte Seitenwandstruktur eine Oberfläche, die sich verjüngt, sodass ein Winkel von 20° bis 85° in Bezug zu einer Oberfläche des Substrats entsteht. Bei einigen Ausführungsformen hat die geneigte Seitenwandstruktur eine Oberfläche, die sich verjüngt, sodass ein Winkel von 20° bis 85° in Bezug zu einer Oberfläche der Isolationsstruktur entsteht. Die Oberfläche der Isolationsstruktur und die Oberfläche des Substrats können parallel sein.
  • Einige Aspekte der vorliegenden Erfindung betreffen einen IC, der ein Halbleitersubstrat mit einem Logikbereich und einem Speicherbereich aufweist, die durch einen Isolationsbereich mit einer Isolationsstruktur aus einem dielektrischen Material getrennt sind. In dem Logikbereich ist ein Logikbauelement hergestellt, und in dem Speicherbereich ist ein Speicherbauelement hergestellt. Das Speicherbauelement weist eine Steuergatestruktur über einer Floating-Gate-Elektrode auf. Die Steuergatestruktur weist eine Steuergate-Elektrode und ein Steuergate-Dielektrikum auf, das die Steuergate-Elektrode von der Floating-Gate-Elektrode trennt. Die Dummy-Steuergate-Struktur auf dem Isolationsbereich ist das Ergebnis eines Dummy-Steuergate-Prozesses, der Folgendes umfasst: Herstellen einer dielektrischen Dummy-Steuergate-Schicht über der Isolationsstruktur, wobei die dielektrische Dummy-Steuergate-Schicht aus dem gleichen Material wie das Steuergate-Dielektrikum besteht; Herstellen einer Dummy-Steuergate-Elektrodenschicht über der Isolationsstruktur, wobei die Dummy-Steuergate-Elektrodenschicht aus dem gleichen Material wie die Steuergate-Elektrode besteht; Herstellen einer Hartmaske über der Dummy-Steuergate-Elektrodenschicht; Herstellen einer Verkappungsschicht über der Hartmaske; Strukturieren der Verkappungsschicht und der Hartmaskenschicht mit einem ersten Ätzprozess, bei dem eine Seitenwand entsteht, die zu dem Logikbereich zeigt und die Verkappungsschicht und die Hartmaske aufweist; Herstellen einer Schicht aus Abstandshaltermaterial über der Seitenwand; und Ätzen der Schicht aus Abstandshaltermaterial mit einem zweiten Ätzprozess, wobei der zweite Ätzprozess auf oder in der dielektrischen Dummy-Steuergate-Schicht endet, aber einen Teil der Schicht aus Abstandshaltermaterial, der die Seitenwand bedeckt, bestehen lässt.
  • Bei einigen Ausführungsformen umfasst der Dummy-Steuergate-Prozess weiterhin einen Planarisierungsprozess, in dem die Hartmaske entfernt wird. Bei einigen Ausführungsformen umfasst der Dummy-Steuergate-Prozess weiterhin das Ätzen der Dummy-Steuergate-Seitenwand mit einem vierten Ätzprozess, der nach dem Strukturieren der Verkappungsschicht und der Hartmaske durchgeführt wird. Der vierte Ätzprozess ist selektiv, sodass Teile der dielektrischen Dummy-Steuergate-Schicht in die Dummy-Steuergate-Seitenwand gegenüber der Verkappungsschicht ausgespart werden. Bei einigen Ausführungsformen umfasst der Dummy-Steuergate-Prozess weiterhin das Durchätzen der Dummy-Steuergate-Elektrodenschicht, um die Seitenwand zu verlängern, bevor die Schicht aus Abstandshaltermaterial über der Seitenwand hergestellt wird. Bei einigen Ausführungsformen wird bei dem zweiten Ätzprozess ein Teil der Dummy-Steuergate-Elektrodenschicht durchgeätzt, während ein anderer Teil der Dummy-Steuergate-Elektrodenschicht unter dem Abstandshaltermaterial bestehen bleibt.
  • Einige Aspekte der vorliegenden Erfindung betreffen ein Verfahren zum Herstellen eines IC, das das Herstellen einer dielektrischen Gateschicht über einer Isolationsstruktur umfasst, die zwischen einem Speicherbereich und einem Logikbereich eines Halbleitersubstrats angeordnet ist. Die dielektrische Gateschicht erstreckt sich über den Speicherbereich und den Logikbereich. Das Verfahren umfasst weiterhin Folgendes: Herstellen einer Gate-Elektrodenschicht über der dielektrischen Gateschicht; Herstellen einer Hartmaske über der Gate-Elektrodenschicht; und Herstellen einer Verkappungsschicht über der Hartmaske. Die Verkappungsschicht und die Hartmaske werden mit einem ersten Ätzprozess strukturiert, der in oder auf der Gate-Elektrodenschicht endet und eine Seitenwand über dem Isolationsbereich erzeugt. Die Seitenwand zeigt zu dem Logikbereich und umfasst Seitenwände der Verkappungsschicht und der Hartmaske. Über der Verkappungsschicht und der Seitenwand wird eine Schicht aus Abstandshaltermaterial hergestellt, die dann mit einem zweiten Ätzprozess geätzt wird. Der zweite Ätzprozess endet auf oder in der dielektrischen Steuergate-Schicht in dem Logikbereich, aber er lässt einen Teil der Schicht aus Abstandshaltermaterial, der die Seitenwand bedeckt, bestehen.
  • Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Durchätzen der dielektrischen Gateschicht in dem Logikbereich mit einem dritten Ätzprozess, der nach dem zweiten Ätzprozess durchgeführt wird. Bei einigen Ausführungsformen sind der erste und der dritte Ätzprozess Trockenätzprozesse. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Ätzen der Seitenwand mit einem vierten Ätzprozess. Der vierte Ätzprozess wird durchgeführt, nachdem die Verkappungsschicht und die Hartmaske mit dem ersten Ätzprozess strukturiert worden sind und bevor die Schicht aus Abstandshaltermaterial hergestellt wird. Der vierte Ätzprozess ist selektiv, sodass Teile der Hartmaske in die Seitenwand hinein gegenüber der Verkappungsschicht ausgespart werden. Bei einigen Ausführungsformen ist der vierte Ätzprozess eine Nassätzung. Bei einigen Ausführungsformen wird die Seitenwand durch Durchätzen der Gate-Elektrodenschicht verlängert, bevor die Schicht aus Abstandshaltermaterial abgeschieden wird.
  • Bei einigen Ausführungsformen wird bei dem zweiten Ätzprozess die Gate-Elektrodenschicht in dem Logikbereich durchgeätzt. Bei einigen Ausführungsformen ist das Abstandshaltermaterial Polysilizium. Bei einigen Ausführungsformen besteht die Verkappungsschicht aus dem Abstandshaltermaterial. Bei einigen Ausführungsformen ist das Abstandshaltermaterial ein Dielektrikum. Bei einigen Ausführungsformen umfasst die dielektrische Gateschicht eine Nitridschicht zwischen zwei Oxidschichten. Bei einigen dieser Ausführungsformen ist das Abstandshaltermaterial ein Nitrid, und der zweite Ätzprozess endet auf der obersten der zwei Oxidschichten. Bei einigen dieser Ausführungsformen ist das Abstandshaltermaterial ein Oxid, und der zweite Ätzprozess endet auf der Nitridschicht.
  • Einige Aspekte der vorliegenden Erfindung betreffen ein Verfahren zum Herstellen eines IC, das das Herstellen einer dielektrischen Gateschicht über einer Isolationsstruktur umfasst, die zwischen einem Speicherbereich und einem Logikbereich eines Halbleitersubstrats angeordnet ist. Über der dielektrischen Gateschicht wird eine Gate-Elektrodenschicht hergestellt, über der Gate-Elektrodenschicht wird eine Hartmaske hergestellt, und über der Hartmaske wird eine Verkappungsschicht hergestellt. Die Verkappungsschicht und die Hartmaske werden mit einem ersten Ätzprozess strukturiert, der eine Seitenwand über dem Isolationsbereich definiert, wobei die Seitenwand zu dem Logikbereich zeigt und die Verkappungsschicht und die Hartmaske umfasst. Die Hartmaske wird so geätzt, dass sie in der Seitenwand zumindest teilweise seitlich zurückgesetzt ist. Bei einigen Ausführungsformen ist der Ätzprozess, der die Seitenwand definiert, ein anisotroper Ätzprozess, und der Ätzprozess, der die Hartmaske seitlich zurücksetzt, ist ein isotroper Ätzprozess. Bei einigen Ausführungsformen ist der Ätzprozess, der die Seitenwand definiert, ein Trockenätzprozess, und der Ätzprozess, der die Hartmaske seitlich zurücksetzt, ist ein Nassätzprozess. Über der Verkappungsschicht und der Seitenwand wird eine Schicht aus Abstandshaltermaterial hergestellt, die mit einem zweiten Ätzprozess geätzt wird, um einen Abstandshalter herzustellen, der die Seitenwand bedeckt. Bei einigen Ausführungsformen wird nach dem Ätzen der Hartmaske zum seitlichen Zurücksetzen in der Seitenwand und vor dem Herstellen der Schicht aus Abstandshaltermaterial die Gate-Elektrodenschicht durchgeätzt, um die Seitenwand zu verlängern.

Claims (13)

  1. Integrierter Schaltkreis, IC, (100) mit: einem Halbleitersubstrat (104), das einen Logikbereich (104l) und einen Speicherbereich (104m) aufweist, die durch eine Isolationsstruktur (106) getrennt sind, wobei die Isolationsstruktur (106) ein dielektrisches Material aufweist; einer Speichervorrichtung auf dem Speicherbereich (104m), wobei die Speichervorrichtung eine Gate-Elektrode über einem Gatedielektrikum aufweist; einer Dummy-Gate-Struktur (166A) auf der Isolationsstruktur (106), wobei die Dummy-Gate-Struktur (166A) eine Dummy-Gate-Elektrodenschicht (181), die der Gate-Elektrode entspricht, und eine dielektrische Dummy-Gate-Schicht (183) aufweist, die dem Gatedielektrikum entspricht; einer geneigten Seitenwandstruktur (187) auf einer Seite der Dummy-Gate-Struktur (166A), die zu dem Logikbereich (104l) zeigt, wobei die geneigte Seitenwandstruktur (187) mit einem Abstand über der Isolationsstruktur (106) angeordnet ist und entweder benachbart zu oder zusammenhängend mit der Dummy-Gate-Elektrodenschicht (181) ist; und wobei die dielektrische Dummy-Gate-Schicht (183) eine Dicke hat, und die geneigte Seitenwandstruktur (187) mit einem Abstand über der Isolationsstruktur (106) angeordnet ist, der kleiner als die oder gleich der Dicke der dielektrischen Dummy-Gate-Schicht (183) ist, oder wobei sich die geneigte Seitenwandstruktur (187) zu dem Logikbereich (104l) verjüngt, und die dielektrische Dummy-Gate-Schicht (183) unter der geneigten Seitenwandstruktur (187) begrenzt ist, oder wobei die geneigte Seitenwandstruktur (187) aus einem leitfähigen Material besteht, und die geneigte Seitenwandstruktur (187) durch ein systemeigenes Oxid, das auf der Dummy-Gate-Elektrodenschicht (181) ausgebildet ist, von der Dummy-Gate-Elektrodenschicht (181) getrennt ist, oder wobei die geneigte Seitenwandstruktur (187) von einer Verlängerung der Dummy-Gate-Elektrodenschicht (181) gebildet wird, oder wobei eine oder mehrere Schichten der dielektrischen Dummy-Gate-Schicht (183) abgetrennt werden, bevor sie sich vollständig unter die geneigte Seitenwandstruktur (187) erstrecken, um einen Bereich zwischen der Isolationsstruktur (106) und der geneigten Seitenwandstruktur (187) zu erzeugen, in dem die dielektrische Dummy-Gate-Schicht (183) fehlt, und der Bereich zwischen der Isolationsstruktur (106) und der geneigten Seitenwandstruktur (187), in dem die dielektrische Dummy-Gate-Schicht (183) fehlt, mit einem Dielektrikum gefüllt ist, das eine andere Zusammensetzung oder eine andere Struktur als die dielektrische Dummy-Gate-Schicht (183) hat.
  2. IC (100) nach Anspruch 1, wobei die geneigte Seitenwandstruktur (187) auf einem Teil der Dummy-Gate-Elektrodenschicht (181) angeordnet ist.
  3. IC nach einem der vorhergehenden Ansprüche, wobei die dielektrische Dummy-Gate-Schicht (183) eine Nitridschicht zwischen zwei Oxidschichten umfasst.
  4. IC (100) nach einem der vorhergehenden Ansprüche, wobei die Seite der Dummy-Gate-Struktur (166A), die zu dem Logikbereich (104l) zeigt, eine oder mehrere dielektrische Schichten aufweist, die über der Dummy-Gate-Elektrodenschicht (181) angeordnet sind und von dem Logikbereich (104l) gegenüber der Dummy-Gate-Elektrodenschicht (181) ausgespart sind.
  5. Verfahren zum Herstellen eines integrierten Schaltkreises, IC, (100) mit den folgenden Schritten: Herstellen einer dielektrischen Gateschicht über einer Isolationsstruktur (106), die zwischen einem Speicherbereich (104m) und einem Logikbereich (104l) eines Halbleitersubstrats (104) angeordnet ist, wobei sich die dielektrische Gateschicht über den Speicherbereich (104m) und den Logikbereich (104l) erstreckt; Herstellen einer Gate-Elektrodenschicht über der dielektrischen Gateschicht; Herstellen einer Hartmaske über der Gate-Elektrodenschicht; Herstellen einer Verkappungsschicht über der Hartmaske; Strukturieren der Verkappungsschicht und der Hartmaske mit einem ersten Ätzprozess, der in oder auf der Gate-Elektrodenschicht endet und eine Seitenwand über der Isolationsstruktur (106) erzeugt, wobei die Seitenwand Seitenwände der Verkappungsschicht und der Hartmaske umfasst, die zu dem Logikbereich (104l) zeigen; Herstellen einer Schicht aus Abstandshaltermaterial über der Verkappungsschicht und der Seitenwand; und Ätzen der Schicht aus Abstandshaltermaterial mit einem zweiten Ätzprozess, wobei der zweite Ätzprozess auf oder in der dielektrischen Gateschicht in dem Logikbereich (104l) endet, aber einen Teil der Schicht aus Abstandshaltermaterial, der die Seitenwand bedeckt, bestehen lässt.
  6. Verfahren nach Anspruch 5, das weiterhin Folgendes umfasst: Durchätzen der dielektrischen Gateschicht in dem Logikbereich (104l) mit einem dritten Ätzprozess, nachdem die Schicht aus Abstandshaltermaterial mit dem zweiten Ätzprozess geätzt worden ist.
  7. Verfahren nach Anspruch 5 oder 6, das weiterhin Folgendes umfasst: nach dem Strukturieren der Verkappungsschicht und der Hartmaske mit dem ersten Ätzprozess und vor dem Herstellen der Schicht aus Abstandshaltermaterial Ätzen der Seitenwand mit einem vierten Ätzprozess, wobei der vierte Ätzprozess selektiv ist, sodass Teile der Hartmaske in die Seitenwand hinein gegenüber der Verkappungsschicht vertieft werden.
  8. Verfahren nach Anspruch 7, das weiterhin Folgendes umfasst: nach dem Ätzen der Seitenwand mit dem vierten Ätzprozess und vor dem Herstellen der Schicht aus Abstandshaltermaterial Verlängern der Seitenwand durch Durchätzen der Gate-Elektrodenschicht.
  9. Verfahren nach einem der Ansprüche 5 bis 8, wobei in dem zweiten Ätzprozess die Gate-Elektrodenschicht in dem Logikbereich (104l) durchgeätzt wird.
  10. Verfahren nach einem der Ansprüche 5 bis 9, wobei das Abstandshaltermaterial Polysilizium ist.
  11. Verfahren nach einem der Ansprüche 5 bis 10, wobei die Verkappungsschicht aus dem Abstandshaltermaterial besteht.
  12. Verfahren nach einem der Ansprüche 5 bis 11, wobei das Abstandshaltermaterial ein Dielektrikum ist.
  13. Verfahren zum Herstellen eines integrierten Schaltkreises, IC, (100) mit den folgenden Schritten: Herstellen einer dielektrischen Gateschicht über einer Isolationsstruktur (106), die in einem Halbleitersubstrat (104) zwischen einem Speicherbereich (104m) und einem Logikbereich (104l) angeordnet ist; Herstellen einer Gate-Elektrodenschicht über der dielektrischen Gateschicht; Herstellen einer Hartmaske über der Gate-Elektrodenschicht; Herstellen einer Verkappungsschicht über der Hartmaske; Strukturieren der Verkappungsschicht und der Hartmaske mit einem ersten Ätzprozess, der eine Seitenwand über der Isolationsstruktur (106) definiert, wobei die Seitenwand die Verkappungsschicht und die Hartmaske aufweist und zu dem Logikbereich (104l) zeigt; Ätzen der Hartmaske so, dass sie in der Seitenwand zumindest teilweise seitlich zurückgesetzt wird; Herstellen einer Schicht aus Abstandshaltermaterial über der Verkappungsschicht und der Seitenwand; Ätzen der Schicht aus Abstandshaltermaterial mit einem zweiten Ätzprozess, um einen Abstandshalter benachbart zu der Seitenwand herzustellen; und wobei der erste Ätzprozess auf der Gate-Elektrodenschicht endet, oder das weiterhin Folgendes umfasst: nach dem Ätzen der Hartmaske so, dass sie in der Seitenwand seitlich zurückgesetzt wird, und vor dem Herstellen der Schicht aus Abstandshaltermaterial Durchätzen der Gate-Elektrodenschicht, um die Seitenwand zu verlängern.
DE102019110531.5A 2019-01-15 2019-04-24 Grenzstruktur für eingebetteten speicher und verfahren zu ihrer herstellung Active DE102019110531B3 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962792525P 2019-01-15 2019-01-15
US62/792,525 2019-01-15
US16/387,720 2019-04-18
US16/387,720 US11152384B2 (en) 2019-01-15 2019-04-18 Boundary structure for embedded memory

Publications (1)

Publication Number Publication Date
DE102019110531B3 true DE102019110531B3 (de) 2020-04-09

Family

ID=69886645

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019110531.5A Active DE102019110531B3 (de) 2019-01-15 2019-04-24 Grenzstruktur für eingebetteten speicher und verfahren zu ihrer herstellung

Country Status (5)

Country Link
US (1) US11152384B2 (de)
KR (1) KR102276782B1 (de)
CN (1) CN111435662B (de)
DE (1) DE102019110531B3 (de)
TW (1) TWI736973B (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380769B2 (en) * 2019-10-01 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Select gate spacer formation to facilitate embedding of split gate flash memory
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
JP2021150591A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体装置
US11417735B2 (en) * 2020-03-27 2022-08-16 United Microelectronics Corp. Method for fabricating semiconductor device
KR102559812B1 (ko) * 2020-08-17 2023-07-25 실리콘 스토리지 테크놀로지 인크 전도성 블록에 규화물을 갖는 기판 상의 메모리 셀, 고전압 소자 및 논리 소자의 제조 방법
CN114078864A (zh) 2020-08-17 2022-02-22 硅存储技术股份有限公司 通过导电块上的硅化物在基底上制造存储器单元、高电压设备和逻辑设备的方法
CN114023755A (zh) * 2020-10-15 2022-02-08 长江存储科技有限责任公司 半导体器件结构及其制备方法
CN113013256B (zh) * 2021-02-04 2024-06-14 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
CN113192957B (zh) * 2021-04-27 2024-04-16 上海华虹宏力半导体制造有限公司 闪存存储器的制造方法
CN115938917A (zh) * 2021-07-20 2023-04-07 联华电子股份有限公司 半导体结构的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017120568A1 (de) * 2016-11-29 2018-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. 1zellengrenzstruktur für eingebetteten speicher

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
US8735235B2 (en) * 2008-08-20 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
JP2011129936A (ja) * 2011-01-06 2011-06-30 Renesas Electronics Corp 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ
US9136349B2 (en) * 2012-01-06 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure for semiconductor devices
US9082837B2 (en) * 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9136393B2 (en) * 2013-11-15 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. HK embodied flash memory and methods of forming the same
US9431413B2 (en) * 2014-11-19 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. STI recess method to embed NVM memory in HKMG replacement gate technology
US9425206B2 (en) * 2014-12-23 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology
US9589976B2 (en) * 2015-04-16 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits
JP6613183B2 (ja) * 2016-03-22 2019-11-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017120568A1 (de) * 2016-11-29 2018-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. 1zellengrenzstruktur für eingebetteten speicher

Also Published As

Publication number Publication date
TW202029301A (zh) 2020-08-01
US11152384B2 (en) 2021-10-19
CN111435662B (zh) 2023-04-07
KR20200089205A (ko) 2020-07-24
US20200227426A1 (en) 2020-07-16
TWI736973B (zh) 2021-08-21
CN111435662A (zh) 2020-07-21
KR102276782B1 (ko) 2021-07-15

Similar Documents

Publication Publication Date Title
DE102019110531B3 (de) Grenzstruktur für eingebetteten speicher und verfahren zu ihrer herstellung
DE102017120568B4 (de) Zellengrenzstruktur für eingebetteten speicher
DE102016100272B4 (de) Integrierter Schaltkreis, der zumindest eine Speicherzelle mit einer Datenspeicherschicht enthält, und Verfahren zu dessen Herstellung
DE102017116343B4 (de) Verfahren zum Ausbilden eines Halbleiterbauelements, das eine nichtflüchtige Speicherzelle umfasst und Halbleiterbauelement, das eine nichtflüchtige Speicherzelle umfasst
DE102005012112B4 (de) Verfahren zum Herstellen von ladungsfangenden Halbleiterspeicherbauelementen und ladungsfangendes Halbleiterspeicherbauelement
DE102018122614B4 (de) Integrierter Schaltkreis mit einer Trennstruktur, die in einem Halbleitersubstrat angeordnet ist und einen Logikbereich und einen Speicherbereich des Halbleitersubstrats trennt, und Verfahren zu deren Herstellung
DE102005061199B4 (de) Verfahren zur Herstellung eines Speicherbausteins
DE102017116221B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich angeordnet ist, und einen Feldeffekttransistor aufweist, der in einem Logikschaltkreis-Bereich angeordnet ist, und Halbleitervorrichtung mit einem nichtflüchtigen Speicher
DE102006005547A1 (de) Nichtflüchtiger Halbleiterspeicher und Verfahren zum Herstellen desselben
DE102019107906A1 (de) Untere Elektrodenstruktur in Speichervorrichtungen
DE102009046250B4 (de) Verfahren zur Kantenverrundung in einem Austauschgateverfahren auf der Grundlage eines Opferfüllmaterials, das vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
DE102016118062B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung
DE102018122339A1 (de) Verschlussschicht-schema zum verbessern der rram-leistung
DE102019123629A1 (de) Gate-all-around-feldeffekttransistorvorrichtung
DE102017118345B4 (de) Kontaktöffnungen und verfahren zu deren herstellung
DE102016100018B4 (de) Integrierter schaltkreis mit einer oder einem paar von split-gate-flash-speicherzellen und verfahren zum bilden einer split-gate-speichervorrichtung
DE102010002411B4 (de) Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
DE102019103422A1 (de) Verwenden von Maskenschichten zum Erleichtern der Herstellung von selbstjustierten Kontakten und Durchkontaktierungen
DE102010037276A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE112014004903T5 (de) Speicherstruktur mit selbstausrichtenden Floating- und Control-Gates und zugehörige Verfahren
DE102020126242A1 (de) Halbleitervorrichtungen
DE102019130287A1 (de) Herstellung von mehrfachtyp-hochspannungsbauelementen für eingebetteten speicher
DE102020114875A1 (de) Finfet-vorrichtung und verfahren
DE102014119124B4 (de) Halbleitervorrichtungsstruktur und Verfahren zur Herstellung derselben
DE102018127329B4 (de) Anti-Dishing-Struktur für eingebetteten Speicher

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final