DE102014119124B4 - Halbleitervorrichtungsstruktur und Verfahren zur Herstellung derselben - Google Patents

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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

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Abstract

Verfahren zur Bildung einer Halbleitervorrichtungsstruktur, umfassend:Bilden eines Gate-Stacks (10a, 10b) über einem Halbleitersubstrat (100);Bilden einer Versiegelungs-Struktur (108a, 108b) über einer Seitenwand des Gate-Stacks (10a, 10b);Bilden einer durchgehenden Dummy-Abschirmlage (204) über dem Halbleitersubstrat (100), der Versiegelungsstruktur (108a, 108b) und dem Gate-Stack (10a, 10b), wobei die durchgehende Dummy-Abschirmlage (204) ein Photolack-Material umfasst;Durchführen eines Ionen-Implantationsverfahrens auf der durchgehenden Dummy-Abschirmlage (204), um Source- und Drain-Regionen (112', 116) in dem Halbleitersubstrat (100) zu bilden, wobei die durchgehende Dummy-Abschirmlage (204) als eine Implantationsmaske fungiert; undEntfernen der durchgehenden Dummy-Abschirmlage (204), nachdem die Source- und Drain-Regionen (112', 116) gebildet werden.

Description

  • HINTERGRUND
  • Die Halbleiter-Integrierte Schaltkreis (IC)-Industrie hat ein schnelles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Aufbau haben Generationen an ICs produziert. Jede Generation weist kleinere und komplexere Schaltkreise auf, als die vorherige Generation.
  • Im Verlauf der IC-Evolution hat die funktionelle Dichte (d.h., die Zahl an miteinander verbundenen Vorrichtungen pro Chipfläche) allgemein zugenommen, während die geometrische Größe (d.h., die kleinste Komponente (oder Leitung), die unter der Verwendung eines Herstellungsverfahrens erzeugt werden kann) abgenommen hat. Dieses Miniaturisierungsverfahren stellt im Allgemeinen durch eine Erhöhung der Herstellungseffizienz und Verringerung damit zusammenhängender Kosten Vorteile zur Verfügung.
  • Jedoch haben diese Vorteile die Komplexität der Bearbeitung und Herstellung von ICs erhöht. Da die Abmessungen der Merkmale weiterhin abnehmen, wird es noch schwieriger, die Herstellungsverfahren durchzuführen. Daher ist es eine Herausforderung, verlässliche Halbleitervorrichtungen mit kleineren und kleineren Abmessungen zu bilden.
    Aus der US 2009 / 0 194 816 A1 und der US 2010 / 0 072 523 A1 sind Herstellungsverfahren für Transistorstrukturen bekannt, bei denen temporäre Abstandshalter ausgebildet werden, um einen Abstand zwischen einer Gate-Struktur und Source- und Drain-Bereichen sicherzustellen.
    Die US 2011 / 0 117 679 A1 beschreibt ein Herstellungsverfahren für eine Transistorstruktur, bei dem eine durchgehende Schicht dazu verwendet wird, eine Tiefe von implantierten Source-und Drain-Bereichen zu kontrollieren, wobei die durchgehende Schicht anschließend teilweise entfernt wird.
    Die CN 102 709 249 A offenbart ein weiteres Herstellungsverfahren für eine Transistorstruktur, bei dem eine durchgehende Schutzschicht über einem temporären Abstandshalter aufgebracht wird, um diesen beim Entfernen einer über der Schutzschicht ausgebildeten strukturierten Photolack-Implantationsmaske zu schützen.
    Die US 2013 / 0 234 254 A1 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem hybriden High-K/Metall-Gatestapel, an dessen Seitenwänden jeweils ein Versiegelungs-Abstandshalter und ein Hauptabstandshalter angeordnet sind, wobei über dem Gate-Stapel mit den Abstandshaltern eine Ätzstoppschicht ausgebildet wird.
    Aus der US 2012 / 0 052 644 A1 ist eine Transistorstruktur bekannt, die eine Gate-Struktur mit seitlichen Abstandshaltern aufweist, wobei die Abstandshalter für eine selbstausrichtende Implantation von leicht dotierten Source-/Drain-Regionen verwendet werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein vollständigeres Verständnis der verdeutlichenden Ausführungsformen und von deren Vorteilen wird nun auf die folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen.
    • 1A-1H sind Querschnittsansichten von verschiedenen Phasen eines Verfahrens zur Bildung einer Halbleitervorrichtungsstruktur in Übereinstimmung mit einigen Ausführungsformen.
    • 2 zeigt eine Querschnittsansicht einer Halbleitervorrichtungsstruktur in Übereinstimmung mit einigen Ausführungsformen.
    • 3 zeigt eine Querschnittsansicht einer Halbleitervorrichtungsstruktur in Übereinstimmung mit einigen Ausführungsformen.
  • GENAUE BESCHREIBUNG DER VERDEUTLICHENDEN AUSFÜHRUNGSFORMEN
  • Aufgabe der Erfindung ist es, die Herstellung von einer Halbleitervorrichtung mit verringerten Gate-Abständen zu vereinfachen und die elektrischen Eigenschaften einer solchen Halbleitervorrichtung zu verbessern. Diese Aufgabe wird gelöst durch Angabe von Verfahren zur Bildung einer Halbleitervorrichtungsstruktur mit den Merkmalen des Anspruchs 1 bzw. 10 sowie durch Angabe einer Halbleitervorrichtungsstruktur mit den Merkmalen des Anspruchs 15. Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen angegeben. Die Herstellung und die Verwendung von verschiedenen Ausführungsformen der Erfindung werden genauer im Folgenden diskutiert. Es sollte jedoch verstanden werden, dass die verschiedenen Ausführungsformen in einer großen Vielzahl von spezifischen Kontexten ausgeführt werden können. Die diskutierten spezifischen Ausführungsformen sind lediglich verdeutlichend und beschränken den Bereich der Beschreibung nicht.
  • Es sollte verstanden werden, dass die folgende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung zur Verfügung stellt. Spezifische Beispiele von Komponenten und Anordnungen sind im Folgenden beschrieben, um die vorliegende Beschreibung zu vereinfachen. Darüber hinaus kann die Durchführung eines ersten Prozesses vor einem zweiten Prozess in der folgenden Beschreibung Ausführungsformen einschließen, in denen der zweite Prozess unmittelbar nach dem ersten Prozess durchgeführt wird, und kann auch Ausführungsformen einschließen, in denen zwischen den ersten und zweiten Prozessen zusätzliche Prozesse durchgeführt werden können. Verschiedene Merkmale können arbiträr in verschiedenen Maßstäben zum Zweck der Vereinfachung und Klarheit dargestellt sein. Weiterhin kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen die ersten und zweiten Merkmale in direktem Kontakt gebildet werden, und können auch Ausführungsformen einschließen, in denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können.
  • Einige Abwandlungen der Ausführungsformen werden beschrieben. Innerhalb der verschiedenen Ansichten und verdeutlichenden Ausführungsformen werden dieselben Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Zusätzliche Betriebsschritte können vor, während und nach dem Verfahren zur Verfügung gestellt werden, und einige der beschriebenen Betriebsschritte können für andere Ausführungsformen der Verfahren ersetzt oder eliminiert sein.
  • 1A-1H sind Querschnittsansichten von verschiedenen Phasen eines Verfahrens zur Bildung einer Halbleitervorrichtungsstruktur in Übereinstimmung mit einigen Ausführungsformen. Wie in 1A gezeigt, wird ein Halbleitersubstrat 100 zur Verfügung gestellt. In einigen Ausführungsformen ist das Halbleitersubstrat 100 ein Halbleiterwafer (wie zum Beispiel ein Siliziumwafer) oder ein Teil eines Halbleiterwafers. In einigen Ausführungsformen schließt das Halbleitersubstrat 100 ein elementares Halbleitermaterial ein, einschließlich Silizium oder Germanium in einem einzelnen Kristall, Polykristall oder amorphe Struktur. In einigen anderen Ausführungsformen schließt das Halbleitersubstrat 100 einen Verbundhalbleiter ein, wie zum Beispiel Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, einen Legierungshalbleiter, wie zum Beispiel SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder eine Kombination davon. In einigen Ausführungsformen schließt das Halbleitersubstrat 100 Multilagen-Halbleiter, einen Halbleiter auf Isolator (SOI) (wie zum Beispiel Silizium auf Isolator oder Germanium auf Isolator) oder eine Kombination davon ein.
  • In einigen Ausführungsformen werden isolierende Strukturen 102 in dem Halbleitersubstrat 100 gebildet, um verschiedene aktive Regionen in dem Halbleitersubstrat 100 zu definieren. Die isolierenden Strukturen 102 isolieren benachbarte Vorrichtungen (z.B. Transistoren) elektrisch voneinander. Die isolierenden Strukturen 102 schließen zum Beispiel ein Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluor-dotiertes Silikatglas (FSG), ein niedrig-K dielektrisches Material, andere geeignete Materialien oder eine Kombination davon ein. Die isolierenden Strukturen 102 können unter der Verwendung einer Isolierungstechnologie, wie zum Beispiel lokaler Oxidation von Halbleitern (LOCOS), flache Grabenisolierung (STI) oder Ähnliches gebildet werden. In einigen Ausführungsformen schließt die Bildung der isolierenden Strukturen 102 eine Strukturierung des Halbleitersubstrats 100 durch ein photolithographisches Verfahren, Ätzen einer Rinne in dem Halbleitersubstrat 100 (zum Beispiel unter der Verwendung eines trockenen Ätzens, nassen Ätzens, Plasmaätzverfahrens oder einer Kombination davon) und Füllen der Rinne (zum Beispiel, unter der Verwendung eines chemischen Aufdampfverfahrens) mit einem dielektrischen Material ein. In einigen Ausführungsformen weist die gefüllte Rinne eine multi-Lagenstruktur auf, wie zum Beispiel eine thermische Oxid-Auskleidelage, gefüllt mit Siliziumnitrid oder Siliziumoxid.
  • In einigen Ausführungsformen werden eine P-Wannenregion 12P und eine N-Wannenregion 12N nacheinander in dem Halbleitersubstrat 100 gebildet, wie in 1A gezeigt. In einigen Ausführungsformen werden getrennte Ionen-Implantationsprozesse durchgeführt, um jeweils die P-Wannenregion 12P und die N-Wannenregion 12N zu bilden. Unter der Verwendung von zwei verschiedenen Implantations-Maskenlagen werden die P-Wannenregion 12P und die N-Wannenregion 12N nacheinander in verschiedenen Ionen-Implantationsprozessen gebildet.
  • In einigen Ausführungsformen wird eine erste Implantations-Maskenlage (nicht gezeigt) verwendet, um einen ersten Teil des Halbleitersubstrats 100 abzudecken. Die erste Implantations-Maskenlage weist eine Öffnung auf, die einen anderen Teil des Halbleitersubstrats 100 exponiert. In einigen Ausführungsformen ist die erste Implantations-Maskenlagen eine strukturierte Photolack-Lage. In einigen anderen Ausführungsformen ist die erste Implantations-Maskenlage eine strukturierte dielektrische Lage, wie zum Beispiel eine Siliziumnitridlage. Danach wird ein erster Ionen-Implantationsprozess auf dem exponierten Teil des Halbleitersubstrats 100 durchgeführt, um eine Wannenregion, wie zum Beispiel die P-Wannenregion 12P, zu bilden. Zum Beispiel werden P-Typ Dotanden in den exponierten Teil des Halbleitersubstrats 100 implantiert, um die P-Wannenregion 12P zu bilden. Die erste Implantations-Maskenlage wird dann entfernt.
  • Danach wird eine zweite Implantations-Maskenlage (nicht gezeigt) verwendet, um in einigen Ausführungsformen die P-Wannenregion 12P abzudecken. Die zweite Implantations-Maskenlage weist eine Öffnung auf, die den Teil des Halbleitersubstrats 100 exponiert, der vorher durch die erste Implantations-Maskenlage abgedeckt war. In einigen Ausführungsformen ist die zweite Implantations-Maskenlage eine strukturierte Photolack-Lage. In einigen anderen Ausführungsformen ist die zweite Implantations-Maskenlage eine strukturierte dielektrische Lage, wie zum Beispiel eine Siliziumnitridlage. Danach wird ein zweiter Ionen-Implantationsprozess durchgeführt, um eine Wannenregion zu bilden, wie zum Beispiel die N-Wannenregion 12N. Zum Beispiel werden N-Typ Dotanden in den exponierten Teil des Halbleitersubstrats 100 implantiert, um die N-Wannenregion 12N zu bilden.
  • Danach wird in einigen Ausführungsformen ein Temperprozess durchgeführt, um die implantierten Dotanden einzutreiben. In einigen anderen Ausführungsformen wird die N-Wannenregion 12N gebildet, bevor die P-Wannenregion 12P gebildet wird. In einigen anderen Ausführungsformen wird die P-Wannenregion nicht gebildet, wenn das Halbleitersubstrat 100 ein P-Typ-Halbleitersubstrat ist. In einigen anderen Ausführungsformen wird die N-Wannenregion nicht gebildet, wenn das Halbleitersubstrat 100 ein N-Typ-Halbleitersubstrat ist.
  • Wie in 1A gezeigt, werden in Übereinstimmung mit einigen Ausführungsformen Gate-Stacks über dem Halbleitersubstrat 100 gebildet. Um das Diagramm zu vereinfachen, sind nur zwei Gate-Stacks 10a und 10b dargestellt. Die Halbleitervorrichtungsstruktur kann weniger oder mehr Gate-Stacks einschließen. Jede der Gate-Stacks 10a und 10b schließt eine Gate-dielektrische Lage 104 und eine Gateelektrode, wie zum Beispiel Gateelektroden 106a und 106b wie in 1A gezeigt, ein. In einigen Ausführungsformen ist die Gate-dielektrische Lage 104 aus Siliziumoxid, Siliziumoxynitrid, einem Material mit hoher dielektrischer Konstante (high-k Material) oder einer Kombination davon hergestellt. Das Material mit hoherdielektrischer Konstante kann Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumsiliziumoxynitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkoniumoxid (HfZrO), andere geeignete high-k Dielektrika oder eine Kombination davon einschließen. Das high-k Material kann weiter Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxynitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat, Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Zirkoniumoxid, Titanoxid, Aluminiumoxid, Hafniumdioxid-Alumina(HfO2—Al2O3)Legierung, andere geeignete Materialien oder eine Kombination davon einschließen.
  • In einigen Ausführungsformen wird die Gate-dielektrische Lage 104 durch ein geeignetes Verfahren aufgebracht, wie zum Beispiel Atomlagenabscheidung (ALD), Chemische Gasphasenabscheidung (CVD), Physikalische Gasphasenabscheidung (PVD), Remote Plasma CVD (RPCVD), plasmaverstärkte CVD (PECVD), metallorganische CVD (MOCVD), Sputtern, Beschichtung, andere anwendbare Verfahren, oder einer Kombination davon.
  • Danach wird eine Gateelektrodenlage über der Gate-dielektrischen Lage 104 aufgebracht. In einigen Ausführungsformen ist die Gateelektrodenlage aus Polysilizium hergestellt und wird zum Beispiel unter der Verwendung eines CVD-Verfahrens oder anderer geeigneter Verfahren gebildet.
  • Danach werden die Gate-dielektrische Lage 104 und die Gateelektrodenlage strukturieren, zum Beispiel unter der Verwendung eines photolithographischen Verfahrens und eines Ätzverfahrens, um so die Gate-Stacks einschließlich der Gate-Stacks 10a und 10b zu bilden. Die Gateelektrodenlage ist daher als multiple Gateelektroden strukturiert, einschließlich der Gateelektroden 106a und 106b, wie in 1A gezeigt.
  • Danach werden eine oder mehrere Versiegelungsstrukturen, wie zum Beispiel Versiegelungsstrukturen 108a und 108b, über Seitenwänden der Gate-Stacks 10a und 10b gebildet, wie in Übereinstimmung mit einigen Ausführungsformen in 1A gezeigt. Die Versiegelungsstrukturen 108a und 108b können verwendet werden, um die Gate-Stacks 10a und 10b vor Beschädigung zu schützen, wenn anschließende Verfahrensschritte durchgeführt werden. In einigen Ausführungsformen sind die Versiegelungsstrukturen 108a und 108b aus einem dielektrischen Material hergestellt. Das dielektrische Material schließt zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, andere geeignete Materialien oder eine Kombination davon ein. In einigen Ausführungsformen wird eine Versiegelungslage über den Gate-Stacks 10a und 10b und dem Halbleitersubstrat 100 unter der Verwendung von einem geeigneten Verfahren, wie zum Beispiel einem CVD-Verfahren, aufgebracht. Danach wird ein Ätzverfahren, wie zum Beispiel ein trockenes Ätzverfahren, durchgeführt, um die Versiegelungslage teilweise zu entfernen. Die Versiegelungslage, die auf den gegenüberliegenden Seitenwänden der Gate-Stacks 10a und 10b verbleibt, bildet die Versiegelungsstrukturen 108a und 108b.
  • Danach werden dotierte Regionen 110a und 110b in dem Halbleitersubstrat 100 gebildet, wie in Übereinstimmung mit einigen Ausführungsformen in 1A gezeigt. Getrennte Ionen-Implantationsverfahren wurden durchgeführt, um nacheinander die dotierten Regionen 110a und 110b zu bilden. In einigen Ausführungsformen wird eine Implantationsmaskenlage (nicht gezeigt) verwendet, um die N-Wannenregion 12N abzudecken. Danach wird ein Implantationsverfahren durchgeführt, auch mit dem Gate-Stack 10a als einer Implantationsmaske, um die dotierten Regionen 110a zu bilden. In einigen Ausführungsformen werden N-Typ Dotanden in die P-Wanne 12P implantiert, um die dotierten Regionen 110a zu bilden. Ähnlich werden die dotierten Regionen 110b in der N-Wannenregion 12N unter der Verwendung eines anderen Implantationsverfahrens gebildet. Eine andere Implantationsmaskenlage (nicht gezeigt) wird auch verwendet, um bei der Bildung der dotierten Regionen 110b zu helfen. Daher werden P-Typ Dotanden in die N-Wannenregion 12N implantiert, um die dotierte Region 110b zu bilden, ohne in die P-Wannenregion 12P implantiert zu werden.
  • Die dotierten Regionen 110a und 110b liegen jeweils auf gegenüberliegenden Seiten der Gate-Stacks 10a und 10b und in dem Halbleitersubstrat 100 vor. In einigen Ausführungsformen liegt ein Teil der dotierten Region 110a nahe dem Gate-Stack 10a und unterhalb der Versiegelungsstruktur 108a. In einigen Ausführungsformen dient die dotierte Region 110a als eine leicht-dotierte Source/Drainregion (LDS/D Region). In einigen Ausführungsformen liegt ein Teil der dotierten Region 110b nahe dem Gate-Stack 10b und unterhalb der Versiegelungsstruktur 108b. In einigen Ausführungsformen dient die dotierte Region 110b als eine LDS/D Region. In einigen Ausführungsformen werden die Implantationsverfahren in einem gekippten Winkel durchgeführt, so dass sich die gebildeten dotierten Regionen 110a und 110b jeweils unter die Gate-Stacks 10a und 10b erstrecken.
  • Wie in 1B gezeigt, wird in Übereinstimmung mit einigen Ausführungsformen ein Teil des Halbleitersubstrats 100 entfernt, um Aussparungen 111 in dem Halbleitersubstrat 100 zu bilden. Wie in 1B gezeigt, erstrecken sich die Aussparungen 111 in die N-Wannenregion 12N von einer Oberfläche des Halbleitersubstrats 100. Wie in 1B gezeigt, werden die dotierten Regionen 110b teilweise entfernt. In einigen Ausführungsformen liegen die dotierten Regionen 110b zwischen den Aussparungen 111. In einigen Ausführungsformen werden ein photolithographisches Verfahren und ein Ätzverfahren durchgeführt, um die Aussparungen 111 zu bilden. Ausführungsformen der Erfindung können viele Variationen aufweisen. In einigen Ausführungsformen werden die Aussparungen 111 gebildet, bevor die dotierten Regionen 110b gebildet werden.
  • Wie in 1C gezeigt, werden in Übereinstimmung mit einigen Ausführungsformen Source/Drain Stressoren 112 epitaxial gewachsen oder in den Aussparungen 111 gebildet. Die Source/Drain Stressoren 112 schließen in Übereinstimmung mit einigen Ausführungsformen SiGe oder andere anwendbare Materialien ein. In einigen Ausführungsformen werden die Source/Drain Stressoren 112 verwendet, um Stress zu der Kanalregion unter dem Gate-Stack 10b zur Verfügung zu stellen, um so die Trägermobilität zu erhöhen. In einigen Ausführungsformen werden die Source/Drain Stressoren 112 während ihres Wachstums oder der Bildung gleichzeitig dotiert. Alternativ wird ein anschließendes Implantationsverfahren durchgeführt, um die Source/Drain Stressoren 112 im Anschluss an das Wachstum oder die Bildung der Source/Drain Stressoren 112 zu dotieren. In einigen Ausführungsformen werden die Source/Drain Stressoren 112 jedoch nicht gebildet. Die Aussparungen 111 werden nicht gebildet.
  • Wie in 1D gezeigt, wird in Übereinstimmung mit einigen Ausführungsformen eine Dummy-Abschirmlage 204 über das Halbleitersubstrat 100, die Versiegelungsstrukturen 108a und 108b und die Gate-Stacks 10a und 10b aufgetragen. In einigen Ausführungsformen fungiert die Dummy-Abschirmlage 204 als ein vorübergehender Haupt-Abstandshalter für anschließende Implantationsverfahren.
  • In einigen Ausführungsformen ist die Dummy-Abschirmlage 204 aus einem Photolack-Material hergestellt. Das Photolack-Material kann ein Gemisch von Kohlenstoff, Wasserstoff und Sauerstoff, andere geeignete Materialien oder eine Kombination davon einschließen. In einigen Ausführungsformen schließt die Dummy-Abschirmlage 204 ein photosensitives Polymer ein. Das photosensitive Polymer kann poly(Methyl)methacrylat (PMMA), Acrylharz, Methacrylatharz, Hybrid-Typ Harz, andere geeignete photosensitive Polymere, oder eine Kombination davon einschließen. In einigen Ausführungsformen schließt die Dummy-Abschirmlage 204 einen Photosäure-Generator, wie zum Beispiel Sulfoniumsalz, Diazomethan oder anderen geeigneten Photosäure-Generator ein. In einigen Ausführungsformen schließt die Dummy-Abschirmlage 204 Cetyltrimethylammoniumhydroxid ein.
  • In einigen Ausführungsformen wird die Dummy-Abschirmlage 204 unter der Verwendung von einem Spin-on Verfahren, CVD-Verfahren, anderen anwendbaren Verfahren oder einer Kombination davon aufgetragen. Die Dicke der Dummy-Abschirmlage 204 kann gemäß den Erfordernissen angepasst werden. In einigen Ausführungsformen liegt die Dicke der Dummy-Abschirmlage 204 in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm. In einigen anderen Ausführungsformen liegt die Dicke der Dummy-Abschirmlage 204 in einem Bereich von ungefähr 7 nm bis ungefähr 15 nm.
  • In einigen Ausführungsformen wird eine anti-Reflektions dielektrische (ARD)-Lage 202 aufgetragen, bevor die Dummy-Abschirmlage 204 aufgetragen wird. In einigen Ausführungsformen ist die ARD-Lage 202 aus Siliziumnitrid, Titannitrid, anderen anwendbaren Materialien oder einer Kombination davon hergestellt. In einigen Ausführungsformen weist die ARD-Lage 202 eine Dicke im Bereich von ungefähr 1nm bis ungefähr 5nm auf. Jedoch wird in einigen anderen Ausführungsformen die ARD-Lage 202 nicht benötigt oder gebildet.
  • Wie in 1E gezeigt, wird in Übereinstimmung mit einigen Ausführungsformen ein Implantationsverfahren durchgeführt, um dotierte Regionen 116 in dem Halbleitersubstrat 100 zu bilden. Die Dummy-Abschirmlage 204 fungiert als eine Implantationsmaske. Daher wird die dotierte Region 116 (z.B. S/D Region) angrenzend an die dotierte Region 110a (z.B. LDS/D Region) gebildet. In einigen Ausführungsformen werden N-Typ Dotanden implantiert, um die dotierten Regionen 116 zu bilden. In einigen Ausführungsformen wird eine Implantationsmaskenlage (nicht gezeigt) verwendet, um sicherzustellen, dass die N-Typ Dotanden nicht in die Source/Drain Stressoren 112 implantiert werden. Nachdem die dotierten Regionen 116 gebildet werden, wird die Implantationsmaskenlage entfernt. In einigen Ausführungsformen ist die dotierte Region 116 eine stark-dotierte Source/Drain Region (S/D Region). Nachdem das Implantationsverfahren auf der S/D Region durchgeführt wurde, kann ein Temperverfahren, wie zum Beispiel ein schneller thermischer Prozess (RTP) durchgeführt werden, um die Kristallstruktur des Siliziums in der S/D Region zu reparieren und die Dotanden in der S/D Region zu aktivieren. Wie in 1E gezeigt, ist die dotierte Region 116 in einigen Ausführungsformen nicht durch die Versiegelungsstruktur 108a abgedeckt.
  • In einigen Ausführungsformen wird ein anderes Implantationsverfahren durchgeführt, um die Source/Drain Stressoren 112 mit geeigneten Dotanden zu dotieren. In einigen Ausführungsformen werden P-Typ Dotanden in die Source/Drain Stressoren 112 implantiert. Im Ergebnis werden Source- und Drainregionen 112' auf gegenüberliegenden Seiten des Gate-Stack 10b gebildet, wie in 1E gezeigt. Das Implantationsverfahren zur Bildung der Source- und Drainregionen 112' kann vor oder nach der Bildung der dotierten Regionen 116 durchgeführt werden. Ähnlich kann eine Implantationsmaskenlage (nicht gezeigt) verwendet werden um sicherzustellen, dass die Dotanden in geeigneten Positionen implantiert werden.
  • Wie in 1F gezeigt, werden in Übereinstimmung mit einigen Ausführungsformen die Dummy-Abschirmlage 204 und die ARD-Lage 204 (falls gebildet) entfernt. In einigen Ausführungsformen wird die Dummy-Abschirmlage 204 vollständig entfernt. In einigen Ausführungsformen ist die Dummy-Abschirmlage 204 aus einem Photolack-Material hergestellt. Daher kann die Dummy-Abschirmlage 204 leicht unter der Verwendung eines Äscherungsverfahrens oder Stripverfahrens entfernt werden. In einigen Ausführungsformen fungiert die Dummy-Abschirmlage 204 als ein temporärer Haupt-Abstandshalter und wird leicht entfernt. In einigen Ausführungsformen wird, nachdem die Dummy-Abschirmlage 204 entfernt ist, kein Bereich durch die Dummy-Abschirmlage 204 (den temporären Haupt-Abstandshalter) belegt. Im Ergebnis wird die Kontaktoberfläche vergrößert. In einigen Ausführungsformen ist es nicht erforderlich, eine dielektrische Lage zu bilden und sorgfältig das Profil zu einer Bildung eines Haupt-Abstandshalter zu ätzen und aufzubereiten. Verfahrenszeiten und Kosten werden signifikant reduziert. Beim Aufbau von Strukturen der Gate-Stacks ist es in Übereinstimmung mit einigen Ausführungsformen nicht erforderlich, Bereiche zur Bildung des Haupt-Abstandshalters zu definieren. Dichtere Strukturen können so aufgebaut werden. Pitches zwischen Gate-Stacks können verringert werden.
  • Danach wird eine Ätzstopplage 217 über dem Halbleitersubstrat 100, den Gate-Stacks 10a und 10b und den Versiegelungsstrukturen 108a und 108b aufgetragen, wie in 1G in Übereinstimmung mit einigen Ausführungsformen gezeigt. Die Ätzstopplage 217 schließt in einigen Ausführungsformen eine Siliziumnitridlage ein. In einigen Ausführungsformen wird die Ätzstopplage 217 konform über dem Halbleitersubstrat 100 aufgetragen. In einigen Ausführungsformen wird die Ätzstopplage 217 unter der Verwendung eines geeigneten Verfahrens, wie zum Beispiel eines CVD Verfahrens, gebildet. In einigen Ausführungsformen dient die Ätzstopplage 217 auch als eine Stressorlage, welche die Trägermobilität in den Kanalregionen unter den Gate-Stacks erhöht, was daher den Betrieb einer dadurch gebildeten Halbleitervorrichtung verbessert.
  • Wie in 1G gezeigt, liegt in Übereinstimmung mit einigen Ausführungsformen die Ätzstopplage 217 in direktem Kontakt mit den Versiegelungsstrukturen 108a und 108b vor. In einigen Ausführungsformen gibt es keinen Haupt-Abstandshalter oder Zwischenlage zwischen der Versiegelungsstruktur (108a oder 108b) und der Ätzstopplage 217. In einigen Ausführungsformen liegt die gesamte äußere Oberfläche der Versiegelungsstruktur (108a oder 108b) in direktem Kontakt mit der Ätzstopplage 217 vor.
  • Danach wird eine isolierende Lage 219 über der Ätzstopplage 217 aufgebracht, wie in 1G in Übereinstimmung mit einigen Ausführungsformen gezeigt. In einigen Ausführungsformen wird die isolierende Lage 219 aus einem geeigneten dielektrischen Material hergestellt. Das geeignete dielektrische Material kann Siliziumoxid, Siliziumoxynitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG), Fluorsilikatglas (FSG), niedrig-k Material, poröses dielektrisches Material, andere anwendbare Materialien oder eine Kombination davon einschließen. Ein geeignetes Verfahren, wie zum Beispiel ein CVD Verfahren, HDPCVD Verfahren, Spin-on Verfahren, Sputterverfahren, oder eine Kombination davon, wird in Übereinstimmung mit einigen Ausführungsformen durchgeführt, um die isolierende Lage 219 zu bilden.
  • In einigen Ausführungsformen wird ein Planarisierungsverfahren durchgeführt, um die isolierende Lage 219 dünner zu machen. Nach dem Planarisierungsverfahren weist die isolierende Lage 219 eine im Wesentlichen planare Oberfläche auf, um anschließende Verfahrensschritte zu erleichtern. Das Planarisierungsverfahren schließt zum Beispiel ein chemischmechanisches Polierverfahren (CMP) ein. In einigen Ausführungsformen wird/werden anschließend ein oder mehrere Metallgate-Ersatzverfahren durchgeführt, um die Gateelektroden 106a und/oder 106b durch geeignete Metallmaterialien zu ersetzen. Jedoch sind die Ausführungsformen der Erfindung nicht darauf beschränkt. In einigen anderen Ausführungsformen werden die Gateelektroden 106a und 106b nicht ersetzt. In einigen anderen Ausführungsformen wird eine der Gateelektroden 106a und 106b nicht ersetzt.
  • Nach der Planarisierung der isolierenden Lage 219 werden die Gateelektroden 106a und 106b, die als Dummy-Gateelektroden dienen, entfernt, um Öffnungen 118a und 118b zu bilden, wie in 1G in Übereinstimmung mit einigen Ausführungsformen gezeigt. In einigen Ausführungsformen wird ein Ätzverfahren durchgeführt, um die Gateelektroden 106a und 106b gleichzeitig zu entfernen. In einigen anderen Ausführungsformen werden die Gateelektroden 106a und 106b in verschiedenen Ätzverfahren getrennt entfernt.
  • In einigen Ausführungsformen werden die Gateelektroden 106a und 106b unter der Verwendung eines nassen Ätzverfahrens entfernt. Zum Beispiel kann eine Ätzlösung enthaltend NH4OH Lösung, verdünnte-HF, andere geeignete Ätzlösung oder eine Kombination davon verwendet werden. In einigen Ausführungsformen werden die Gateelektroden 106a und 106b unter der Verwendung eines trockenen Ätzverfahrens entfernt. Beispielhafte Ätzmittel schließen Fluor- und/oder Chlor-basierte Ätzmittel ein.
  • Wie in 1H gezeigt, werden in Übereinstimmung mit einigen Ausführungsformen Metall-Gateelektroden 120a und 120b nacheinander in den Öffnungen 118a und 118b gebildet. Jede der Metall-Gateelektroden 120a und 120b schließt in einigen Ausführungsformen eine Austrittsarbeitslage(n) und eine Gateelektrodenlage ein. Die Gateelektrodenlage wird dazu verwendet, um eine elektrische Verbindung zwischen der/den Austrittsarbeitslage(n) und einem anschließend gebildeten Kontakt, gekoppelt an die Gateelektrodenlage, zur Verfügung zu stellen. In einigen Ausführungsformen ist die Gateelektrodenlage aus einem geeigneten Metallmaterial hergestellt. Das geeignete Metallmaterial kann Aluminium, Wolfram, Gold, Platin, Kobalt, andere geeignete Metallmaterialien, eine Legierung davon oder eine Kombination davon einschließen.
  • Die Austrittsarbeitslage(n) stellt/stellen die gewünschte Austrittsarbeit für Transistoren zur Verfügung, um die Leistung der Vorrichtung zu verbessern, einschließlich verbesserter Schwellenspannung. In den Ausführungsformen der Bildung eines NMOS Transistors, kann/können die Austrittsarbeitslage(n) ein N-Typ-Metall sein, das in der Lage ist, einen für die Vorrichtung geeigneten Austrittsarbeitswert zur Verfügung zu stellen. Der Austrittsarbeitswert ist, zum Beispiel, gleich zu oder weniger als ungefähr 4,5 eV. Das n-Typ-Metall kann Metall, Metallkarbid, Metallnitrid oder eine Kombination davon sein. Zum Beispiel schließt das N-Typ-Metall Tantal, Tantalnitrid oder eine Kombination davon ein. In einigen Ausführungsformen schließt die Metall-Gateelektrode 120a das N-Typ Metall ein.
  • Andererseits, in den Ausführungsformen der Bildung eines PMOS Transistors, kann/können die Austrittsarbeitslage(n) ein P-Typ-Metall sein, das in der Lage ist, einen für die Vorrichtung geeigneten Austrittsarbeitswert zur Verfügung zu stellen. Der Austrittsarbeitswert ist, zum Beispiel, gleich zu oder größer als ungefähr 4,8 eV. Das P-Typ-Metall kann Metall, Metallkarbid, Metallnitrid, andere geeignete Materialien oder eine Kombination davon einschließen. Zum Beispiel schließt das P-Typ-Metall Titan, Titannitrid andere geeignete Materialien oder eine Kombination davon ein. In einigen Ausführungsformen schließt die Metall-Gateelektrode 120b das P-Typ Metall ein.
  • Die Austrittsarbeitslage(n) kann/können auch aus Hafnium, Zirkonium, Titan, Tantal, Aluminium, Metallkarbid (z.B., Hafniumkarbid, Zirkoniumkarbid, Titankarbid, Aluminiumkarbid), Aluminiden, Ruthenium, Palladium, Platin, Kobalt, Nickel, leitfähigen Metalloxiden oder einer Kombination davon hergestellt sein.
  • In einigen Ausführungsformen wird die Metallgateelektrode 120a gebildet, bevor die Metallgateelektrode 120b gebildet wird. In einigen Ausführungsformen wird eine Maskenlage (nicht gezeigt) gebildet, um die Öffnung 118b abzudecken und/oder zu füllen, um sicherzustellen, dass die Metallgateelektrode 120 in der Öffnung 118a und nicht in der Öffnung 118b gebildet wird. Die Maskenlage kann auch als eine blockierende Lage bezeichnet werden. In einigen Ausführungsformen ist die Maskenlage aus Polysilizium, amorphem Silizium, Siliziumnitrid, Siliziumoxid, Spin-on Glas, anderen geeigneten Materialien oder einer Kombination davon hergestellt.
  • In einigen Ausführungsformen wird ein Hartmaskenmaterial über der isolierenden Lage 219 aufgetragen, um die Öffnungen 118a und 118b zu überfüllen. Danach wird ein Planarisierungsverfahren durchgeführt, um das Hartmaskenmaterial außerhalb der Öffnungen 118a und 118b zu entfernen. In einigen Ausführungsformen wird ein Maskenelement (nicht gezeigt) gebildet, um das in der Öffnung 118b verbleibende Hartmaskenmaterial abzudecken, so dass das in der Öffnung 118a verbleibende Hartmaskenmaterial freigelegt wird. In einigen Ausführungsformen ist das Maskenelement eine strukturierte Photolack-Lage. Danach wird in Übereinstimmung mit einigen Ausführungsformen das in der Öffnung 118a verbleibende Hartmaskenmaterial unter der Verwendung eines geeigneten Ätzmittels entfernt. Das Maskenelement wird dann entfernt. Als Ergebnis bildet in einigen Ausführungsformen das in der Öffnung 118b verbleibende Hartmaskenmaterial die Maskenlage, welche die Öffnung 118b abdeckt und/oder füllt. In einigen Ausführungsformen wird die Maskenlage dazu verwendet sicherzustellen, dass die Metall-Gateelektrode 120 in der Öffnung 118a und nicht in der Öffnung 118b gebildet wird.
  • In einigen Ausführungsformen wird/werden die Austrittsarbeitslage(n) (wie zum Beispiel ein N-Typ-Metall) unter der Verwendung eines geeigneten Auftragungsverfahrens über die isolierende Lage 219 und die Seitenwände und Böden der Öffnung 118a aufgetragen. Das geeignete Auftragungsverfahrens kann ein PVD-Verfahren, Beschichtungsverfahren, CVD-Verfahren, andere anwendbare Verfahren oder eine Kombination davon einschließen. Danach wird die Gateelektrodenlage unter der Verwendung von, zum Beispiel, einem PVD-Verfahren, Beschichtungsverfahren, CVD-Verfahren, oder ähnlichem über die Austrittsarbeitslage(n) aufgetragen. Die Gateelektrodenlage und die Austrittsarbeitslage(n) werden dann strukturiert, um die Teile außerhalb der Öffnung 118a zu entfernen. In einigen Ausführungsformen wird ein Planarisierungsverfahren, wie zum Beispiel ein CMP-Verfahren, durchgeführt, um die Teile außerhalb der Öffnung 118a zu entfernen. Im Ergebnis wird die Metall-Gateelektrode 120a gebildet. Danach wird die Maskenlage, welche die Öffnung 118b abdeckt und/oder füllt, entfernt.
  • Danach wird die Metall-Gateelektrode 120b in der Öffnung 118b gebildet, wie in 1H in Übereinstimmung mit einigen Ausführungsformen gezeigt. Die Austrittsarbeitslage(n) (wie zum Beispiel ein P-Typ-Metall) und die Gateelektrodenlage wird/werden anschließend gebildet, um die Öffnung 118b zu füllen, und strukturiert, um die Metall-Gateelektrode 120b zu bilden. Es sollte jedoch erkannt werden, dass Ausführungsformen der Erfindung nicht darauf beschränkt sind. In einigen anderen Ausführungsformen wird die Metall-Gateelektrode 120b vor der Metall-Gateelektrode 120a gebildet.
  • Ausführungsformen der Erfindung haben viele Variationen. Wie oben erwähnt, können die Gateelektroden 106a und 106b in verschiedenen Ätzverfahren getrennt entfernt werden. In einigen Ausführungsformen wird die Gateelektrode 106a in einem ersten Ätzverfahren entfernt, und die Gateelektrode 106b wird durch eine Maskenlage (nicht gezeigt) abgedeckt und verbleibt. Danach wird die Metall-Gateelektrode 120a in der Öffnung 118a gebildet. Die Gateelektrode 106b wird entfernt, nachdem die Metall-Gateelektrode 120a gebildet wurde. Danach wird die Metall-Gateelektrode 120b in der Öffnung 118b gebildet.
  • In einigen anderen Ausführungsformen wird ein erster Austauschprozess durchgeführt, um die Gateelektrode 106b durch die Metall-Gateelektrode 120b zu ersetzen. Danach wird ein zweiter Austauschprozess durchgeführt, um die Gateelektrode 106a durch die Metall-Gateelektrode 120b zu ersetzen.
  • Wie in 1H gezeigt, weist der Gate-Stack 10a eine Dicke oder Weite W1 auf. In einigen Ausführungsformen liegt die Weite W1 in einem Bereich von ungefähr 10 nm bis ungefähr 40 nm. Wie in 1H gezeigt, weist in einigen Ausführungsformen die Versiegelungsstruktur 108a eine Dicke oder Weite W2 in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm auf. In einigen anderen Ausführungsformen liegt die Weite W2 in einem Bereich von ungefähr 7 nm bis ungefähr 10 nm. In einigen Ausführungsformen ist die Weite W2 die Weite des Bodenteils der Versiegelungsstruktur 108a.
  • In einigen Ausführungsformen ist die Weite W1 des Gate-Stacks 10a größer als die Weite W2 der Versiegelungsstruktur 108a. In einigen Ausführungsformen liegt ein Weitenverhältnis der Versiegelungsstruktur 108a zu dem Gate-Stack 10a (W2/W1) in einem Bereich von ungefähr 0,05 bis ungefähr 0,7. In einigen anderen Ausführungsformen liegt das Weitenverhältnis (W2/W1) in einem Bereich von ungefähr 0,1 bis ungefähr 0,5.
  • Wie oben erwähnt, wird die Dummy-Abschirmlage 204 als temporärer Haupt-Abstandshalter verwendet und wird entfernt, nachdem S/D Regionen gebildet werden. Der als Kontaktfläche benutzte Bereich wird nicht durch einen Haupt-Abstandshalter belegt. Im Ergebnis wird die Kontaktfläche vergrößert. Wie in 1H gezeigt, ist die Kontaktfläche im Wesentlichen gleich zu einer Weite W3. In einigen Ausführungsformen wird die Weite W3 von einer unteren Oberfläche der Versiegelungsstruktur 108a bis zu einer äußeren Kante der isolierenden Struktur 102 gemessen. In einigen Ausführungsformen liegt die Weite W3 in einem Bereich von ungefähr 20 nm bis ungefähr 50 nm. In einigen anderen Ausführungsformen liegt die Weite W3 in einem Bereich von ungefähr 30 nm bis ungefähr 40 nm. Daher ist es leichter einen Kontakt über eine größere Kontaktfläche zu bilden, da kein Haupt-Abstandshalter die Kontaktfläche belegt. Die Leistung und Ausbeute werden entsprechend verbessert.
  • Wie in 1H gezeigt, weist die Halbleitervorrichtungsstruktur einen Gate-zu-Gate Pitch P auf. Da kein Raum durch einen Haupt-Abstandshalter oder den temporären Haupt-Abstandshalter (die Dummy-Abschirmlage 204, die entfernt wurde) belegt wird, ist der Gate-zu-Gate Pitch P verglichen zu anderen Halbleitervorrichtungsstrukturen mit Haupt-Abstandshaltern verringert. In einigen Ausführungsformen liegt der Gate-zu-Gate Pitch P in einem Bereich von ungefähr 30 nm bis ungefähr 90 nm. In einigen anderen Ausführungsformen liegt der Gate-zu-Gate Pitch in einem Bereich von ungefähr 40 nm bis ungefähr 70 nm.
  • Die Metall-Gateelektroden 120a und 120b liegen jeweils in direktem Kontakt mit den Versiegelungsstrukturen 108a und 108b vor, wie in 1H in Übereinstimmung mit einigen Ausführungsformen gezeigt. Zum Beispiel liegen die Versiegelungsstrukturen 108a und 108b jeweils in direktem Kontakt mit den Austrittsarbeitslagen der Metall-Gateelektroden 120a und 120b vor. Jedoch befindet sich in einigen anderen Ausführungsformen eine andere Lage zwischen der Metall-Gateelektrode und der Versiegelungsstruktur, was genauer im Folgenden beschrieben wird.
  • 2 zeigt in Übereinstimmung mit einigen Ausführungsformen eine Querschnittsansicht einer Halbleitervorrichtungsstruktur. In einigen Ausführungsformen wird die Gate-dielektrische Lage 104 auch durch andere Gate-dielektrischen Lage(n) ersetzt. Wie in 2 gezeigt, werden die Gate-dielektrische Lagen 304a und 304b nacheinander über den Böden und den Seitenwänden der Öffnungen 118a und 118b gebildet, um in Übereinstimmung mit einigen Ausführungsformen die Gate-dielektrische Lage 104 zu ersetzen. In einigen anderen Ausführungsformen werden die Gate-dielektrischen Lagen 304a und 304b aus derselben dielektrischen Lage strukturiert. In diesen Fällen sind die Materialien der Gate-dielektrischen Lagen 304a und 304b die Gleichen. In einigen Ausführungsformen, nachdem die Gate-dielektrische Lagen 304a und 304b gebildet werden, wird eine Maskenlage (nicht gezeigt) gebildet, um eine der Öffnungen (118a oder 118b) abzudecken und/oder zu füllen, um bei der anschließenden Bildung der Metall-Gateelektroden 120a und 120b zu helfen. Ähnlich zu den in 1H gezeigten Ausführungsformen, werden die Metall-Gateelektroden 120a und 120b nacheinander gebildet.
  • Die Gate-dielektrischen Lagen 304a und 304b können ein Material mit einer hohen dielektrischen Konstante (high-k Material) einschließen. Das high-k Material kann Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumsiliziumoxynitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkoniumoxid (HfZrO), andere geeignete high-k dielektrische Materialien, oder eine Kombination davon einschließen. Das high-k Material kann weiterhin Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxynitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat, Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Zirkoniumoxid, Titanoxid, Aluminiumoxid, Hafniumdioxid-Alumina (HfO2— Al2O2) Legierung, andere geeignete Materialien, oder eine Kombination davon einschließen.
  • Wie in 2 gezeigt, liegt die Metall-Gateelektrode 120a oder 120b in Übereinstimmung mit einigen Ausführungsformen nicht in direktem Kontakt mit der Versiegelungsstruktur 108a oder 108b vor. Die Gate-dielektrische Lage 304a (oder 304b) trennt die Metall-Gateelektrode 120a (oder 120b) von der Versiegelungsstruktur 108a (oder 108b). In einigen Ausführungsformen werden Teile der Regionen (wie zum Beispiel die dotierten Regionen 110a und 110b) jeweils durch die Versiegelungsstrukturen 108a und 108b abgedeckt.
  • Ausführungsformen der Erfindung können viele Variationen aufweisen. Zum Beispiel wird die LDS/D Region (wie zum Beispiel die dotierten Regionen 110a oder 110b) nicht darauf beschränkt, durch die Versiegelungsstruktur abgedeckt zu sein. 3 zeigt eine Querschnittsansicht einer Halbleitervorrichtungsstruktur in Übereinstimmung mit einigen Ausführungsformen. Wie in 3 gezeigt, werden in Übereinstimmung mit einigen Ausführungsformen ein terminaler Teil der LDS/D Region (wie zum Beispiel die dotierte Region 110a oder 110b) und eine äußere Oberfläche der Versiegelungsstruktur (wie zum Beispiel die Versiegelungsstruktur 108a oder 108b) bündig miteinander angeordnet oder im Wesentlichen bündig miteinander angeordnet. In einigen Ausführungsformen wird die LDS/D Region (wie zum Beispiel die dotierte Region 110a oder 110b) nicht durch die Versiegelungsstruktur 108a oder 108b abgedeckt oder erstreckt sich nicht unter diese.
  • Ausführungsformen zur Bildung einer Halbleitervorrichtungsstruktur werden zur Verfügung gestellt. Eine Dummy-Abschirmlage, wie zum Beispiel eine Photolack-Lage, wird als ein temporärer Haupt-Abstandshalter verwendet, um in dem Implantationsverfahren zur Bildung der Source- und Drainregionen (z.B. stark dotierten Source- und Drainregionen) der Halbleitervorrichtungsstruktur zu helfen. Die Dummy-Abschirmlage kann danach leicht entfernt werden, so dass kein Haupt-Abstandshalter über den Gate-Stacks der Halbleitervorrichtungsstruktur verbleibt. Daher wird der Gate-zu-Gate Pitch verringert, und die Kontaktfläche wird vergrößert. Da es nicht erforderlich ist, eine dielektrische Lage zu bilden und sorgfältig das Profil zur Bildung eines Haupt-Abstandshalters zu ätzen und zu verbessern, werden Verfahrenszeit und Kosten signifikant reduziert. Die Ausbeute und die Verlässlichkeit der Halbleitervorrichtungsstruktur werden daher verbessert.

Claims (17)

  1. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur, umfassend: Bilden eines Gate-Stacks (10a, 10b) über einem Halbleitersubstrat (100); Bilden einer Versiegelungs-Struktur (108a, 108b) über einer Seitenwand des Gate-Stacks (10a, 10b); Bilden einer durchgehenden Dummy-Abschirmlage (204) über dem Halbleitersubstrat (100), der Versiegelungsstruktur (108a, 108b) und dem Gate-Stack (10a, 10b), wobei die durchgehende Dummy-Abschirmlage (204) ein Photolack-Material umfasst; Durchführen eines Ionen-Implantationsverfahrens auf der durchgehenden Dummy-Abschirmlage (204), um Source- und Drain-Regionen (112', 116) in dem Halbleitersubstrat (100) zu bilden, wobei die durchgehende Dummy-Abschirmlage (204) als eine Implantationsmaske fungiert; und Entfernen der durchgehenden Dummy-Abschirmlage (204), nachdem die Source- und Drain-Regionen (112', 116) gebildet werden.
  2. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 1, weiter umfassend Bilden einer anti-Reflektions dielektrischen Lage (202), ARD-Lage, über dem Halbleitersubstrat (100), der Versiegelungsstruktur (108a, 108b) und dem Gate-Stack (10a, 10b), bevor die durchgehende Dummy-Abschirmlage (204) gebildet wird.
  3. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 2, weiter umfassend ein Entfernen der ARD-Lage (202).
  4. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 1, weiter umfassend Bilden einer leicht dotierten Source/Drain-Region (110a, 110b), LDS/D-Region, in dem Halbleitersubstrat (100), nachdem die Versiegelungsstruktur (108a, 108b) gebildet wird und bevor die durchgehende Dummy-Abschirmlage (204) gebildet wird.
  5. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 1, weiter umfassend Bilden einer Ätzstopplage (217) über dem Halbleitersubstrat (100), der Versiegelungsstruktur (108a, 108b) und dem Gate-Stack (10a, 10b).
  6. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 1, wobei eine Weite der Versiegelungsstruktur (108a, 108b) in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm vorliegt.
  7. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 1, wobei ein Weitenverhältnis der Versiegelungsstruktur (108a, 108b) zu dem Gate-Stack (10a, 10b) in einem Bereich von ungefähr 0,05 bis ungefähr 0,7 vorliegt.
  8. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 1, wobei die durchgehende Dummy-Abschirmlage (204) vollständig entfernt wird.
  9. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 1, weiter umfassend ein Ersetzen einer Gateelektrode (106a, 106b) des Gate-Stacks (10a, 10b) mit einer Metall-Gateelektrode (120a, 120b).
  10. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur, umfassend: Bilden eines ersten Gate-Stack (10a) und eines zweiten Gate-Stack (10b) über einem Halbleitersubstrat (100); Bilden von Versiegelungsstrukturen (108a, 108b) über Seitenwänden jeweils des ersten Gate-Stack (10a) und des zweiten Gate-Stack (10b); Bilden einer durchgehenden Dummy-Abschirmlage (204) über dem Halbleitersubstrat (100), den Versiegelungsstrukturen (108a, 108b), dem ersten Gate-Stack (10a) und dem zweiten Gate-Stack (10b), wobei die durchgehende Dummy-Abschirmlage (204) ein Photolack-Material umfasst; nacheinander Durchführen von Ionen-Implantierungsverfahren auf der durchgehenden Dummy-Abschirmlage (204), um nacheinander erste Source- und Drain-Regionen (116) und zweite Source- und Drain-Regionen (112') in dem Halbleitersubstrat (100) und auf gegenüberliegenden Seiten jeweils des ersten Gate-Stack (10a) und des zweiten Gate-Stack (10b) zu bilden, wobei die durchgehende Dummy-Abschirmlage (204) als eine Implantationsmaske fungiert; und Entfernen der durchgehenden Dummy-Abschirmlage (204), nachdem die ersten Source- und Drain Regionen (116) und die zweiten Source- und Drain Regionen (112') gebildet werden.
  11. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 10, wobei die ersten Source- und Drain Regionen (116) und die zweiten Source-und Drain Regionen (112') mit verschiedenen Dotanden implantiert sind.
  12. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 10, wobei die durchgehende Dummy-Abschirmlage (204) ein photosensitives Polymer umfasst.
  13. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 10, wobei die durchgehende Dummy-Abschirmlage (204) vollständig entfernt wird.
  14. Verfahren zur Bildung einer Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 10, weiter umfassend: Ersetzen einer ersten Gateelektrode (106a) des ersten Gate-Stack (10a) mit einer ersten Metall-Gateelektrode (120a); und Ersetzen einer zweiten Gateelektrode (106b) des zweiten Gate-Stack mit einer zweiten Metall-Gateelektrode (120b).
  15. Halbleitervorrichtungsstruktur, umfassend: ein Halbleitersubstrat (100); ein Gate-Stack (10a, 10b) über dem Halbleitersubstrat (100); eine Versiegelungsstruktur (108a, 108b) über einer Seitenwand des Gate-Stack (10a, 10b), wobei ein Weitenverhältnis der Versiegelungsstruktur (108a, 108b) zu dem Gate-Stack (10a, 10b) in einem Bereich von ungefähr 0,05 bis ungefähr 0,7 vorliegt; eine leicht dotierte Source/Drain-Region (110a, 110b), LDS/D-Region, in dem Halbleitersubstrat (100), wobei ein terminaler Teil der LDS/D-Region (110a, 110b) und eine äußere Oberfläche der Versiegelungsstruktur (108a, 108b) bündig miteinander angeordnet sind; und eine Ätzstopplage (217) über dem Halbleitersubstrat (100), dem Gate-Stack (10a, 10b), und der Versiegelungsstruktur (108a, 108b), wobei die Ätzstopplage (217) in direktem Kontakt mit der Versiegelungsstruktur (108a, 108b) vorliegt und keine Zwischenlage zwischen der Versiegelungsstruktur (108a, 108b) und der Ätzstopplage (217) vorhanden ist, wobei die Versiegelungsstruktur (108a, 108b) Siliziumnitrid umfasst.
  16. Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 15, wobei der Gate-Stack (10a, 10b) eine Metall-Gateelektrode (120a, 120b) und eine Gate-dielektrische Lage (104) umfasst.
  17. Halbleitervorrichtungsstruktur wie beansprucht in Anspruch 16, wobei die Versiegelungsstruktur (108a, 108b) in direktem Kontakt mit der Metall-Gateelektrode (120a, 120b) vorliegt.
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