CN111435662A - 集成电路及其形成方法 - Google Patents

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Abstract

集成电路器件包括具有逻辑区域和存储器区域的半导体衬底，该逻辑区域和存储器区域由具有介电材料的隔离结构的隔离区域分隔开。存储器器件形成在存储器区域上并且包括位于栅极电介质上方的栅电极。伪栅极结构形成在隔离结构上。伪栅极结构具有对应于栅电极的伪栅电极层和对应于栅极电介质的伪栅极介电层。锥形侧壁结构形成在伪栅极结构的面向逻辑区域的一侧上。锥形侧壁结构在隔离结构之上间隔开，并且与伪栅电极层相邻或邻接。本发明的实施例还涉及集成电路及其形成方法。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
在过去的几十年中，集成电路(IC)制造业经历了指数增长。随着IC的发展，功能密度(即，每个芯片区域的互连器件的数量)增加，而部件尺寸减小。其他进展包括引入了嵌入式存储技术和高k金属栅极(HKMG)技术。嵌入式存储技术是将存储器器件与逻辑器件集成在同一半导体芯片上。与针对不同类型的器件使用单独的芯片相比，存储器器件支持逻辑器件的操作并且提高性能。高k金属栅极(HKMG)技术是使用金属栅电极和高k栅极介电层来制造半导体器件。
发明内容
本发明的实施例提供了一种集成电路(IC)，包括：半导体衬底，包括逻辑区域和存储器区域，所述逻辑区域和所述存储器区域由隔离结构分隔开，其中，所述隔离结构包括介电材料；存储器器件，位于所述存储器区域上，其中，所述存储器器件包括位于栅极电介质上方的栅电极；伪栅极结构，位于所述隔离结构上，并且具有对应于所述栅电极的伪栅电极层和对应于所述栅极电介质的伪栅极介电层；以及锥形侧壁结构，位于所述伪栅极结构的面向所述逻辑区域的一侧上，其中，所述锥形侧壁结构在所述隔离结构之上间隔开，并且与所述伪栅电极层相邻或邻接。
本发明的另一实施例提供了一种形成集成电路(IC)的方法，所述方法包括：在半导体衬底的存储器区域和逻辑区域之间的隔离结构上方形成栅极介电层，其中，所述栅极介电层在所述存储器区域和所述逻辑区域上方延伸；在所述栅极介电层上方形成栅电极层；在所述栅电极层上方形成硬掩模；在所述硬掩模上方形成覆盖层；利用第一蚀刻工艺图案化所述覆盖层和所述硬掩模，所述第一蚀刻工艺在所述栅电极层中或上停止并且在所述隔离区域上方形成侧壁，其中，所述侧壁包括面向所述逻辑区域的所述覆盖层和所述硬掩模的侧壁；在所述覆盖层和所述侧壁上方形成间隔件材料的层；以及利用第二蚀刻工艺蚀刻所述间隔件材料的层，其中，所述第二蚀刻工艺在所述逻辑区域中的所述栅极介电层上或中停止，但是保留覆盖所述侧壁的所述间隔件材料的层的一部分。
本发明的又一实施例提供了一种形成集成电路(IC)的方法，所述方法包括：在设置在存储器区域和逻辑区域之间的半导体衬底内的隔离结构上方形成栅极介电层；在所述栅极介电层上方形成栅电极层；在所述栅电极层上方形成硬掩模；在所述硬掩模上方形成覆盖层；利用第一蚀刻工艺图案化所述覆盖层和所述硬掩模，所述第一蚀刻工艺限定所述隔离结构上方的侧壁，其中，所述侧壁包括所述覆盖层和所述硬掩模并且面向所述逻辑区域；蚀刻所述硬掩模以使所述硬掩模在所述侧壁内至少部分地横向缩进；在所述覆盖层和所述侧壁上方形成间隔件材料的层；以及利用第二蚀刻工艺蚀刻所述间隔件材料的层以形成邻近所述侧壁的间隔件。
附图说明
当结合附图进行阅读取时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的一些方面的集成电路(IC)的截面图。
图1B示出了图1A的IC的局部顶视图。
图2示出了根据本发明的其他方面的IC的截面图。
图3示出了根据本发明的其他方面的IC的截面图。
图3A提供了图3的一部分的放大图。
图3B提供了对应于图3A的视图，但涉及与本发明的其他方面有关的不同实施例。
图4示出了根据本发明的其他方面的IC的截面图。
图5示出了根据本发明的其他方面的IC的截面图。
图6至图44示出了经受根据本发明的一些方面的制造工艺的根据本发明的一些方面的IC的一系列截面图。
图45至图46示出了由图6至图44示出的IC和制造工艺上的与根据本发明的一些方面的变型对应的截面图。
图47提供了根据本发明的一些方面的制造工艺的流程图。
具体实施方式
本发明提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与其他元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。术语“第一”、“第二”、“第三”、“第四”等仅是通用标识符，因此，可以在各个实施例中互换。例如，尽管在一些实施例中元件(例如，开口)可以称为“第一”元件，但是在其他实施例中，该元件可以称为“第二”元件。
本发明涉及嵌入式存储器器件。嵌入式存储器器件可以是分裂栅极闪存器件。在这样的器件中，存储器单元的阵列设置在半导体衬底中或上方。包括诸如地址解码器和/或读取/写入电路和/或微控制器的逻辑器件的外围电路布置在存储器阵列的外部，并且可以控制存储器单元的操作和/或执行其他任务。具有隔离结构的隔离区域将存储器阵列与外围电路分隔开。可以在逻辑栅极之前形成存储器阵列的某些部件和隔离结构上的伪栅极堆叠件。这些结构可能会给管理逻辑栅极中使用的材料带来挑战。例如，如果在沉积用于逻辑栅极的高k电介质时，在伪栅极堆叠件的侧壁中存在一定尺寸的缝隙，则沿缝隙壁沉积的高k电介质可能会在后续处理阶段意外暴露。然后，暴露的高k电介质可能会成为污染源，影响器件的其他区域的掺杂水平或导致加工设备的污染。
各个实施例中的本发明提供了形成用于伪栅极堆叠件的平滑表面的锥形侧壁结构的方法，并且提供了形成有这些锥形侧壁结构的器件。伪栅极堆叠件包括伪栅极介电层和伪栅电极层，它们可以对应于存储器区域中的控制栅极的介电层和电极。锥形侧壁结构形成在伪栅极堆叠件的与存储器区域相对的一侧上。锥形侧壁结构与伪栅电极层相邻或邻接。在一些实施例中，锥形侧壁结构具有单一(均质)组分。在一些实施例中，锥形侧壁结构由与伪栅电极层相同的材料制成。在其他实施例中，锥形侧壁结构由不同于伪栅电极层的材料制成。
锥形侧壁结构形成在伪栅极介电层的至少部分厚度之上，并且因此在隔离结构之上间隔开。间距可以在伪栅极介电层的厚度的数量级上。在一些实施例中，间距等于伪栅电极层的厚度。在一些实施例中，间距小于伪栅电极层的厚度。锥形侧壁结构在加工阶段(诸如沉积高k电介质的阶段)提供平滑的表面。在伪栅极介电层的顶部上形成锥形侧壁结构或其部分厚度涉及一种处理，在该处理中，伪栅极介电层在用于形成锥形侧壁结构的蚀刻期间保护逻辑区域。这种保护允许使用侵蚀性蚀刻工艺，而不会冒逻辑区域损坏的风险。
根据本发明的形成IC的方法包括在半导体衬底的上表面中形成隔离结构。隔离结构将半导体衬底的存储器区域与半导体衬底的逻辑区域分隔开。后续步骤可以包括在半导体衬底的存储器区域中的半导体衬底上方形成栅极氧化物，以及在栅极氧化物上方形成导电浮置栅极层。在浮置栅极层上方形成控制栅极介电层，并且在控制栅极介电层上方形成控制栅电极层。控制栅极介电层和控制栅电极层均在隔离结构和逻辑区域上方延伸。控制栅极介电层可以是多层结构。在一些实施例中，控制栅极介电层是氧化物、氮化物、氧化物(ONO)多层结构。在一些实施例中，控制栅电极层是多晶硅。在控制栅电极层上方形成硬掩模层，并且在硬掩模层上方形成覆盖层。硬掩模层和覆盖层都在隔离区域和逻辑区域上方延伸。
硬掩模层可以包括形成在控制栅电极层上方的多层介电材料中的一层。诸如蚀刻停止层、衬垫层等的附加介电阻挡层可以形成为与硬掩模层相邻，并且可以具有类似于硬掩模层的组分和厚度，并且可以像隔离结构上方的堆叠件内的硬掩模层一样进行处理。隔离结构上方的堆叠件从下至上包括控制栅极介电层、控制栅电极层、硬掩模层等层以及覆盖层。在一些实施例中，硬掩模层等层包括氮化物层(意味着主要是氮化硅的层)上方的氧化物层(意味着主要是二氧化硅的层)。在这些教导中的一些中，覆盖层与控制栅极层具有相同的材料。在一些实施例中，覆盖层是多晶硅。
接下来，通过在隔离结构上方形成侧壁的蚀刻工艺(“第一蚀刻工艺”)对覆盖层和硬掩模层进行图案化。侧壁面向逻辑区域并且包括覆盖层和硬掩模层的侧壁。在本发明中，短语“面向逻辑区域”用于将隔离结构的一侧与其他侧区区分开，并且一侧的指示与“面向远离存储器区域”相同，即使一个区域没有完全围绕其他个。在一些实施例中，第一蚀刻工艺在控制栅电极层中或上停止。停止在控制栅电极层上有助于以下所述的硬掩模回蚀刻工艺。随后沉积间隔件材料层。间隔件材料覆盖侧壁。在一些实施例中，间隔件材料是与覆盖层相同的材料。在一些实施例中，间隔件材料是与控制栅电极层相同的材料。在一些实施例中，在沉积间隔件材料之前，蚀刻穿过控制栅电极层以将侧壁向下延伸至控制栅极介电层。在一些其他实施例中，间隔件材料沉积在控制栅电极层上方。
用“第二蚀刻工艺”蚀刻间隔件材料层。在一些实施例中，第二蚀刻工艺在控制栅极介电层中或上停止并且留下覆盖侧壁的锥形侧壁结构。锥形侧壁结构可以由间隔件材料、控制栅电极层和覆盖层中的一个或多个组分。在一些实施例中，第二蚀刻工艺从逻辑区域去除控制栅电极层，同时保留一部分控制栅电极层以形成锥形侧壁结构的底部。通过第二蚀刻工艺形成的锥形侧壁结构具有倾斜但平滑的表面。随后在逻辑区域中蚀刻穿过控制栅极电介质，然后在逻辑区域中形成各种结构。这些结构可以包括具有高k介电常数的金属栅极。
根据本教导的一些方面，在沉积间隔件材料层或使侧壁延伸穿过控制栅电极层之前，采用“回蚀刻工艺”。回蚀刻工艺使硬掩模的一部分凹进到侧壁。如果邻近硬掩模层形成附加的介电阻挡层，诸如蚀刻停止层、衬垫层等，则也可以将这些回蚀刻以凹进到侧壁。在一些实施例中，该工艺导致包括硬掩模层的相邻介电层(即，紧接在覆盖层下方的介电层)的组的最上层的凹进。该回蚀刻工艺确保了在第二次蚀刻工艺之后，硬掩模将被间隔件材料覆盖。如果硬掩模的一部分被暴露，则当去除控制栅极介电层时，它可能会被回蚀刻，从而产生空隙，在空隙中可以沉积高k电介质并且随后暴露高k电介质。
在一些实施例中，间隔件材料是电介质。在实施例中，间隔件材料是氧化物电介质，并且第二蚀刻工艺在控制栅极介电层的氮化物层中或上停止。在实施例中，间隔件材料是氮化物电介质，并且第二蚀刻工艺在控制栅极介电层的氧化物层中或上停止。任何合适的电介质都可以用于间隔件材料，并且控制栅极介电层的任何合适的部分可以提供蚀刻停止。
图1A示出了根据本发明的一些实施例的IC 100的截面图。IC 100包括半导体衬底104，半导体衬底104由包括隔离结构106的边界区域104b划分为存储器区域104m和逻辑区域104l。隔离结构106由介电材料形成并且横向围绕存储器区域104m。伪栅极堆叠件166A形成在隔离结构106上方。锥形侧壁结构187A与伪栅极堆叠件166A交界并且朝向逻辑区域104l锥化。“朝向逻辑区域104l”可以被理解为远离存储器区域104m。
锥形侧壁结构187A可以具有当材料沉积在高度发生阶梯变化的表面上方，然后进行等离子蚀刻而形成的类型的轮廓，该等离子体蚀刻使得材料层覆盖阶梯的侧壁。沉积产生的材料层的垂直厚度变化并且在侧壁附近最厚。轮廓可以由厚度的变化形成，而不受掩模的影响。等离子体蚀刻去除了最薄的材料，而剩余的材料则具有平滑弯曲和锥形的轮廓。锥形侧壁结构187A锥化以相对于伪栅极堆叠件166A的上表面102形成角度，该上表面平行于半导体衬底104的表面。在一些实施例中，该角度在20度和80度之间。在一些实施例中，该角度在30度和70度之间。在一些实施例中，对于锥形侧壁结构187A的一部分实现该角度。在一些实施例中，该角度是从伪栅极堆叠件166A的顶部延伸到锥形末端(靠近隔离结构106)的位置的锥形侧壁结构187A的长度上的平均值。
伪栅极堆叠件166A包括伪栅极介电层183和伪栅电极层181。伪栅电极层181可以是掺杂的多晶硅、其他合适的导电材料、前述的任意组合等。伪栅极介电层183可以具有任何合适的组分。伪栅极介电层183可以是或以其他方式包括氧化物、氮化物、氮氧化硅、其他合适的电介质、前述的任意组合等。在一些实施例中，伪栅极介电层183形成电荷俘获结构。在一些实施例中，伪栅极介电层183包括下部氧化物层183l、中间氮化物层183m和上部氧化物层183u，从而建立氧化物-氮化物-氧化物(ONO)膜。
锥形侧壁结构187A可以是位于邻近伪栅电极层181的边界侧壁间隔件185A的一部分。边界侧壁间隔件185A的原始顶部已在平坦化工艺中去除。结果，边界侧壁间隔件185A可以具有基本为梯形的形状，并且锥形侧壁结构187A可以具有基本为三角形的形状。在一些实施例中，锥形侧壁结构187A的平滑侧壁不到达隔离结构106的表面。在这些实施例中，锥形侧壁结构187A在隔离结构106之上终止。然而，锥形侧壁结构187A可以到达非常靠近隔离结构106的位置。在一些实施例中，锥形侧壁结构187A与隔离结构106间隔开等于伪栅极介电层183的厚度的距离。在一些实施例中，锥形侧壁结构187A在隔离结构106的距离内，该距离小于伪栅极介电层183的厚度。在一些实施例中，锥形侧壁结构187A与隔离结构106的间距大于或等于伪栅极介电层183的一层或多层的厚度。这些间距也可以反映出边界侧壁间隔件185A与隔离结构106的间距。
间隔件172可以形成在伪栅电极层181的与边界侧壁间隔件185A相对的一侧的隔离结构106上。在一些实施例中，间隔件172直接接触伪栅极堆叠件166A的侧壁和/或沿着伪栅极堆叠件166A从伪栅极介电层183的最底部边缘到伪栅极堆叠件166A的最顶部边缘连续延伸。间隔件172可以是或以其他方式包括氧化物、氮化物、氮氧化硅、多晶硅、其他合适的间隔件材料、前述的任意组合等。在一些实施例中，间隔件172包括电荷俘获电介质结构。在一些实施例中，间隔件172包括氧化物-氮化物-氧化物结构，具有外部氧化物层172o、中间氮化物层172m和内部氧化物层172i。可以是氧化物(例如，SiO2)、氮化物(例如，Si3N4)、其他合适的介电材料、前述的任意组合等的外部伪栅极间隔件172p可以将氧化物-氮化物-氧化物结构与伪选择栅电极162A分隔开。
图1B示出了IC 100的顶视图，线A-A’对应于图1A的截面图中的线A-A’。参考图1B，IC 100包括设置在存储器区域104m中或上的存储器单元的阵列。在所示的示例中，存储器单元的阵列包括以6行(R1-R6)和M列(C1-CM)布置的多个分裂栅极闪存单元对108。通常，阵列可以包括任意数量的列和任意数量的行。一对分裂栅极闪存单元108位于每个行和列的交点处。列1和列M是最外面的列，并且最接近边界区域104b，而列CN是存储器阵列的中央区域中的列。
图1A的横截面示出了位于列M和行4的交点处的一对示例分裂栅极闪存单元108。一对分裂栅极闪存单元108包括第一存储器单元108a和第二存储器单元108b。第一和第二单独的源极/漏极区域126a、126b(分别对应于第一和第二存储器单元108a、108b)设置在半导体衬底104中，并且公共存储器源极/漏极区域128(在第一和第二存储器单元108a、108b之间共享)设置在半导体衬底104中，并且在第一和第二单独的源极/漏极区域126a、126b之间横向间隔开。第一单独的源极/漏极区域126a通过第一沟道区域130a与公共存储器源极/漏极区域128分隔开，并且公共存储器源极/漏极区域128通过第二沟道区域130b与第二单独的源极/漏极区域126b分隔开。擦除栅电极144设置在公共存储器源极/漏极区域128上方，并且通过擦除栅极电介质146与公共存储器源极/漏极区域128分隔开。第一和第二浮置栅电极134a、134b分别位于第一和第二沟道区域130a、130b上方。第一和第二控制栅电极138a、138b位于第一和第二浮置栅电极134a、134b上面。第一选择栅电极150a和第二选择栅电极150b分别位于第一沟道区域130a和第二沟道区域130b上面，并且分别通过第一浮置栅电极134a和第二浮置栅电极134b与擦除栅电极144横向间隔开。伪选择栅电极162A形成为邻近隔离结构106。伪栅极堆叠件166A和边界侧壁间隔件185A可以具有与控制栅电极138a、138b、选择栅电极150a、150b和/或擦除栅电极144中的至少一个的上表面共面的上表面102。
一对控制栅极间隔件140位于每个浮置栅电极134a、134b上面，并且衬里控制栅电极138a、138b的相对侧壁。仅一个控制栅极间隔件140被标记。选择栅极电介质156将选择栅电极150a、150b与半导体衬底104分隔开，并且浮置栅极电介质158将浮置栅电极134a、134b与半导体衬底104分隔开。控制栅极电介质160将浮置栅电极134a、134b分别与控制栅电极138a、138b分隔开。在一些实施例中，选择栅极电介质156、浮置栅极电介质158和/或控制栅极电介质160中的至少两个具有彼此相同的组分和相同的厚度，但是在其他实施例中，选择栅极电介质156、浮置栅极电介质158和控制栅极电介质160的每个具有彼此不同的组分和/或不同的厚度。
控制栅电极138a、138b和浮置栅电极134a、134b可以是掺杂的多晶硅、金属、其他合适的导电材料、上述材料的组合等。控制栅极电介质160可以是或以其他方式包括例如氮化物、氧化物、其他合适的电介质、前述的任意组合等。在一些实施例中，控制栅极电介质160包括ONO膜，使得控制栅极电介质160包括下部氧化物层、上部氧化物层以及夹在下部氧化物层和上部氧化物层之间的中间氮化物层。在一些实施例中，控制栅极电介质160的厚度和组分与伪栅极介电层183相同。同样，在一些实施例中，控制栅电极138a、138b的厚度和组分与伪栅电极层181相同。
浮置栅极间隔件142将选择栅电极150a、150b与浮置栅电极134a、134b和控制栅电极138a、138b分隔开。浮置栅极间隔件142位于选择性导电的存储器沟道130a、130b上面。每个浮置栅极间隔件142衬里浮置栅电极134a、134b的一个的侧壁。控制栅极间隔件140和浮置栅极间隔件142可以具有任何合适的组分。控制栅极间隔件140可以是或以其他方式包括例如氮化物、氧化物、其他合适的电介质、前述的任意组合等。在一些实施例中，控制栅极间隔件140的每个都是ONO膜。因此，控制栅极间隔件140可以包括具有外部氧化物层、中间氮化物层和内部氧化物层的氧化物-氮化物-氧化物结构。在其他实施例中，控制栅极间隔件140是均质的。间隔件172可以具有与控制栅极间隔件140相同的组分。
控制栅极间隔件140可以具有在浮置栅电极134a、134b的最上表面下方延伸的最低部分。控制栅极间隔件140可以相对于浮置栅电极134a、134b和控制栅电极138a、138b的侧壁是共形的，并且可以在浮置栅电极134a、134b的上部具有圆形拐角。间隔件140、142的侧壁可以相对于半导体衬底104的上表面成一定角度。在一些实施例中，该角度在25°至89°之间的范围内。在一些实施例中，该角度在65°和89°之间的范围内。
选择栅极电介质156可以是或另外包括例如氧化物、氮化物、其他合适的电介质、前述的组合等。选择栅电极150a、150b可以是或以其他方式包括例如掺杂的多晶硅、金属或其他或多种合适的导电材料、前述的组合等。擦除栅极介电层146罩住擦除栅电极144的底侧，以使擦除栅电极144与公共存储器源极/漏极区域128垂直地间隔开，并使擦除栅电极144与浮置栅电极134a、134b和控制栅极间隔件140横向间隔开。擦除栅电极144可以具有凹形上表面，并且可以是掺杂的多晶硅、金属、其他合适的导电材料、前述的组合等。擦除栅极介电层146可以是或以其他方式包括例如氧化物、氮化物或其他合适的电介质、前述的组合等。
半导体衬底104可以是或以其他方式包括例如体硅衬底、III-V族衬底、绝缘体上硅(SOI)衬底、其他合适的半导体衬底等。隔离结构106由介电材料形成并且可以围绕存储器区域104m。隔离结构106可以是浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、其他合适的隔离结构、前述的组合等。
半导体衬底104的逻辑区域104l包括通过逻辑隔离结构310物理和电学上横向分隔开的第一逻辑器件110a和第二逻辑器件110b。逻辑隔离结构310延伸到半导体衬底104的顶部，并且可以是或以其他方式包括STI结构、DTI结构或其他个合适的隔离结构。第一和第二逻辑器件110a、110b可以是例如IGFET器件、MOSFET器件、DMOS器件、其他合适类型的晶体管或其他类型的半导体器件。
第一和第二逻辑器件110a、110b均包括一对逻辑源极/漏极区域312和选择性导电逻辑沟道322。与逻辑器件110a、110b相关联的逻辑源极/漏极区域312是半导体衬底104的具有第一掺杂类型(例如，p型或n型)的掺杂区。选择性导电逻辑沟道322位于半导体衬底104的顶部中。每个选择性导电逻辑沟道322位于两个逻辑源极/漏极区312之间并且与逻辑源极/漏极区312相邻。选择性导电逻辑沟道322具有与第一掺杂类型相反的第二掺杂类型(例如，P型或n型)，第一掺杂类型与逻辑源极/漏极区域312相关，逻辑沟道322与逻辑源极/漏极区域312配对。
逻辑栅极介电层316a、逻辑栅极介电层316b和逻辑栅电极318堆叠在选择性导电逻辑沟道322上方。第二逻辑栅极介电层316b位于第一逻辑栅极介电层316a上面。逻辑栅电极318位于第二逻辑栅极介电层316b上面。逻辑栅电极318可以是或以其他方式包括例如掺杂的多晶硅、金属、其他合适的导电材料、前述的任意组合等。第一和第二逻辑栅极介电层316a、316b可以是或以其他方式包括例如氮化物、氧化物、高k电介质、其他合适的电介质、述的任意组合等。在一些实施例中，第一逻辑栅极介电层316a是氧化物。在一些实施例中，第二逻辑栅极介电层316b是高k电介质。在一些实施例中，逻辑栅电极318是金属。如本文所用的，高k电介质是介电常数大于约7的介电材料。高k电介质可以是铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)等的金属氧化物或硅酸盐。高k电介质的例子包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2和ZrSiO2等。
在一些实施例中，逻辑侧壁间隔件320衬里逻辑栅电极318和第二逻辑栅极介电层316b的侧壁。逻辑侧壁间隔件320可以帮助包含在逻辑器件110中使用的高k电介质。在隔离结构106上形成伪逻辑栅极结构189。伪逻辑栅极结构189可以包括一层或多层，其组分和/或厚度与第一和第二逻辑器件110a、110b中的各层对应。伪逻辑栅极结构189可以具有与逻辑侧壁间隔件320相同组分的侧壁间隔件191。伪逻辑栅极结构189可有助于在与隔离结构106相邻的逻辑源极/漏极区域312和更远离隔离结构106的逻辑源极/漏极区域312之间实现均匀的掺杂水平。
在一些实施例中，接触通孔161延伸穿过ILD层174到达源极/漏极区域126a、126b和312。接触通孔161是导电的，并且可以是钨、铝铜、铜、铝、其他合适的金属或其他导电材料、前述的组合等。ILD层174可以是或以其他方式包括例如氧化物、氮化物、低k电介质、其他合适的电介质、前述的组合等。如本文所用的，低k电介质是介电常数k小于约3.9的介电材料。
通过锥形侧壁结构187A，边界侧壁间隔件185A为伪栅极堆叠件166A提供了平滑的侧壁。如果没有提供该平滑的侧壁，则在制造期间在伪栅极堆叠件166A的侧面中可能形成空隙并且防止包含第二逻辑栅极介电层316b中使用的诸如高k电介质的材料。边界侧壁间隔件185A形成在伪栅极介电层183的一层或多层之上。该结构允许伪栅极介电层183在形成锥形侧壁结构187A的处理期间保护逻辑区域104l。蚀刻穿过伪栅极介电层183的工艺可以部分破坏边界侧壁间隔件185A。但是伪栅极介电层183非常薄，并且通过沉积电介质薄层(例如沉积以形成逻辑栅极介电层316a的层)，可以容易地关闭由此产生的任何空隙，特别是如果该层用于逻辑区域104l中的高压栅极时。在一些实施例中，在锥形侧壁结构187A下方发现具有第一逻辑栅极介电层316a的组分的一些电介质。
图2提供了根据本发明的一些实施例的包括锥形侧壁结构187B的IC 200的截面图。除了以下差异之外，IC 100的描述通常适用于IC 200。尽管IC 200的锥形侧壁结构187B可以具有与IC100的锥形侧壁结构187A相同的形状，但是锥形侧壁结构187B是伪栅电极层181的一部分而不是不同的边界侧壁间隔件185A。因此，锥形侧壁结构187B在隔离结构106之上终止，距离近似等于伪栅极介电层183的厚度。伪栅电极层181的面向存储器区域的侧面201可以通过掩蔽的蚀刻来成形，而锥形侧壁结构187B可以通过未掩蔽的蚀刻来成形。因此，在一些实施例中，锥形侧壁结构187B具有比伪栅电极层181的面向逻辑区域的侧面201更陡峭的轮廓。在一些实施例中，锥形侧壁结构187B具有比伪栅电极层181的面向存储器区域的侧面201更大的曲率。在一些实施例中，伪栅极介电层183将形成锥形侧壁结构187B的伪栅电极层181的锥形部分中的至少一些与隔离结构106分隔开。
尽管IC 200可以包括如图1A所示的伪逻辑栅极189，但是在该示例中IC 200不包括。其他方面，IC 200包括形成在隔离结构106上的伪选择栅电极162B，而图1A的IC 100包括与隔离结构106相邻的伪选择栅电极162A。在隔离结构106上形成伪选择栅电极162B可以减少化学机械抛光(CMP)期间的凹陷。伪选择栅电极162A和伪逻辑栅极189都可以形成在隔离结构106上。
图3提供了根据本发明的其他实施例的包括锥形侧壁结构187C的IC 300的截面图。图3A提供了在图3中标识的包括锥形侧壁结构187C的IC 300的一部分的放大图。除了在以下描述中突出显示的差异之外，IC 100、200的描述通常适用于IC 300。在一些实施例中，锥形侧壁结构187C是边界侧壁间隔件185C的一部分，并且在伪栅极堆叠件166C的面向逻辑区域的一侧上提供平滑表面。类似于伪栅极堆叠件166A，伪栅极堆叠件166C形成在隔离结构106上。
与伪栅极堆叠件166A相比，伪栅极堆叠件166C包括一个或多个附加层。那些附加层可以包括一个或多个硬掩模层。在该示例中，伪栅极堆叠件166C包括下部硬掩模层324和上部硬掩模层326。下部硬掩模层324和上部硬掩模层326可以由任何合适的材料形成。在一些实施例中，下部硬掩模层324是氮化物硬掩模。在一些实施例中，上部硬掩模层326是氧化物硬掩模。在一些实施例中，也可以在控制栅电极138a、138b上方找到这些相同的硬掩模层。这些硬掩模层也可以形成在擦除栅电极144和选择栅电极150a、150b中的一个或两个上方。为了说明书和权利要求书的目的，堆叠在伪栅电极层181上并且不是层间介电层的任何介电层可以被认为是硬掩模层。伪栅极堆叠件166C可以具有与下部硬掩模层324和上部硬掩模层326相邻或就位的附加介电阻挡层。这些附加介电阻挡层可以是蚀刻停止层、衬垫层等。
边界侧壁间隔件185C邻接、覆盖并符合面向伪栅极堆叠件166C的侧壁的逻辑区域的形状。参考图3A，这些侧壁包括伪栅电极层181的侧壁331、下部硬掩模层324的侧壁333和上部硬掩模层326的侧壁335。在一些实施例中，伪栅电极层181相对于伪栅极介电层183缩进(朝着存储器区域104m)。在一些实施例中，作为下部硬掩模层324和上部硬掩模层326的侧壁的侧壁333和侧壁335中的一个或两个相对于伪栅电极层181的侧壁331缩进距离“d”。在一些实施例中，缩进距离“d”在100和5000埃之间。在一些实施例中，上部硬掩模层326的侧壁335的至少一部分相对于上部硬掩模层326的侧壁335缩进。在一些实施例中，在伪栅极堆叠件166C的顶部处的侧壁335的上部拐角337缩进得最远。如果这些侧壁齐平，则在蚀刻工艺期间最有可能暴露上部拐角337，以形成边界侧壁间隔件185C。
像边界侧壁间隔件185A一样，边界侧壁间隔件185C在隔离结构106之上间隔开。锥形侧壁结构187C在隔离结构106之上的高度处终止，其距离小于或等于伪栅极介电层183的厚度。在一些实施例中，锥形侧壁结构187C由单层材料形成。图3B示出了具有锥形侧壁结构187D的IC 350，该锥形侧壁结构187D与图3A的锥形侧壁结构187C基本相同，但是由两种材料形成。在这种情况下，锥形侧壁结构187D的下部由伪栅电极层181的延伸形成，而其上部由间隔件185D形成。
在根据本发明的锥形侧壁结构187由多层形成的情况下，不同层的材料在组分上相同或足够相似以具有几乎相同的蚀刻敏感性。蚀刻敏感性的相似性有助于形成具有平滑轮廓的锥形侧壁结构187。在一些实施例中，形成锥形侧壁结构187的材料是电介质。在一些实施例中，形成锥形侧壁结构187的材料是氧化物(SiO2)。在一些实施例中，形成锥形侧壁结构187的材料是氮化物(SN)。在一些实施例中，形成锥形侧壁结构187的材料是氮氧化硅。在一些实施例中，形成锥形侧壁结构187的材料是导电的。在一些实施例中，形成锥形侧壁结构187的材料是多晶硅。例如，边界侧壁间隔件185和伪控制栅极层181都可以是多晶硅等。伪栅电极层181的材料不形成锥形侧壁结构187的一部分。
图4示出了根据本发明的其他实施例的IC 400的截面图。除了以下描述中突出显示的差异之外，IC 100的描述通常适用于IC 400。IC 400包括边界侧壁间隔件185E，该边界侧壁间隔件185E形成锥形侧壁结构187E，该锥形侧壁结构187E为伪栅极堆叠件166A提供平滑的侧壁。在一些实施例中，边界侧壁间隔件185E由介电材料形成。在一些实施例中，伪栅极介电层183包括下部氧化物层183l、上部氧化物层183u和中间氮化物层183m。在一些实施例中，边界侧壁间隔件185E包括氧化物并且位于中间氮化物层183m上并与中间氮化物层183m接触。去除上部氧化物层183u以暴露中间氮化物层183m，并且在中间氮化物层183m上停止蚀刻。蚀刻已经去除了中间氮化物层183m的一部分，其结果是边界侧壁间隔件185E似乎沉入氮化物层183m中。在一些实施例中，边界侧壁间隔件185E包括氮化物并且位于上部氧化物层183u上并与上部氧化物层183u接触。在一些实施例中，边界侧壁间隔件185E包括氮化物并且位于下部氧化物层183l上并与下部氧化物层183l接触。
图5示出了根据本发明的其他实施例的IC 500的截面图。除了以下描述中突出显示的差异之外，IC 100的描述通常适用于IC 500。IC 500包括边界侧壁间隔件185A，该边界侧壁间隔件185A形成锥形侧壁结构187A，该锥形侧壁结构187A为伪栅极堆叠件166A提供平滑的侧壁。边界侧壁间隔件185A和锥形侧壁结构187A与隔离结构106间隔开的厚度小于或等于伪栅极介电层183的厚度。边界侧壁间隔件185A可以部分地位于伪栅极介电层183上。然而，在一些实施例中，在形成边界侧壁间隔件185A之后，通过去除伪栅极介电层183的一些部分，已经部分破坏了边界侧壁间隔件185A和锥形侧壁结构187A。在一些实施例中，已经沉积了电介质501以填充锥形侧壁结构187A下方的间隔，从该间隔去除了伪栅极介电层183。在一些实施例中，电介质501填充边界侧壁间隔件185A下方的与伪栅极介电层183的面向逻辑区域的侧面相邻的间隔，该侧面距存储器区域104m最远并且与锥形侧壁结构187A朝其锥化的端部对应。在一些实施例中，电介质501具有与在逻辑器件110中发现的电介质316a相同的组分。在一些实施例中，电介质501是在逻辑区域104l中发现的高压栅极中使用的电介质。
图6至图44提供了一系列截面图600-4400，其示出了根据本发明的工艺在制造的各个阶段的根据本发明的集成电路器件。虽然关于一系列动作描述了图6至图44，将理解的是，在某些情况下，动作的顺序可以改变，并且该一系列动作适用于除了图示的结构以外的结构。在一些实施例中，这些动作中的一些可以全部或部分省略。此外，关于一系列动作描述了图6至图44，应当理解，图6至图44中所示的结构不限于制造方法，而是可以作为与该方法分离的结构而单独存在。
如图6的截面图600所示，隔离结构106形成在半导体衬底104的边界区域104b中。边界区域104b将半导体衬底104的存储器区域104m与半导体衬底104的逻辑区域104l分隔开。隔离结构106在存储器区域104m中的半导体器件与逻辑区域104l中的半导体器件之间提供电隔离。半导体衬底104可以具有从存储器区域104m到逻辑区域104l逐步升高的阶梯状表面。在一些情况下，隔离结构106可以具有彼此成不同角度的侧壁。当执行蚀刻以在用于隔离结构106的半导体衬底104中形成沟槽时，可能会出现这种角度差异。当执行该蚀刻时，沟槽的相对侧壁上的掺杂剂浓度差异会导致一个侧壁比其他侧壁更垂直。隔离结构106可以是或以其他方式包括例如STI结构、DTI结构或其他个合适的隔离结构。半导体衬底104可以是或以其他方式包括例如体硅衬底、SOI衬底、III-V族衬底、其他合适的半导体衬底。半导体衬底104也可以是二元半导体衬底(例如，GaAs)、三元半导体衬底(例如，AlGaAs)、更高阶的半导体衬底。
还通过图6的截面图600示出，在逻辑区域104l中形成逻辑隔离结构310，以将逻辑区域104l划分为第一逻辑区域104l1和第二逻辑区域104l2。第一逻辑区域104l1横向位于隔离结构106和第二逻辑区域104l2之间。第二逻辑区域104l2可以支持此后形成的核心逻辑器件，而第一逻辑区域104l1可以支持此后形成的高压逻辑器件。高压逻辑器件可以是配置为以比核心逻辑器件更高的电压(例如，高一个数量级)工作的逻辑器件。逻辑隔离结构310可以由介电材料形成，并且可以是STI结构、DTI结构或其他个合适的隔离结构。
在一些实施例中，形成隔离结构106和逻辑隔离结构310的工艺包括形成覆盖半导体衬底104的下部衬垫层402和覆盖下部衬垫层402的上部衬垫层404。下部衬垫层402和上部衬垫层404具有不同的材料，并且可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射、热氧化或其他合适的生长或沉积工艺形成。如本文中所使用的，带有后缀“(es)”的术语(例如，工艺)可以是单数或复数。下部衬垫层402可以是氧化物或其他合适的电介质。上部衬垫层404可以是氮化物或其他合适的电介质。下部和上部衬垫层402、404可以形成在沟槽中，利用提供掩模的隔离结构106、310图案化该沟槽。可以用电介质填充沟槽，然后平坦化以产生图6的截面图600所示的结构。可以通过CVD、PVD、溅射或其他合适的沉积工艺来沉积介电层。平坦化工艺可以是化学机械抛光(CMP)或其他合适的平坦化工艺。
如图7的截面图700所示，可以执行蚀刻以从存储器区域104m去除上部衬垫层404和下部衬垫层402。用于执行去除的工艺可以包括：形成并图案化光刻胶层701以覆盖逻辑区域104l，同时保留存储器区域104m，然后在光刻胶层701位于适当的位置的情况下进行蚀刻，以从存储器区域104m去除上部衬垫层404和下部衬垫层402。此后，可以剥离光刻胶层701。
如图8的截面图800所示，然后可以在存储器区域104m中的半导体衬底104的暴露部分上生长栅极氧化物403。然后可以形成覆盖存储器区域104m、边界区域104b和逻辑区域104l的浮置栅极层602。浮置栅极层602可以共形地形成并且可以是掺杂的多晶硅或其他合适的导电材料。浮置栅极层602可以通过CVD、PVD、溅射或其他合适的沉积工艺形成。
如图9的截面图900所示，可以执行平坦化，以从隔离结构106和逻辑区域104l去除浮置栅极层602，平坦化在隔离结构106上停止。平坦化使浮置栅极层602的最顶面凹进至约与隔离结构106和逻辑区域104l中的上部衬垫层404的最顶面齐平。平坦化可以是CMP或其他合适的平坦化工艺。
如图9的截面图900进一步示出的，可以在存储器区域104m、边界区域104b和逻辑区域104l中的平坦化表面上方形成控制栅极堆叠件702。控制栅极堆叠件702包括控制栅极介电层704、控制栅电极层706和控制栅极硬掩模708。控制栅极介电层704覆盖浮置栅极层602。控制栅极介电层704可以包括氧化物、氮化物、其他合适的电介质、前述的任意组合等。控制栅极介电层704可以包括不同电介质的多层。在一些实施例中，控制栅极介电层704是电荷俘获电介质。在一些实施例中，控制栅极介电层704包括具有下部氧化物层704l、覆盖下部氧化物层704l的中间氮化物层704m和覆盖中间氮化物层704m的上部氧化物层704u的ONO膜。控制栅极介电层704可以通过CVD、PVD、其他合适的沉积工艺、前述的任意组合等形成。
控制栅极介电层704非常薄。在一些实施例中，下部氧化物层704l的厚度在10-100埃的范围内。在一些实施例中，下部氧化物层704l的厚度在20-50埃的范围内。在一些实施例中，下部氧化物层704l具有约40埃的厚度。在一些实施例中，中间氮化物层704m的厚度在25-200埃的范围内。在一些实施例中，中间氮化物层704m的厚度在50-100埃的范围内。在一些实施例中，中间氮化物层704m具有约80埃的厚度。在一些实施例中，上部氧化物层704u的厚度在10-100埃的范围内。在一些实施例中，上部氧化物层704u的厚度在20-50埃的范围内。在一些实施例中，上部氧化物层704u具有约40埃的厚度。在一些实施例中，介电层704的总厚度在25-400埃的范围内。在一些实施例中，介电层704的总厚度在50-200埃的范围内。
控制栅电极层706可以共形地形成，并且可以由掺杂的多晶硅或其他合适的导电材料形成。在一些实施例中，形成控制栅电极层706的工艺包括沉积材料，将掺杂剂注入到材料中以及退火以激活掺杂剂。控制栅电极层706的材料可以通过CVD、PVD或其他合适的沉积工艺沉积。在一些实施例中，控制栅电极层706的厚度在600-2000埃的范围内。在一些实施例中，控制栅电极层706的厚度在300-1000埃的范围内。在一些实施例中，控制栅电极层706具有约600埃的厚度。
控制栅极硬掩模708可以包括不同材料的多层。控制栅极硬掩模708可以包括氧化物、氮化物或其他合适的材料。在一些实施例中，控制栅极硬掩模708包括位于第一氮化物层708l上方的氧化物层708m。在一些实施例中，这些层的厚度在从100到1400埃的范围内。在一些实施例中，这些层的厚度例如在200至700埃的范围内。在一些实施例中，这些层为约400埃厚。在一些实施例中，控制栅极硬掩模708还包括位于氧化物层708m上方的第二氮化物层708u。控制栅极硬掩模708可以通过CVD、PVD、其他合适的沉积工艺、前述的任意组合等形成。
如图10的截面图1000所示，可以执行选择性蚀刻以从存储器区域104m去除控制栅极堆叠件702的一部分，从而在浮置栅极层602上方形成一对控制栅极硬掩模210、一对控制栅电极138和一对控制栅极电介质160。选择性蚀刻在隔离结构106上留下伪栅极堆叠件166。在一些实施例中，用于执行选择性蚀刻的工艺包括形成和图案化光刻胶层1001。可以图案化光刻胶层1001以覆盖逻辑区域104l、边界区域104b的一部分以及形成控制栅电极138的负像的存储器区域104m的一部分。然后可以在光刻胶层1001就位的情况下施加蚀刻工艺，直到浮置栅极层602暴露。然后可以剥离光刻胶层1001。
留在隔离结构106上的伪栅极堆叠件166包括伪栅电极层181和伪栅极介电层183。伪栅电极层181具有与控制栅电极138相同的厚度和组分，并且伪栅极介电层183具有与控制栅极电介质160相同的厚度和组分。在一些实施例中，伪栅极介电层183包括与上部氧化物层704u对应的上部氧化物层183u、与中间氮化物层704m对应的中间氮化物层183m以及与下部氧化物层704l对应的下部氧化物层183l。
如图11的截面图1100所示，可以形成控制栅极间隔件层902，控制栅极间隔件层902覆盖并衬里图10的截面图1000所示的结构。控制栅极间隔件层902共形地形成在控制栅电极138和伪栅极堆叠件166上方。控制栅极间隔件层902可以具有任何合适的组分。控制栅极间隔件层902可以是氧化物、氮化物、其他合适的电介质、前述的任意组合等。在一些实施例中，控制栅极间隔件层902是或包括ONO膜，例如，下部氧化物层902l、中间氮化物层902m和上部氧化物层902u。控制栅极间隔件层902可以通过CVD、PVD或其他合适的沉积工艺形成。
如图12的截面图1200所示，执行蚀刻以从控制栅极间隔件层902(见图11)形成控制栅极间隔件140。控制栅极间隔件140覆盖控制栅电极138的侧壁。蚀刻还沿着伪栅极堆叠件166的面向存储器区域104m的侧壁形成侧壁间隔件172a。在一些实施例中，侧壁间隔件172a位于隔离结构106上面。蚀刻工艺可以包括选择性地去除相对于垂直方向最薄的控制栅极间隔件层902的等离子体蚀刻或任何其他合适的蚀刻工艺。为了便于说明，示出了具有垂直侧壁的控制栅极间隔件140和侧壁间隔件172a。更典型地，这些间隔件在顶部是圆形的，并形成平滑地锥化的侧壁表面。还由图12的截面图1200示出，可以对浮置栅极层602(参见图11)和栅极氧化物403执行蚀刻，以形成一对浮置栅电极134和一对浮置栅极电介质158。控制栅极间隔件140和控制栅极硬掩模210可以用作该蚀刻的掩模。
如图13的截面图1300所示，浮置栅极间隔件142可以形成在浮置栅电极134和控制栅极间隔件140的侧壁上。外部伪栅极间隔件172p也可以形成在侧壁间隔件172a的外侧壁上。浮置栅极间隔件142和外部伪栅极间隔件172p可以是氧化物或其他合适的电介质。形成浮置栅极间隔件142和外部伪栅极间隔件172p的工艺可以包括在图12的截面图1200所示的结构上方沉积浮置栅极间隔件层，随后进行等离子体蚀刻或任何其他合适的蚀刻工艺，这些蚀刻选择性地去除相对于垂直方向最薄的浮置栅极间隔件层。可以通过CVD、PVD或其他合适的沉积工艺共形地沉积浮置栅极间隔件层。为了易于说明，浮置栅极间隔件142和外部伪栅极间隔件172p示出为具有垂直侧壁。更典型地，这些侧壁在顶部是圆形的并形成平滑地锥化的侧壁表面。
如图14的截面图1400所示，可以在横向位于浮置栅电极134之间的半导体衬底104中形成公共存储器源极/漏极区域128。形成公共存储器源极/漏极区域128的工艺可以包括形成和图案化光刻胶层1401，该光刻胶层1401覆盖逻辑和边界区域104l、104b，并且进一步覆盖公共源极/漏极间隙1204外部的存储器区域104m。可以在光刻胶层1401就位的情况下执行离子注入或其他合适的掺杂工艺。可以使用光刻图案化光刻胶层1401。
如图15的截面图1500所示，可以去除公共源极/漏极间隙1204内的浮置栅极间隔件142。去除浮置栅极间隔件142的工艺可以包括在光刻胶层1401就位的情况下的蚀刻。此后可以剥离光刻胶层1401。
如图16的截面图1600所示，可以形成擦除栅极介电层146，擦除栅极介电层146覆盖公共存储器源极/漏极区域128并且衬里公共源极/漏极间隙1204(见图15)内的浮置栅电极134的侧壁和控制栅极间隔件140的侧壁。擦除栅极介电层146可以由氧化物、氮化物或其他合适的电介质形成。形成擦除栅极介电层146的工艺可以包括高温氧化(HTO)、原位蒸汽生成(ISSG)氧化、其他合适的沉积或生长工艺、前述的任意组合等。在一些实施例中，由于在公共存储器源极/漏极区域128中的离子注入，擦除栅极电介质146发展成弯曲的或球形的表面轮廓。公共存储器源极/漏极区域128的中心区域接收较大剂量的掺杂剂，并且因此经历比公共存储器源极/漏极区域128的外围区域更大的损坏。因此，与外围区域相比，氧化物可以在中心区域更快地生长。可以通过选择性蚀刻去除形成在公共源极/漏极间隙1204外部的介电材料。可以形成用于该蚀刻的光刻胶层1601并将其图案化以覆盖公共存储器源极/漏极区域128并且悬于控制栅极硬掩模210的上方。在蚀刻之后，可以剥离光刻胶层1601。
如图17的截面图1700所示，可以在存储器区域104m的位于浮置栅电极134和公共存储器源极/漏极区域128外部的部分上方形成存储器介电层1502。存储器介电层1502可以是氧化物、氮化物或其他合适的电介质。可以通过HTO、ISSG氧化、其他合适的沉积或生长工艺、前述的任意组合等来形成存储器介电层1502。
还由图17的截面图1700示出，可以形成覆盖存储器介电层1502和存储器区域、逻辑区域以及边界区域104m、104l、104b中的其他结构的选择栅极层1504。选择栅极层1504可以由掺杂的多晶硅、金属或其他合适的导电材料形成，并且可以通过CVD、PVD或其他合适的沉积工艺形成。图17的截面图1700还示出了形成在选择栅极层1504上方的存储器抗反射涂层(ARC)1506。存储器ARC 1506可以形成为具有平坦的或基本平坦的顶面。可以例如通过旋涂工艺来沉积存储器ARC 1506，其中，当液体ARC涂层位于晶圆表面上时，半导体衬底104的晶圆围绕其中心旋转。由于液体ARC涂层的流动性，液体ARC涂层倾向于发展成水平表面。在旋转液体ARC涂层之后，可以执行烘烤步骤以硬化存储器ARC 1506。
如图18的截面图1800所示，可以执行一个或多个工艺以去除存储器ARC 1506(见图17)，并且减薄选择栅极层1504，直到其上表面约与控制栅电极138的上表面齐平。该工艺形成擦除栅电极144。去除和减薄可以通过蚀刻工艺进行，对于该蚀刻工艺，存储器ARC1506和选择栅极层1504具有近似相等的敏感性。可以回蚀刻存储器ARC 1506，直到暴露出选择栅极层1504，之后，可以一起回蚀刻选择栅极层1504和存储器ARC 1506，直到完全去除存储器ARC 1506。然后可以回蚀刻选择栅极层1504，直到其顶面与控制栅电极138的顶面大约齐平为止。蚀刻工艺使凹进的选择栅极层1504具有基本平坦的表面。可以在蚀刻之后将掺杂剂注入选择栅极层1504中，随后进行退火以激活掺杂剂。
如图19的截面图1900所示，可以在图18的截面图1800所示的结构上方共形地形成存储器硬掩模层1702。存储器硬掩模层1702可以由氮化物、氧化物或其他合适的硬掩模材料形成。存储器硬掩模层1702可以通过CVD、PVD或其他合适的沉积工艺形成。
如图20的截面图2000所示，蚀刻可用于从存储器硬掩模层1702(见图19)形成一对选择栅极硬掩模152、擦除栅极硬掩模159和伪选择栅极硬掩模164。选择栅极硬掩模152覆盖与公共存储器源极/漏极区域128相对的浮置栅电极的侧面。擦除栅极硬掩模159覆盖公共存储器源极/漏极区域128。伪选择栅极硬掩模164形成在隔离结构106上方。蚀刻工艺不需要掩模。可以通过去除相对于垂直方向最薄的存储器硬掩模层1702来形成期望的结构。
还通过图20的截面图2000示出，可以执行另一蚀刻以从选择栅极层1504(见图19)图案化选择栅电极150和伪选择栅电极162。选择栅极硬掩模152、擦除栅极硬掩模159和伪选择栅极硬掩模164可以提供用于该蚀刻的掩模。尽管在图中未示出，但是该蚀刻可以部分地去除硬掩模。
如图21的截面图2100所示，可以在图20的截面图2000所示的结构上方形成第一硬掩模ARC 2102。第一硬掩模ARC 2102可以形成为具有平坦的或基本平坦的顶面。如图22的截面图2200所示，然后可以使用非选择性回蚀刻工艺来使图20的截面图2000所示的结构的最上部凹进。回蚀刻工艺可以在控制栅极硬掩模708上或中停止。在一些实施例中，控制栅极硬掩模708包括第二氮化物层708u，通过回蚀刻工艺完全去除第二氮化物层708u。在一些实施例中，回蚀刻在氧化物层708m中继续回采，如图22的截面图2200所示。在一些实施例中，回蚀刻继续穿过氧化物层708m并且停止在第一氮化物层708l上或中。在回蚀刻刻工艺之后，如图23的截面图2300所示，可以去除第一硬掩模ARC 2102。
如图24的截面图2400所示，可以在图23的截面图2300所示的结构上方形成第一伪覆盖层2304，并且可以在第一伪覆盖层2304上方形成底部抗反射涂层(BARC)2401。在一些实施例中，第一伪覆盖层2304是多晶硅，但是可以替代地使用其他合适的材料。第一伪覆盖层2304可以部分地与其覆盖的表面共形。伪覆盖层2304可以通过CVD、PVD、其他合适的沉积工艺、前述的任意组合等形成。BARC 2401可以由液体涂层形成，该液体涂层旋涂在伪覆盖层2304上以提供平坦的或基本平坦的顶面。在旋涂伪BARC 2401之后，可以执行烘烤步骤以硬化伪BARC 2401。
如图25的截面图2500所示，可以执行工艺以去除伪BARC 2401(参见图24)并留下具有基本平坦表面的第一伪覆盖层2304。该工艺可以是蚀刻，在该蚀刻下，伪BARC 2401和第一伪覆盖层2304具有非常相似的蚀刻速率。最初，蚀刻穿过伪BARC 2401进行，直到暴露出第一伪覆盖层2304。蚀刻继续同时蚀刻伪BARC 2401和第一伪覆盖层2304，直到完全去除伪BARC 2401。该蚀刻工艺可以在控制栅极堆叠件702上方留下具有良好限定的厚度的第一伪覆盖层2304。在一些实施例中，该厚度在100至10000埃的范围内，例如1600埃。
如图26的截面图2600所示，可以在第一伪覆盖层2304上方形成光刻胶掩模2601并且图案化光刻胶掩模2601。与其他光刻胶掩模一样，可以通过包括旋涂的工艺来形成光刻胶掩模2601，或在结构的表面上形成光刻胶，通过中间掩模或其他光刻掩模将光刻胶选择性地暴露于光，并且使用化学显影剂去除曝光或未曝光的部分。
如图27的截面图2700所示，可以通过第一伪覆盖层2304、伪衬垫层304并进入伪栅极堆叠件166进行蚀刻。该蚀刻可以包括一个或多个各向同性蚀刻工艺。光刻胶掩模2601可以将蚀刻限制在逻辑区域104l和逻辑区域104l的一侧的边界区域104b的一部分。蚀刻继续穿过在从图21的截面图2100到图22的截面图2200转变所示的平面化工艺之后所保留的控制栅极硬掩模708的尽量多的层。蚀刻在隔离结构106上方产生侧壁2704。在一些实施例中，侧壁2704包括下部氮化物层和位于氮化物层上方的氧化物层。在图27的截面图2700所示的示例中，下部氮化物层是控制栅极硬掩模708的第一氮化物层708l，并且该氮化物层上方的氧化物层是氧化物层708m。在一些实施例中，侧壁2704包括第一氮化物层708l和在蚀刻穿过氧化物层708m之后形成的氧化物衬垫层。侧壁2704可以具有与第一氮化物层708l和氧化物层708m相邻或就位的附加介电阻挡层。介电层可以是硬掩模层、蚀刻停止层、衬垫层等。在一些实施例中，这些层的厚度在100埃至1000埃的范围内。在形成侧壁2704的蚀刻之后，可以去除光刻胶掩模2601。像其他光刻胶掩模一样，光刻胶掩模2601可以通过完全曝光和显影、蚀刻、灰化或任何其他合适的去除工艺来去除。
如图28的截面图2800所示，根据本发明的一些方面，可以执行蚀刻以将第一伪覆盖层2304和伪栅电极层181之间的层凹入侧壁2704。在一些实施例中，氧化物和氮化物层相对于可以是多晶硅的第一伪覆盖层2304凹进。在一些实施例中，凹进的层包括氧化物和氮化物层。凹进氮化物层可以包括控制栅极硬掩模708的第一氮化物层708l。凹进氧化物层可以包括控制栅极硬掩模708的氧化物层708m和/或伪衬垫层304。根据本教导的一些方面，回蚀刻工艺是各向异性蚀刻工艺。在一些实施例中，蚀刻工艺是湿蚀刻工艺。合适的湿蚀刻工艺可以包括用氢氟酸(HF)蚀刻。合适的各向异性蚀刻工艺的其他示例是针对氧化物的用HF蒸气和针对氮化物的用H3PO4蒸气进行的蚀刻。对于被回蚀刻以产生如图28所示的凹进的上部拐角337的最上层，蚀刻工艺可以具有较高的蚀刻速率。例如，可以通过蚀刻工艺产生凹进的上拐角337，对于该蚀刻工艺，氧化物层比氮化物层具有更大的敏感性。蚀刻工艺可以提供条件，在该条件下，氧化物可以具有氮化物的蚀刻速率的两倍或更多倍。使这些层凹进可以防止它们在后续处理阶段暴露。
在一些实施例中，如图29的截面图2900所示，在处理的该阶段执行另一蚀刻以使侧壁2704延伸穿过伪栅电极层181并且从逻辑区域104l去除伪栅电极层181。在一些实施例中，跳过该蚀刻步骤并且在处理的稍后阶段从逻辑区域104l去除伪栅电极层181。该蚀刻可以减小第一伪覆盖层2304的厚度，但是不去除第一伪覆盖层2304。该蚀刻可以是各向同性蚀刻，诸如利用等离子体的干蚀刻，由此伪栅电极层181不会显著凹入侧壁2704中。蚀刻工艺在伪栅极介电层183上或中停止。在伪栅极介电层183由不同材料的多层构成的情况下，蚀刻可以在任何合适的层上停止。当蚀刻停止在某个层上时，通常会在蚀刻工艺结束之前将该层蚀刻到一定程度。
如果伪栅电极层181是多晶硅，则合适的蚀刻工艺可以使用氟化学物质。氟化学物质可使用由四氟甲烷(CF4)、氟仿(CHF3)、二氟甲烷(例如CH2F2)、六氟化硫(SF6)、六氟乙烷(C2F6)、六氟丙烯(C3F6)、八氟环丁烷(C4F8)、全氟环戊烯(C5F8)、其他合适的氟化合物、前述的任意组合等生成的等离子体。氩气、氧气和其他合适的气体也可以包括在蚀刻化学物质中。
如图30的截面图3000所示，侧壁间隔件层3001可以形成为覆盖侧壁2704、第一伪覆盖层2304、隔离结构106和逻辑区域104l。侧壁间隔件层3001可以由任何合适的材料形成。在一些实施例中，侧壁间隔件层3001是多晶硅。在一些实施例中，侧壁间隔件层3001是介电材料。在一些实施例中，侧壁间隔件层3001是氧化物、氮化物或氮氧化硅。在一些实施例中，侧壁间隔件层3001是与第一伪覆盖层2304相同的材料。在一些实施例中，侧壁间隔件层3001是与伪栅电极层181相同的材料。在侧壁间隔件层3001沉积之前的伪栅电极层181的暴露部分上方通常形成原生氧化物层，允许区分两层，即使它们是相同的材料。侧壁间隔件层3001可以通过CVD、PVD、其他合适的沉积工艺、前述的任意组合等共形地形成。
如图31的截面图3100所示，执行蚀刻以去除侧壁间隔件层3001的最薄部分(参见图30)，包括该层的覆盖逻辑区域104l的部分，同时保留侧壁间隔件层3001的一部分形成边界侧壁间隔件185。在一些实施例中，边界侧壁间隔件185具有平滑的表面和在逻辑区域104l的方向上锥化的轮廓。边界侧壁间隔件185的表面3101可以沿着该锥形的长度平滑地弧形。示出了边界侧壁间隔件185位于伪栅极介电层183上并且在隔离结构106之上间隔开该层的厚度，但是，如果使用蚀刻将侧壁2704延伸通过伪栅电极层181，则该蚀刻可能已经进行到伪栅极介电层183一定程度，在该情况下，边界侧壁间隔件185比图31的截面图3100所示的稍微更低。
在一些实施例中，形成边界侧壁间隔件185的蚀刻是干蚀刻。在一些实施例中，蚀刻工艺是第一伪覆盖层2304和侧壁间隔件层3001具有相似的敏感性的蚀刻工艺。如果这些层均由相同材料形成，则有助于识别这种工艺。干蚀刻可以使用任何合适的化学物质。在一些实施例中，侧壁间隔件层3001是多晶硅，并且干蚀刻使用氟化学物质。氟化学物质可使用由四氟甲烷(CF4)、氟仿(CHF3)、二氟甲烷(CH2F2)、六氟化硫(SF6)、六氟乙烷(C2F6)、六氟丙烯(C3F6)、八氟环丁烷(C4F8)、全氟环戊烯(C5F8)、其他合适的氟、前述的任意组合等生成的等离子体。在一些实施例中，侧壁间隔件层3001是电介质，并且干蚀刻使用氯或溴化学物质。氯或溴化学物质可以使用由氯(Cl2)、溴化氢(HBr)、其他合适的卤化物、前述的任意组合等生成的等离子体。在两种情况下，蚀刻化学物质中也可以包括氩气、氧气和其他合适的气体。通过该蚀刻工艺的结束，伪栅极介电层183的至少部分厚度可以保留在逻辑区域104l上方。
如图32的截面图3200所示，可以进行进一步的蚀刻以从逻辑区域104l去除伪栅极介电层183。该蚀刻工艺还可以从逻辑区域104l去除上部衬垫层404(见图31)。蚀刻可以以蚀刻工艺结束，对于该工艺而言，上部衬垫层404比下部衬垫层402具有更高的敏感性，并且可以停止在下部衬垫层402上。如图32所示，该蚀刻趋向于产生区域3201，在区域3201中，伪栅极介电层183相对于边界侧壁间隔件185凹进。因此，由边界侧壁间隔件185限定的平滑表面3101不进行至伪栅极介电层183。由于在这些附图中使用的比例，凹进区域3201示出为宽度小于其高度，然而，伪栅极介电层183非常薄，并且该凹槽的深度可能大大超过其宽度。
如图33的截面图3300所示，然后可以在图32的截面图3200所示的结构上方形成逻辑栅极堆叠件3301。逻辑栅极堆叠件3301可以包括第一逻辑栅极介电层3303、高k逻辑栅极介电层3305、逻辑栅电极层3307和逻辑栅极硬掩模层3309。通常，逻辑栅极介电层可包括任何合适数量的介电层及其组合，并且可以具有在逻辑区域104l中的不同器件之间变化的厚度和/或组分。如图33的截面图3300所示，根据本发明的一些实施例，在沉积高k逻辑栅极介电层3305之前，第一逻辑栅极介电层3303填充在边界侧壁间隔件185下方的任何凹进区域3201中。逻辑栅电极层3307可以是掺杂的或未掺杂的多晶硅或其他合适的材料。逻辑栅电极层3307可以是在处理的后续阶段将由金属代替的伪栅极层。逻辑硬掩模层3309可以是氮化物、氧化物、其他合适的电介质、前述的任意组合等。可以通过CVD、PVD、化学镀、电镀、其他合适的生长或沉积工艺、前述的任意组合等共形地形成逻辑栅极堆叠3301的层。
如图34的截面图3400所示，可以形成、图案化光刻胶3401，然后将其用于选择性地蚀刻逻辑栅极堆叠件3301以形成逻辑器件110a、110b。逻辑器件110a、110b中的每个可以包括第一逻辑栅极介电层316a、第二逻辑栅极介电层316b、伪逻辑栅电极3307和逻辑栅极硬掩模3309。第一逻辑栅极介电层3303(见图33)的一小部分可以在边界侧壁间隔件185下方留下以形成电介质501。选择性蚀刻可以包括一系列等离子体蚀刻，以去除逻辑栅极堆叠件3301的各个层的未掩蔽部分。蚀刻也可以进行至穿过覆盖层402。可以在该工艺结束时或在已经图案化逻辑栅极硬掩模3309之后的其他时间去除光刻胶3401。
如图35的截面图3500所示，然后可以形成光刻胶3501并对其图案化以覆盖逻辑区域104l，同时使存储器区域104m暴露。然后可以施加蚀刻工艺以从存储器区域104m去除伪覆盖层2304。在蚀刻工艺之后，可以剥离光刻胶3501。
如图36的截面图3600所示，然后可以沿着选择栅电极150、逻辑器件110a、110b和伪选择栅电极162的外侧壁形成逻辑侧壁间隔件320。逻辑侧壁间隔件320可以是氧化物、氮化物、其他合适的电介质、前述的任意组合等。可以通过沉积间隔件材料，然后蚀刻以从其最薄的位置去除间隔件材料而形成逻辑侧壁间隔件320。间隔件材料可以通过CVD、PVD、其他合适的沉积工艺、前述的任意组合等共形地沉积。可以通过任何合适的蚀刻工艺来蚀刻间隔件材料以形成逻辑侧壁间隔件320。
还由图36的截面图3600示出，然后可以注入掺杂剂以在存储器区域104m中形成单独的存储器源极/漏极区域126和在逻辑区域104l中形成逻辑源极/漏极区域312。形成单独的存储器源极/漏极区126和逻辑源极/漏极区312的工艺可以包括将离子注入到半导体衬底104中。可以选择掺杂剂和/或注入能量以通过诸如伪衬垫层304和存储器介电层1502的层执行离子注入。可以在掩蔽的情况下在一系列步骤中进行离子注入，以提供在源极/漏极区域之间变化的掺杂水平。
如图37的截面图3700所示，然后可以从存储器源极/漏极区126去除伪衬垫层304和存储器介电层1502，随后进行硅化以形成硅化物衬垫3701。可以通过蚀刻，然后清洁以去除蚀刻残留物来去除伪衬垫层304和存储器介电层1502。合适的清洁工艺可以包括施加硫酸过氧化氢混合物(SPM)或其他合适的清洁溶液或混合物。硅化物衬垫3701可以是硅化镍或其他合适的硅化物，并且可以通过任何合适的硅化工艺形成。
如图38的截面图3800所示，然后可以在图37的截面图3700所示的结构上方形成第二硬掩模ARC 3801。第二硬掩模ARC 3801形成有平坦的或基本平坦的顶面。形成第二硬掩模ARC 3801的工艺可以包括旋涂有机ARC涂层。
如图39的截面图3900所示，可以执行蚀刻以从图38的截面图3800所示的结构中去除上层。这可以通过CMP工艺来完成。然而，在一些实施例中，使用一种或多种工艺进行蚀刻来完成去除，对于该工艺，所去除的各种材料具有相似的敏感性，从而上表面保持基本平坦。合适的蚀刻工艺可以是干蚀刻，干蚀刻包括来自碳氟化合物和He蚀刻剂的等离子体。在一些实施例中，蚀刻在硬掩模层708m、708l的一个上停止。在一些实施例中，蚀刻在伪栅电极层181上停止并且去除硬掩模708m、708l。
如图40A的截面图4000所示，然后可以去除第二硬掩模ARC 3801(见图39)，随后形成下部ILD层174l，如图40B的截面图4010所示。下部ILD层174l可以是氧化物、低k电介质、其他合适的电介质、前述的任意组合等。可以通过蚀刻或任何其他合适的去除工艺来去除第二硬掩模ARC 3801。形成下部ILD层174l的工艺可以包括沉积下部ILD层174l。可以通过CVD、PVD、溅射或任何其他合适的工艺来沉积下部ILD层174l。
如图41的截面图4100所示，下部ILD层174l可以被平坦化并且其顶面凹进以暴露逻辑栅极硬掩模3309。平坦化和凹进可以通过CMP或任何其他合适的工艺或工艺的组合。
如图42的截面图4200所示，第二伪覆盖层4201可以形成在存储器区域104m和隔离结构106上方。第二伪覆盖层4201可以是氧化物、氮化物或任何其他合适的电介质、或前述的组合等。形成第二伪覆盖层4201的工艺可以包括通过CVD、PVD或任何其他合适的沉积工艺沉积第二伪覆盖层4201的材料，以及随后使用光刻胶掩模4203图案化第二伪覆盖层4201以从逻辑区域104l去除第二伪覆盖层4201。然后可以剥离光刻胶掩模4203。同样由图42的截面图4200示出，可以执行蚀刻以去除逻辑栅极硬掩模3309(见图41)。去除逻辑栅极硬掩模3309的工艺可以是蚀刻工艺，其中第二伪覆盖层4201用作掩模。
如图43的截面图4300所示，逻辑栅电极318可以形成在通过去除逻辑栅极硬掩模3309而留下的开口中。逻辑栅电极可以是任何合适的材料。在一些实施例中，逻辑栅电极318是金属。形成逻辑栅电极318的工艺可以包括形成填充逻辑区域104l中的开口的电极材料层，然后进行平坦化。可以通过CVD、PVD、化学镀、电镀或其他合适的生长或沉积工艺来形成导电层。平坦化可以从逻辑区域104l中的开口的外部去除导电层，并且还可以去除第二伪覆盖层4201。平坦化工艺可以是CMP或任何其他合适的平坦化工艺。
如图44的截面图4400所示，可以在图43的截面图4300所示的结构上方形成上部ILD层174u。上部ILD层174u可以是氧化物、低k电介质、其他合适的电介质、前述的任意组合等。上部ILD层174u可以通过CVD、PVD、溅射或任何其他合适的工艺来沉积，并且可以在沉积之后被平坦化。平坦化工艺可以是CMP或任何其他合适的平坦化工艺。
还通过图44的截面图4400示出，可以形成接触通孔161，接触通孔161穿过上部ILD层174u和下部ILD层174l延伸到单独的存储器源极/漏极区域126、逻辑源极/漏极区域312以及其他合适的位置。可以通过任何合适的工艺来形成接触通孔161，例如，通过图案化穿过上部ILD层174u和下部ILD层174l的开口，然后用导电材料填充这些开口来形成接触通孔161。
图45至图46提供了示出在制造的各个阶段的根据本发明的一些其他实施例的集成电路器件的截面图。这些视图示出了由图6至图44所示的制造工艺的变化产生的集成电路。图45示出了截面图4500，该截面图4500示出了如果侧壁间隔件层3001形成在图28的截面图2800所示的结构上方而没有首先蚀刻穿过如图28的截面图2800所示的伪栅电极层181的结果。图46是当将图31的截面图3100所示的蚀刻工艺施加至图45的截面图4500所示的结构时得到的截面图4600。比较图31和图45示出，所得的结构可以非常相似，除了在图45的情况下，锥形侧壁结构187F在很大程度上是通过伪栅电极层181的延伸而形成的，并且侧壁间隔件层3001的剩余部分是位于伪栅电极层181之上的小间隔件4601。间隔件4601可以通过诸如图39的截面图3900所示的一个平坦化工艺去除。
图47提供了根据本发明的一些方面的工艺4700的流程图，工艺4700可以用于产生根据本发明的集成电路器件。尽管本文将工艺4700图示和描述为一系列动作或事件，但是应当理解，这样的动作或事件的图示顺序不应以限制性的意义来解释。例如，除了本文图示和/或描述的那些动作或事件之外，某些动作可以以不同的顺序发生和/或与其他动作或事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
工艺4700开始于动作4702，在半导体衬底104中形成隔离结构106以将逻辑区域104l与存储器区域104m电隔离，如图6所示。
工艺4700继续动作4704，在存储器区域104m上形成控制栅极堆叠件702，该控制栅极堆叠件702具有在隔离结构106上方延伸的层，以形成包括伪栅极介电层183、伪栅电极层181、控制栅极硬掩模708和第一伪覆盖层2304的伪栅极堆叠件166，其示例由图9至图25示出。作为该工艺的结果，伪栅极堆叠件166的层可以对应于与存储器区域104m中的浮置栅电极134重叠的控制栅极层。
工艺4700继续动作4706，以蚀刻工艺图案化第一伪覆盖层2304和控制栅极硬掩模708，该蚀刻工艺停止在伪栅电极层181中或上以形成如图27所示的侧壁2704。在一些实施例中，该图案化利用各向异性干蚀刻工艺。停止在伪栅电极层181上有助于后续步骤(动作4708)的蚀刻以使控制栅极硬掩模708和/或第一伪覆盖层2304和伪栅电极层181之间的其他层的凹进的层到侧壁2704中，如图28所示。在一些实施例中，使这些层凹进的蚀刻是各向同性蚀刻工艺。在一些实施例中，使这些层凹进的蚀刻是湿蚀刻工艺。
工艺4700继续进行动作4710，蚀刻以使侧壁2704延伸穿过伪栅电极层181，如图29所示。动作4710的蚀刻停止在伪栅极介电层183上或构成伪栅极介电层183的其中一个层上。该动作是可选的。在一些实施例中，动作4710是各向异性蚀刻工艺。在一些实施例中，动作4710是干蚀刻工艺。
工艺4700继续进行动作4712，形成覆盖侧壁2704的侧壁间隔件层3001并蚀刻以形成间隔件185、4601和锥形侧壁结构187。如果使用动作4710，则该动作由图30和图31示出。否则，该动作由图45和图46示出。
工艺4700继续动作4714，蚀刻以从逻辑区域104l去除伪栅极介电层183，如图32所示。接下来，通过动作4716在逻辑区域104l中形成逻辑器件结构110。逻辑器件结构110的形成的示例由图33至图37示出。接着是动作4718，平坦化，平坦化可以去除控制栅极硬掩模708，如图39所示。
工艺4700以动作4720结束，进一步的工艺完成IC器件的形成。如图41至图43所示，进一步的工艺可以包括诸如替换栅极工艺的动作，以及如图44所示，形成互连结构。
本发明的一些方面涉及一种IC，该IC包括具有逻辑区域和存储器区域的半导体衬底，该逻辑区域和存储器区域由具有介电材料的隔离结构的隔离区域分隔开。存储器器件形成在存储器区域上并且包括位于栅极电介质上方的栅电极。伪栅极结构形成在隔离结构上。伪栅极结构具有对应于栅电极的伪栅电极层和对应于栅极电介质的伪栅极介电层。锥形侧壁结构形成在伪栅极结构的面向逻辑区域的一侧上。锥形侧壁结构在隔离结构之上间隔开，并且与伪栅电极层相邻或邻接。在隔离结构之上间隔开的锥形侧壁结构指示IC是根据本发明的一些方面的工艺的产物。
在一些实施例中，锥形侧壁结构位于伪栅电极层的一部分的顶部上。在一些实施例中，伪栅极介电层具有厚度，并且锥形侧壁结构在隔离结构之上间隔的距离小于或等于该厚度。在一些实施例中，锥形侧壁结构在逻辑区域的方向上具有锥形件，并且伪栅极介电层不延伸超过锥形件。在一些实施例中，伪栅极介电层的一层或多层停止在锥形侧壁结构下方完全延伸而在隔离结构和锥形侧壁结构之间产生不存在伪栅极介电层的区域，并且用具有与伪栅极介电层不同的组分或结构的介电材料填充隔离结构和锥形侧壁结构之间的不存在伪栅极介电层的区域。这些实施例反映了已经在伪栅极介电层上方形成锥形侧壁结构，并且仅在已经形成锥形侧壁结构之后才在逻辑区域中蚀刻穿过伪栅极介电层，由此锥形侧壁结构减少了污染，并且当形成锥形侧壁结构时，伪栅极介电层保护逻辑区域。
在一些实施例中，伪栅极结构包括一个或多个介电层，一个或多个介电层位于伪栅电极层之上并形成由锥形侧壁结构覆盖的伪栅极结构的侧壁的一部分。在一些实施例中，位于伪栅电极层之上的一个或多个介电层是硬掩模层。在一些实施例中，一个或多个介电层相对于伪栅电极层从逻辑区域凹进。在这些实施例的一些中，锥形侧壁结构由间隔件形成，该间隔件覆盖伪栅电极层的面向逻辑区域的侧壁和位于伪栅电极层之上的一个或多个介电层的侧壁。在这些实施例的一些中，锥形侧壁结构部分地由间隔件形成，该间隔件位于伪栅电极层上并且覆盖位于伪栅电极层之上的一个或多个介电层的侧壁。
在一些实施例中，锥形侧壁结构由导电材料形成。在一些实施例中，锥形侧壁结构由间隔件提供，间隔件通过形成在伪栅电极层上的原生氧化物与伪栅电极层结构分隔开。在一些实施例中，锥形侧壁结构的至少一部分由伪栅电极层的延伸件形成。在一些实施例中，锥形侧壁结构完全由一种材料形成。在一些实施例中，锥形侧壁结构由一层材料形成。
在一些实施例中，伪栅极介电层包括位于两个氧化物层之间的氮化物层。在一些实施例中，伪栅极结构包括位于伪栅电极层之上的一个或多个介电层，并且那些层中的最上层相对于伪栅电极层从逻辑区域凹进。在一些实施例中，栅电极和栅极电介质位于浮置栅电极之上，并且为存储器单元提供控制栅极。在一些实施例中，锥形侧壁结构和伪栅电极都是多晶硅。在一些实施例中，锥形侧壁结构由介电材料形成。在一些实施例中，如从半导体衬底的顶面测量的，栅极电介质的上表面和伪栅极介电层的上表面具有相等的高度。在一些实施例中，在逻辑区域中形成包含高k电介质的器件。在一些实施例中，锥形侧壁结构具有锥化以相对于衬底的表面形成20度与85度之间的角度的表面。在一些实施例中，锥形侧壁结构具有锥化以相对于隔离结构的表面形成20度与85度之间的角度的表面。隔离结构的表面和衬底的表面可以是平行的。
本发明的一些方面涉及一种IC，该IC包括具有逻辑区域和存储器区域的半导体衬底，该逻辑区域和存储器区域由具有介电材料的隔离结构的隔离区域分隔开。逻辑器件形成在逻辑区域中，并且存储器器件形成在存储器区域中。该存储器器件包括位于浮置栅电极之上的控制栅极结构。控制栅极结构包括控制栅电极和将控制栅电极与浮置栅电极分隔开的控制栅极电介质。隔离区域上的伪控制栅极结构是伪控制栅极工艺的产物，该工艺包括在隔离结构上方形成伪控制栅极介电层，其中伪控制栅极介电层的材料与控制栅极电介质的材料相同，在隔离结构上方形成伪控制栅电极层，其中伪控制栅电极层与控制栅电极的材料相同，在伪控制栅电极层上方形成硬掩模，在硬掩模上方形成覆盖层，利用第一蚀刻工艺图案化覆盖层和硬掩模，该第一蚀刻工艺形成面向逻辑区域且并包括覆盖层和硬掩模的侧壁，在侧壁上方形成间隔件材料层，以及利用第二蚀刻工艺蚀刻间隔件材料层，其中第二蚀刻工艺在伪控制栅极介电层上或中停止，但留下覆盖侧壁的间隔件材料层的一部分。
在一些实施例中，伪控制栅极工艺还包括去除硬掩模的平坦化工艺。在一些实施例中，伪控制栅极工艺还包括利用在图案化覆盖层和硬掩模之后进行的第四蚀刻工艺蚀刻伪控制栅极侧壁。第四蚀刻工艺是选择性的，由此伪控制栅极介电层的一部分相对于覆盖层凹入伪控制栅极侧壁。在一些实施例中，伪控制栅极工艺还包括在侧壁上方形成间隔件材料层之前，蚀刻穿过伪控制栅电极层以延伸侧壁。在一些实施例中，第二蚀刻工艺蚀刻穿过伪控制栅电极层的一部分，而伪控制栅电极层的另一部分保留在间隔件材料下方。
本发明的一些方面涉及一种形成IC的方法，该方法包括在半导体衬底的存储器区域和逻辑区域之间的隔离结构上方形成栅极介电层。栅极介电层在存储器区域和逻辑区域上方延伸。该方法还包括：在栅极介电层上方形成栅电极层；在栅电极层上方形成硬掩模，以及在硬掩模上方形成覆盖层。利用第一蚀刻工艺图案化覆盖层和硬掩模，该第一蚀刻工艺在栅电极层中或上停止并且在隔离区域上方形成侧壁。侧壁面向逻辑区域并且包括覆盖层和硬掩模的侧壁。在覆盖层和侧壁上方形成间隔件材料层，然后利用第二蚀刻工艺蚀刻间隔件材料层。第二蚀刻工艺在逻辑区域中的控制栅极介电层上或中停止，但是保留覆盖侧壁的间隔件材料层的一部分。
在一些实施例中，该工艺还包括利用在第二蚀刻工艺之后进行的第三蚀刻工艺蚀刻穿过逻辑区域中的栅极介电层。在一些实施例中，第一蚀刻工艺和第三蚀刻工艺是干蚀刻工艺。在一些实施例中，该工艺还包括利用第四蚀刻工艺蚀刻侧壁。第四蚀刻工艺在利用第一蚀刻工艺图案化覆盖层和硬掩模之后并且在形成间隔件材料层之前进行。第四蚀刻工艺是选择性的，由此，硬掩模的一部分相对于覆盖层凹入侧壁。在一些实施例中，第四蚀刻工艺是湿蚀刻。在一些实施例中，在沉积间隔件材料层之前，通过蚀刻穿过栅电极层来延伸侧壁。
在一些实施例中，第二蚀刻工艺蚀刻穿过逻辑区域中的栅电极层。在一些实施例中，间隔件材料是多晶硅。在一些实施例中，覆盖层由间隔件材料制成。在一些实施例中，间隔件材料是电介质。在一些实施例中，栅极介电层包括位于两个氧化物层之间的氮化物层。在这些实施例的一些中，间隔件材料是氮化物，并且第二蚀刻工艺在两个氧化物层的最上层上停止。在这些实施例的一些中，间隔件材料是氧化物，并且第二蚀刻工艺在氮化物层上停止。
本发明的一些方面涉及一种形成IC的方法，该方法包括在半导体衬底的存储器区域和逻辑区域之间的隔离结构上方形成栅极介电层。在栅极介电层上方形成栅电极层，在栅电极层上方形成硬掩模，并且在硬掩模上方形成覆盖层。利用第一蚀刻工艺图案化覆盖层和硬掩模，该第一蚀刻工艺限定了隔离区域上方的侧壁，其中该侧壁面向逻辑区域并且包括覆盖层和硬掩模。蚀刻硬掩模以在侧壁内至少部分地横向缩进。在一些实施例中，限定侧壁的蚀刻工艺是各向异性蚀刻工艺，并且使硬掩模横向缩进的蚀刻是各向同性蚀刻工艺。在一些实施例中，限定侧壁的蚀刻工艺是干蚀刻工艺，并且使硬掩模横向缩进的蚀刻是湿蚀刻工艺。在覆盖层和侧壁上方形成间隔件材料层，并且利用第二蚀刻工艺蚀刻间隔件材料层以形成覆盖侧壁的间隔件。在一些实施例中，第一蚀刻工艺在栅电极层上停止。在一些实施例中，在蚀刻硬掩模以在侧壁内横向缩进之后并且在形成间隔件材料层之前，蚀刻穿过栅电极层以延伸侧壁。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)，包括：
半导体衬底，包括逻辑区域和存储器区域，所述逻辑区域和所述存储器区域由隔离结构分隔开，其中，所述隔离结构包括介电材料；
存储器器件，位于所述存储器区域上，其中，所述存储器器件包括位于栅极电介质上方的栅电极；
伪栅极结构，位于所述隔离结构上，并且具有对应于所述栅电极的伪栅电极层和对应于所述栅极电介质的伪栅极介电层；以及
锥形侧壁结构，位于所述伪栅极结构的面向所述逻辑区域的一侧上，其中，所述锥形侧壁结构在所述隔离结构之上间隔开，并且与所述伪栅电极层相邻或邻接。
2.根据权利要求1所述的集成电路，其中，所述锥形侧壁结构位于所述伪栅电极层的一部分的顶部上。
3.根据权利要求1所述的集成电路，其中：
所述伪栅极介电层具有厚度；并且
所述锥形侧壁结构在所述隔离结构之上间隔的距离小于或等于所述伪栅极介电层的所述厚度。
4.根据权利要求1所述的集成电路，其中：
所述锥形侧壁结构朝向所述逻辑区域锥化；并且
所述伪栅极介电层限制在所述锥形侧壁结构下方。
5.根据权利要求1所述的集成电路，其中：
所述锥形侧壁结构由导电材料形成；并且
所述锥形侧壁结构通过形成在所述伪栅电极层上的原生氧化物与所述伪栅电极层分隔开。
6.根据权利要求1所述的集成电路，其中，所述锥形侧壁结构由所述伪栅电极层的延伸件形成。
7.根据权利要求1所述的集成电路，其中，所述伪栅极介电层包括位于两个氧化物层之间的氮化物层。
8.根据权利要求1所述的集成电路，其中：
所述伪栅极介电层的一层或多层中断而不在所述锥形侧壁结构下方完全延伸，以在所述隔离结构和所述锥形侧壁结构之间产生不存在所述伪栅极介电层的区域；并且
用具有与所述伪栅极介电层不同的组分或结构的介电材料填充所述隔离结构和所述锥形侧壁结构之间的不存在所述伪栅极介电层的所述区域。
9.一种形成集成电路(IC)的方法，所述方法包括：
在半导体衬底的存储器区域和逻辑区域之间的隔离结构上方形成栅极介电层，其中，所述栅极介电层在所述存储器区域和所述逻辑区域上方延伸；
在所述栅极介电层上方形成栅电极层；
在所述栅电极层上方形成硬掩模；
在所述硬掩模上方形成覆盖层；
利用第一蚀刻工艺图案化所述覆盖层和所述硬掩模，所述第一蚀刻工艺在所述栅电极层中或上停止并且在所述隔离区域上方形成侧壁，其中，所述侧壁包括面向所述逻辑区域的所述覆盖层和所述硬掩模的侧壁；
在所述覆盖层和所述侧壁上方形成间隔件材料的层；以及
利用第二蚀刻工艺蚀刻所述间隔件材料的层，其中，所述第二蚀刻工艺在所述逻辑区域中的所述栅极介电层上或中停止，但是保留覆盖所述侧壁的所述间隔件材料的层的一部分。
10.一种形成集成电路(IC)的方法，所述方法包括：
在设置在存储器区域和逻辑区域之间的半导体衬底内的隔离结构上方形成栅极介电层；
在所述栅极介电层上方形成栅电极层；
在所述栅电极层上方形成硬掩模；
在所述硬掩模上方形成覆盖层；
利用第一蚀刻工艺图案化所述覆盖层和所述硬掩模，所述第一蚀刻工艺限定所述隔离结构上方的侧壁，其中，所述侧壁包括所述覆盖层和所述硬掩模并且面向所述逻辑区域；
蚀刻所述硬掩模以使所述硬掩模在所述侧壁内至少部分地横向缩进；
在所述覆盖层和所述侧壁上方形成间隔件材料的层；以及
利用第二蚀刻工艺蚀刻所述间隔件材料的层以形成邻近所述侧壁的间隔件。
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