TW202029301A - 積體電路及其形成方法 - Google Patents

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Abstract

一種積體電路，包括具有邏輯區域和記憶體區域的半導體基板，其中邏輯區域和記憶體區域由具有介電材料的隔離結構間隔開。記憶體裝置形成在記憶體區域上，並包括閘極介電質上的閘極電極。在隔離結構上形成虛設閘極結構。虛設閘極結構具有對應於閘極電極的虛設閘極電極層和對應於閘極介電質的虛設閘極介電層。在虛設閘極結構之面對邏輯區域側上形成錐形側壁結構。錐形側壁結構在隔離結構上方間隔開，並且與虛設閘極電極層相鄰或鄰接。

Description

用於嵌入式記憶體的邊界結構
積體電路(integrated circuit,IC)製造業在過去幾十年中經歷了指數增長。隨著積體電路的發展，功能密度(即，每個晶片面積之互連裝置的數量)增加，而特徵尺寸減小。其他進展包括引入嵌入式記憶體(embedded memory)技術和高介電常數金屬閘極(high κ metal gate,HKMG)技術。嵌入式記憶體技術將記憶體裝置與邏輯裝置整合在同一半導體晶片上。與將不同的晶片用於不同類型的裝置相比，記憶體裝置支援邏輯裝置的操作並改善性能。高介電常數金屬閘極技術使用金屬閘極電極和高介電常數閘極介電層製造半導體裝置。
100‧‧‧積體電路
102‧‧‧上表面
104‧‧‧半導體基板
104b‧‧‧邊界區域
104l‧‧‧邏輯區域
104l1‧‧‧邏輯區域
104l2‧‧‧邏輯區域
104m‧‧‧記憶體區域
106‧‧‧隔離結構
108‧‧‧分離式閘極快閃記憶體單元
108a‧‧‧記憶體單元
108b‧‧‧記憶體單元
110‧‧‧邏輯裝置、邏輯裝置結構
110a‧‧‧邏輯裝置
110b‧‧‧邏輯裝置
126‧‧‧源極/汲極區域
126a‧‧‧源極/汲極區域
126b‧‧‧源極/汲極區域
128‧‧‧源極/汲極區域
130a‧‧‧通道區域
130b‧‧‧通道區域
134‧‧‧浮動閘極電極
134a‧‧‧浮動閘極電極
134b‧‧‧浮動閘極電極
138‧‧‧控制閘極電極
138a‧‧‧控制閘極電極
138b‧‧‧控制閘極電極
140‧‧‧控制閘極間隔物
142‧‧‧浮動閘極間隔物
144‧‧‧擦除閘極電極
146‧‧‧擦除閘極介電層
150‧‧‧選擇閘極電極
150a‧‧‧選擇閘極電極
150b‧‧‧選擇閘極
152‧‧‧選擇閘極硬遮罩
156‧‧‧選擇閘極介電質
158‧‧‧浮動閘極介電質
159‧‧‧擦除閘極硬遮罩
160‧‧‧控制閘極介電質
161‧‧‧接觸通孔
162‧‧‧虛設選擇閘極電極
162A‧‧‧虛設選擇閘極電極
162B‧‧‧虛設選擇閘極電極
164‧‧‧選擇閘極硬遮罩
166‧‧‧虛設閘極堆疊
166A‧‧‧虛設閘極堆疊
166C‧‧‧虛設閘極堆疊
172‧‧‧間隔物
172a‧‧‧側壁間隔物
172i‧‧‧內氧化物層
172m‧‧‧中間氮化物層
172o‧‧‧外氧化物層
172p‧‧‧虛設閘極間隔物
174‧‧‧層間介電層
174l‧‧‧下部層間介電層
174u‧‧‧上部層間介電層
181‧‧‧虛設閘極電極層
183‧‧‧虛設閘極介電層
183l‧‧‧下氧化物層
183m‧‧‧中間氮化物層
183u‧‧‧上氧化物層
185‧‧‧間隔物
185A‧‧‧間隔物
185C‧‧‧間隔物
185D‧‧‧間隔物
185E‧‧‧間隔物
187‧‧‧錐形側壁結構
187A‧‧‧錐形側壁結構
187B‧‧‧錐形側壁結構
187C‧‧‧錐形側壁結構
187D‧‧‧錐形側壁結構
187E‧‧‧錐形側壁結構
187F‧‧‧錐形側壁結構
189‧‧‧虛設邏輯閘極、虛設邏輯閘極結構
191‧‧‧側壁間隔物
200‧‧‧積體電路
201‧‧‧面對記憶體區域側
210‧‧‧控制閘極硬遮罩
300‧‧‧積體電路
304‧‧‧虛設襯墊層
310‧‧‧邏輯隔離結構
312‧‧‧源極/汲極區域
316a‧‧‧邏輯閘極介電層
316b‧‧‧邏輯閘極介電層
318‧‧‧邏輯閘極電極
320‧‧‧邏輯側壁間隔物
322‧‧‧選擇性導電邏輯通道
324‧‧‧下硬遮罩層
326‧‧‧上硬遮罩層
331‧‧‧側壁
333‧‧‧側壁
335‧‧‧側壁
337‧‧‧上邊角
350‧‧‧積體電路
400‧‧‧積體電路
402‧‧‧下襯墊層
402m‧‧‧下襯墊層
403‧‧‧閘極氧化物
404‧‧‧上襯墊層
500‧‧‧積體電路
501‧‧‧介電質
600‧‧‧橫截面圖
602‧‧‧浮動閘極層
700‧‧‧橫截面圖
701‧‧‧光阻層
702‧‧‧控制閘極堆疊
704‧‧‧控制閘極介電層
704l‧‧‧下氧化物層
704m‧‧‧中間氮化物層
704u‧‧‧上氧化物層
706‧‧‧控制閘極電極層
708‧‧‧控制閘極硬遮罩
708l‧‧‧氮化物層
708m‧‧‧氧化物層
708u‧‧‧氮化物層
800‧‧‧橫截面圖
900‧‧‧橫截面圖
902‧‧‧控制閘極間隔層
902l‧‧‧下氧化物層
902m‧‧‧中間氮化物層
902u‧‧‧上氧化物層
1000‧‧‧橫截面圖
1001‧‧‧光阻層
1200‧‧‧橫截面圖
1204‧‧‧源極/汲極間隙
1300‧‧‧橫截面圖
1400‧‧‧橫截面圖
1401‧‧‧光阻層
1500‧‧‧橫截面圖
1502‧‧‧記憶體介電層
1504‧‧‧選擇性閘極層
1506‧‧‧記憶體抗反射塗層
1600‧‧‧橫截面圖
1601‧‧‧光阻層
1700‧‧‧橫截面圖
1702‧‧‧記憶體硬遮罩層
1800‧‧‧橫截面圖
1900‧‧‧橫截面圖
2000‧‧‧橫截面圖
2102‧‧‧硬遮罩抗反射塗層
2200‧‧‧橫截面圖
2300‧‧‧橫截面圖
2304‧‧‧虛設覆蓋層
2400‧‧‧橫截面圖
2401‧‧‧底部抗反射塗層
2500‧‧‧橫截面圖
2600‧‧‧橫截面圖
2601‧‧‧光阻遮罩
2700‧‧‧橫截面圖
2704‧‧‧側壁
2800‧‧‧橫截面圖
2900‧‧‧橫截面圖
3000‧‧‧橫截面圖
3001‧‧‧側壁間隔層
3100‧‧‧橫截面圖
3101‧‧‧表面
3200‧‧‧橫截面圖
3201‧‧‧區域
3300‧‧‧橫截面圖
3301‧‧‧邏輯閘極堆疊
3303‧‧‧邏輯閘極介電層
3305‧‧‧高介電常數邏輯閘極介電層
3307‧‧‧邏輯閘極電極層/虛設邏輯閘極電極
3309‧‧‧邏輯閘極硬遮罩層/邏輯硬遮罩層/邏輯閘極硬遮罩
3400‧‧‧橫截面圖
3401‧‧‧光阻
3500‧‧‧橫截面圖
3501‧‧‧光阻
3600‧‧‧橫截面圖
3700‧‧‧橫截面圖
3701‧‧‧矽化物墊
3800‧‧‧橫截面圖
3801‧‧‧硬遮罩抗反射塗層
3900‧‧‧橫截面圖
4000‧‧‧橫截面圖
4010‧‧‧橫截面圖
4100‧‧‧橫截面圖
4200‧‧‧橫截面圖
4201‧‧‧虛設覆蓋層
4203‧‧‧光阻遮罩
4300‧‧‧橫截面圖
4400‧‧‧橫截面圖
4500‧‧‧橫截面圖
4600‧‧‧橫截面圖
4601‧‧‧間隔物
4700‧‧‧製程
4702‧‧‧步驟
4704‧‧‧步驟
4706‧‧‧步驟
4708‧‧‧步驟
4710‧‧‧步驟
4712‧‧‧步驟
4714‧‧‧步驟
4716‧‧‧步驟
4718‧‧‧步驟
4720‧‧‧步驟
A-A'‧‧‧線
C1‧‧‧列
CN‧‧‧列
CM‧‧‧列
R1‧‧‧行
R2‧‧‧行
R3‧‧‧行
R4‧‧‧行
R5‧‧‧行
R6‧‧‧行
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的實施例的各方面。根據標準行業慣例，特徵未按比例繪製。此外，各個圖中的各種特徵的尺寸可以相對於彼此任意增加或減小，以便於說明或提供重點。
第1A圖繪示根據本公開的實施例的一些方面的積體電路的橫截面圖。
第1B圖繪示第1A圖的積體電路之局部俯視圖。
第2圖繪示根據本公開的實施例的其他方面之積體電路的橫截面圖。
第3圖繪示根據本公開的實施例的其他方面之積體電路的橫截面圖。
第3A圖提供了第3圖之一部分的展開圖。
第3B圖提供了對應於第3A圖，但涉及本公開的實施例的其他方面之不同實施例的視圖。
第4圖繪示根據本公開的實施例的其他方面之積體電路的橫截面圖。
第5圖繪示根據本公開的實施例的其他方面之積體電路的橫截面圖。
第6圖至第44圖繪示根據本公開的實施例的一些方面之積體電路的一系列橫截面圖，其經歷了根據本公開的實施例之一些方面的製程。
第45圖至第46圖繪示根據本公開的實施例的一些方面對應於第6圖至第44圖所示的積體電路和製造製程之變型的橫截面圖。
第47圖提供了根據本公開內容的實施例的一些方面之製造過程的流程圖。
本公開提供了用於實現本公開之不同特徵的許多不同實施例或示例。以下描述元件和配置的具體示例以簡化本公開的實施例。當然，這些僅僅是示例，而不是限制性的。例如，在以下描述中，在第二特徵之上或上方形成第一特徵可以包括其中第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括其中可以在第一特徵和第二特徵之間形成附加特徵使得第一特徵和第二特徵可以不直接接觸的實施例。
空間相對術語，例如「在...下方」、「在...下面」、「低於」、「在...上方」、「高於」等，可以在本文中用於描述一個元件或特徵與如圖中所示的另一個元件或特徵的關係。這些空間相對術語旨在包括除了圖中所示的方向之外的使用或操作中的裝置或設備的不同方向。裝置或設配可以以其他方式定向(旋轉90度或在其他方位)，並且可以相應地解釋本文使用的空間相對描述符號。術語「第一」、「第二」、「第三」、「第四」等僅僅是通用標識符號，並且因此可以在各種實施例中互換。例如，雖然在一些實施例中可將一元件(例如，開口)稱為「第一」元件，但是在其他實施例中可將此元件稱為「第二」元件。
本公開的實施例涉及嵌入式記憶體裝置(embedded memory devices)。嵌入式記憶體裝置可以是分離 式閘極快閃記憶體裝置(split gate flash memory device)。在這種裝置中，記憶體單元陣列設置在半導體基板中或上方。外圍電路(包括諸如位址解碼器(address decoder)和/或讀寫電路(read write circuitry)和/或微控制器的邏輯裝置)配置在記憶體陣列的外部，並且可以控制記憶體單元的操作和/或執行其他任務。具有隔離結構的隔離區域將記憶體陣列與外圍電路分開。可以在形成邏輯閘極之前，形成記憶體陣列的某些特徵和隔離結構上的虛設閘極堆疊。這些結構可能會對管理邏輯閘極中使用的材料產生挑戰。例如，如果在虛設閘極堆疊的側壁中存在特定尺寸的縫隙，則當沉積用於邏輯閘極的高介電常數介電質時，沿著縫隙壁沉積的高介電常數介電質可能會在製程的後期階段被無意地暴露。暴露的高介電常數介電質可能會因此成為影響裝置其他區域中摻雜濃度的污染源或導致製程裝置的污染。
在本公開的各種實施例中，提供了形成用於虛設閘極堆疊之光滑表面的錐形側壁結構的方法，並提供了形成具有這些錐形側壁結構的裝置。虛設閘極堆疊包括虛設閘極介電層和虛設閘極電極層，其可以對應於記憶體區域中的介電層和控制閘極的電極。錐形側壁結構形成在虛設閘極堆疊與記憶體區域相對的一側上。錐形側壁結構與虛設閘極電極層相鄰或鄰接。在一些實施例中，錐形側壁結構具有單一的(均質的)成分。在一些實施例中，錐形側壁結構由與虛設閘極電極層相同的材料製成。在其他實施例中，錐形側壁結構由與虛設閘極電極層不同的材料製成。
錐形側壁結構形成在至少一部分厚度之虛設閘極介電層的上方，並因此在隔離結構上方間隔開。間距可以是虛設閘極介電層的厚度的量級。在一些實施例中，間距等於虛設閘極電極層的厚度。在一些實施例中，間距小於虛設閘極電極層的厚度。錐形側壁結構在製程階段(例如，沉積高介電常數介電質的階段)期間提供光滑表面。在虛設閘極介電層頂部上或其部分厚度上形成錐形側壁結構與在用於形成錐形側壁結構的蝕刻期間，虛設閘極介電層保護邏輯區域的製程相關。此保護允許使用侵蝕性的蝕刻製程而不會在邏輯區域中造成損壞。
根據本公開的實施例之形成積體電路的方法包括在半導體基板的上表面中形成隔離結構。隔離結構將半導體基板的記憶體區域與半導體基板的邏輯區域分開。隨後的步驟可包括在半導體基板的記憶體區域中的半導體基板上形成閘極氧化物，以及在閘極氧化物上方形成導電浮動閘極層(conductive floating gate layer)。在浮動閘極層上形成控制閘極介電層，並且在控制閘極介電層上形成控制閘極電極層。控制閘極介電層和控制閘極電極層都在隔離結構和邏輯區域上延伸。控制閘極介電層可以是多層結構。在一些實施例中，控制閘極介電層是氧化物、氮化物、氧化物(oxide-nitride-oxide,ONO)多層結構。在一些實施例中，控制閘極電極層是多晶矽。在控制閘極電極層上形成硬遮罩層，並在硬遮罩層上形成覆蓋層。硬遮罩層和覆蓋層都在隔離區域和邏輯區域上延伸。
硬遮罩層可以包括在控制閘極電極層上形成之一層或多層的介電材料。諸如蝕刻停止層、襯墊層等的附加介電質阻擋層可以與硬遮罩層相鄰地形成，並可以具有與硬遮罩層類似的成分和厚度，且其製程可以與隔離結構上堆疊中的硬遮罩層一樣。隔離結構上方的堆疊從下向上包括控制閘極介電層、控制閘極電極層、硬遮罩層和類似層以及覆蓋層。在一些實施例中，硬遮罩層和類似層包括在氮化物層(意指主要是氮化矽的層)上的氧化物層(意指主要是二氧化矽的層)。在這些實施中的一些，覆蓋層與控制閘極層具有相同的材料。在一些實施例中，覆蓋層是多晶矽。
接下來，利用在隔離結構上方形成側壁的蝕刻製程(「第一蝕刻製程」)來圖案化覆蓋層和硬遮罩層。側壁面向邏輯區域並包括覆蓋層和硬遮罩層的側壁。在本公開的實施例中，措辭「面向邏輯區域」用於區別隔離結構的一側與另一側，並且所指的側壁與「背離記憶體區域」相同，即使一區域沒有完全地環繞另一個區域。在一些實施例中，第一蝕刻製程停止在控制閘極電極層中或上。停止在控制閘極電極層上有利於下面描述之硬遮罩的回蝕刻製程。隨後沉積一間隔物材料層。間隔物材料覆蓋側壁。在一些實施例中，間隔物材料與覆蓋層是相同的材料。在一些實施例中，間隔物材料與控制閘極電極層是相同的材料。在一些實施例中，在沉積間隔物材料之前，蝕刻穿過控制閘極電極層以使側壁向下延伸到控制閘極介電層。在一些其他實施例中，間隔物材料沉積在控制閘極電極層上方。
利用「第二蝕刻製程」蝕刻間隔物材料層。在一些實施例中，第二蝕刻製程停止在控制閘極介電層中或上，並留下覆蓋側壁的錐形側壁結構。錐形側壁結構可以由間隔物材料、控制閘極電極層和覆蓋層中的一種或多種組成。在一些實施例中，第二蝕刻製程從邏輯區域中移除控制閘極電極層，然而保留一部分的控制閘極電極層以形成錐形側壁結構的底部。由第二蝕刻製程形成的錐形側壁結構具有傾斜但光滑的表面。隨後在邏輯區域中蝕刻穿過控制閘極介電質，接著在邏輯區域中形成各種結構。這些結構可包括具有高介電常數介電質的金屬閘極。
根據本公開的實施例的一些方面，在沉積間隔物材料層或使側壁延伸穿過控制閘極電極層之前採用「回蝕刻製程」。回蝕刻製程使得硬遮罩的一部分凹入側壁中。如果在硬遮罩層附近形成諸如蝕刻停止層、襯墊層或類似層等的附加介電阻擋層，則這些層也會被回蝕刻以凹入側壁中。在一些實施例中，此製程導致包括硬遮罩層的相鄰介電層群組中最上面的層(即，緊接在覆蓋層下面的介電層)凹陷。此回蝕刻製程確保在第二蝕刻製程之後硬遮罩將被間隔物材料覆蓋。如果硬遮罩的一部分被暴露，則其可能會在去除控制閘極介電層時被回蝕刻，從而產生空隙，而此空隙可能被高介電常數介電質沉積並隨後被暴露。
在部分實施例中，間隔物材料是介電質。在部分實施例中，間隔物材料是氧化物介電質，並且第二蝕刻製程停止在控制閘極介電層的氮化物層中或上。在部分實施例中，間 隔物材料是氮化物介電質，並且第二蝕刻製程停止在控制閘極介電層的氧化物層中或上。間隔物的材料可使用任何合適的介電質，並且控制閘極介電層的任何合適的部分可以提供蝕刻停止。
第1A圖繪示根據本公開的一些實施例之積體電路100的橫截面圖。積體電路100包括半導體基板104，半導體基板104透過邊界區域104b分成記憶體區域104m和邏輯區域104l，其中邊界區域104b包括隔離結構106。隔離結構106由介電材料形成並橫向地圍繞記憶體區域104m。在隔離結構106上方形成虛設閘極堆疊166A。錐形側壁結構187A形成虛設閘極堆疊166A的邊界並朝向邏輯區域104l成錐形。「朝向邏輯區域104l」可意指背離記憶體區域104m。
錐形側壁結構187A可具有當材料沉積在經歷高度階梯變化的表面上，且隨後進行電漿蝕刻以留下覆蓋階梯側壁的材料層而形成的輪廓。沉積產生一層材料，其具有變化的垂直厚度並且在側壁附近最厚。輪廓可以由厚度的變化形成而不受遮罩的影響。電漿蝕刻去除最薄的地方的材料，而剩餘的材料具有平滑地彎曲的和錐形的輪廓。錐形側壁結構187A成錐形以形成相對於虛設閘極堆疊166A的上表面102的角度，其中虛設閘極堆疊166A的上表面102平行於半導體基板104的表面。在一些實施例中，此角度在20度和80度之間。在一些實施例中，此角度在30度到70度之間。在一些實施例中，此角度成為錐形側壁結構187A的一部分。在一些實施例中，此角度是從虛設閘極堆疊166A的頂部延伸到錐形端部靠近隔離 結構106之錐形側壁結構187A的長度的平均值。
虛設閘極堆疊166A包括虛設閘極介電層183和虛設閘極電極層181。虛設閘極電極層181可以是摻雜的多晶矽、另一種合適的導電材料或前述的任何組合等。虛設閘極介電層183可具有任何合適的成分。虛設閘極介電層183可以是或以其他方式包括氧化物、氮化物、氮氧化矽、另一種合適的介電質或前述的任何組合等。在一些實施例中，虛設閘極介電層183形成電荷捕捉結構(charge-trapping structure)。在一些實施例中，虛設閘極介電層183包括下氧化物層183l、中間氮化物層183m和上氧化物層183u，從而建立氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)膜。
錐形側壁結構187A可以是與虛設閘極電極層181相鄰的邊界側壁間隔物185A的一部分。邊界側壁間隔物185A的原始頂部已在平坦化製程中被移除。因此，邊界側壁間隔物185可以具有基本上梯形的形狀，並且錐形側壁結構187A可以具有基本上三角形的形狀。在一些實施例中，錐形側壁結構187A的光滑側壁並未延伸到隔離結構106的表面。在這些實施例中，錐形側壁結構187A終止於隔離結構106上方。然而，錐形側壁結構187A可以非常靠近隔離結構106。在一些實施例中，錐形側壁結構187與隔離結構106隔開等於虛設閘極介電層183的厚度的距離。在一些實施例中，錐形側壁結構187A與隔離結構106的距離小於虛設閘極介電層183的厚度。在一些實施例中，錐形側壁結構187與隔離結構106的間距大於或等於一層或多層虛設閘極介電層183的厚度。這些間 距也可反應邊界側壁間隔物185與隔離結構106的間距。
間隔物172可以形成在虛設閘極電極層181側的隔離結構106上，而隔離結構106上的虛設閘極電極層181與邊界側壁間隔物185A相對。在一些實施例中，間隔物172直接接觸虛設閘極堆疊166A的側壁和/或沿虛設閘極堆疊166A從虛設閘極介電層183的最底邊緣連續延伸到虛設閘極堆疊166的最頂邊緣。間隔物172可以是或者包括氧化物、氮化物、氮氧化矽、多晶矽、另一種合適的間隔物材料或前述物質的任何組合等。在一些實施例中，間隔物172包括電荷捕捉介電結構。在一些實施例中，間隔物172包括具有外氧化物層172o、中間氮化物層172m和內氧化物層172i的氧化物-氮化物-氧化物結構。外部虛設閘極間隔物172p(其可以是氧化物(例如，二氧化矽(SiO2))、氮化物(例如，氮化矽(Si3N4))、另一種合適的介電質材料或前述的任何組合等)可以將氧化物-氮化物-氧化物結構與虛設選擇閘極電極162A分隔開。
第1B圖繪示積體電路100的頂視圖，其中線A-A'對應於第1A圖的橫截面圖中的線A-A'。參考第1B圖，積體電路100包括設置在記憶體區域104m中或上的記憶體單元陣列。在所示的示例中，記憶體單元陣列包括多個分離式閘極快閃記憶體單元108，其配置成6行(R1-R6)和M列(C1-CM)。一般來說，陣列可包括任意數量的列和任意數量的行。一對分離式閘極快閃記憶體單元108位於每個行和列的交叉點處。列1和列M是最外面的列並且最接近邊界區域104b，而列CN是記憶體陣列之中心區域中的列。
第1A圖的橫截面繪示位於列M和行4的交叉處的一對示例性分離式閘極快閃記憶體單元108。此對分離式閘極快閃記憶體單元108包括第一記憶體單元108a和第二記憶體單元108b。各別的第一源極/汲極區域126a和第二源極/汲極區域126b(分別對應於第一記憶體單元108a和第二記憶體單元108b)設置在半導體基板104中，而公共的記憶體源極/汲極區域128(在第一記憶體單元108a和第二記憶體單元108b之間共享)設置在半導體基板104中並且在各別的第一源極/汲極區域126a和第二源極/汲極區域126b之間橫向地間隔開。各別的第一源極/汲極區域126a透過第一通道區域130a與公共的記憶體源極/汲極區域128分離，並且公共的記憶體源極/汲極區域128透過第二通道區域130b與各別的第二源極/汲極區域126b分離。擦除閘極電極(erase gate electrode)144設置在公共的記憶體源極/汲極區域128上方，並且透過擦除閘極介電層146與公共的記憶體源極/汲極區域128分離。第一浮動閘極電極134a和第二浮動閘極電極134b分別在第一通道區域130a和第二通道區域130b上面。第一控制閘極電極138a和第二控制閘極電極138b分別在第一浮動閘極134a和第二浮動閘極134b上面。第一選擇閘極150a和第二選擇閘極150b分別在第一通道區域130a和第二通道區域130b上面，並分別透過第一浮動閘極134a和第二浮動閘極134b與擦除閘極電極144橫向地隔開。虛設選擇閘極電極162A形成在隔離結構106附近。虛設閘極堆疊166A和邊界側壁間隔物185A可以具有上表面102，此上表面102與控制閘極電極138a、138b；選擇閘極電極150a、 150b；和/或擦除閘極電極144中的至少一個的上表面共平面。
一對控制閘極間隔物140在每個浮動閘極電極134a、134b上面並且與控制閘極電極138a、138b的相對側壁成直線。在附圖中僅標記一個控制閘極間隔物140。選擇閘極介電質156將選擇閘極電極150a、150b與半導體基板104分開，並且浮動閘極介電質158將浮動閘極電極134a、134b與半導體基板104分開。控制閘極介電質160分別將浮動閘極電極134a、134b與控制閘極電極138a、138b分開。在一些實施例中，選擇閘極介電質156、浮動閘極介電質158和/或控制閘極介電質160中的至少兩個具有彼此相同的組成和相同的厚度，但是在其他實施例中，每個選擇閘極介電質156、浮動閘極介電質158和控制閘極介電質160具有彼此不同的成分和/或不同的厚度。
控制閘極電極138a、138b和浮動閘極電極134a、134b可以是摻雜的多晶矽、金屬、另一種合適的導電材料或前述的組合等。控制閘極介電質160可以是或者包括例如氮化物、氧化物、另一種合適的介電質或前述的任何組合等。在一些實施例中，控制閘極介電質160包括氧化物-氮化物-氧化物(ONO)膜，使得控制閘極介電質160包括下氧化物層、上氧化物層和夾在下氧化物層和上氧化物層之間的中間氮化物層。在一些實施例中，控制閘極介電質160的厚度和組成與虛設閘極介電層183相同。同樣地，在一些實施例中，控制閘極電極138的厚度和組成與虛設閘極電極層181的厚度和組成相同。
浮動閘極間隔物142選擇閘極電極150a、150b從浮動閘極電極134a、134b和控制閘極電極138a、138b。浮動閘極間隔物142在選擇性導電記憶體通道130a、130b上面。每個浮動閘極間隔物142沿其中一個浮動閘極電極134的側壁排列。控制閘極間隔物140和浮動閘極間隔物142可具有任何合適的成分。控制閘極間隔物140可以是或者包括例如氮化物、氧化物、另一種合適的介電質或前述的任何組合等。在一些實施例中，控制閘極間隔物140均為氧化物-氮化物-氧化物(ONO)膜。因此，控制閘極間隔物140可以包括具有外部氧化物層、中間氮化物層和內部氧化物層的氧化物-氮化物-氧化物結構。在其他實施例中，控制閘極間隔物140是均勻的。間隔物172可以具有與控制閘極間隔物140相同的成分。
控制閘極間隔物140可具有在浮動閘極電極134a、134b的最上表面下方延伸的長度。控制閘極間隔物140可以相對於浮動閘極電極134a、134b和控制閘極電極138a、138b的側壁共形，並且可以在浮動閘極電極134a，134b的上部具有圓角。間隔物140、142的側壁可以相對於半導體基板104的上表面成角度。在一些實施例中，角度在25°和89°之間的範圍內。在一些實施例中，角度在65°和89°之間的範圍內。
選擇閘極介電質156可以是或者包括例如氧化物、氮化物、另一種合適的介電質或前述的組合等。選擇閘極電極150可以是或者包括例如摻雜的多晶矽、金屬、其他合適的導電材料或前述的組合等。擦除閘極介電層146以杯狀環繞擦除閘極電極144的下側以使擦除閘極電極144與公共的記憶 體源極/汲極區域128垂直地間隔開並且使擦除閘極電極144與浮動閘極電極134和控制閘極間隔物140橫向地間隔開。擦除閘極電極144可以具有凹陷的上表面，並且可以是摻雜的多晶矽、金屬、另一種合適的導電材料或前述的組合等。擦除閘極介電層146可以是或者包括例如氧化物、氮化物、其他合適的介電質或前述的組合等。
半導體基板104可以是或者包括例如體矽基板(bulk silicon substrate)、III-V族基板、絕緣體上矽(silicon-on-insulator,SOI)基板，另一種合適的半導體基板等。隔離結構106由介電材料形成，並且可以圍繞記憶體區域104m。隔離結構106可以是淺溝槽隔離(shallow trench isolation,STI)結構、深溝槽隔離(deep trench isolation,DTI)結構、另一種合適的隔離結構或前述的組合等。
半導體基板104的邏輯區域104l包括透過邏輯隔離結構310而橫向地物理地和電性地分離的第一邏輯裝置110a和第二邏輯裝置110b。邏輯隔離結構310延伸到半導體基板104的頂部並且可以是或者包括淺溝槽隔離結構、深溝槽隔離結構或其他合適的隔離結構。第一邏輯裝置110a和第二邏輯裝置110b可以是例如絕緣閘雙極電晶體(insulated gate bipolar transistor,IGBT)裝置、金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)裝置、雙重擴散金屬氧化物半導體(double-diffused metal-oxide-semiconductor,DMOS)裝置、另一種合適類型的晶體管或其他類型的半導體 裝置。
每個第一邏輯裝置110a和第二邏輯裝置110b皆包括一對邏輯源極/汲極區域312和選擇性導電邏輯通道322。與邏輯裝置110a、110b相關的邏輯源極/汲極區域312是半導體基板104具有第一摻雜類型(例如，p型或n型)的摻雜區域。選擇性導電邏輯通道322位於半導體基板104的頂部。每個選擇性導電邏輯通道322位於兩個邏輯源極/汲極區域312之間並且鄰接兩個邏輯源極/汲極區域312。選擇性導電邏輯通道322具有與邏輯源極/汲極區域312相關的第一摻雜類型相反的第二摻雜類型(例如，p型或n型)，其中邏輯源極/汲極區域312係透過邏輯通道322而成對。
邏輯閘極介電層316a、邏輯閘極介電層316b和邏輯閘極電極318堆疊在選擇性導電邏輯通道322上。第二邏輯閘極介電層316b在第一邏輯閘極介電層316a上面。邏輯閘極電極318在第二邏輯閘極介電層316b上面。邏輯閘極電極318可以是或者包括例如摻雜的多晶矽、金屬、另一種合適的導電材料或前述的任何組合等。第一邏輯閘極介電層316a和第二邏輯閘極介電層316b可以是或者包括例如氮化物、氧化物、高介電常數(κ)介電質、另一種合適的介電質或前述的任何組合等。在一些實施例中，第一邏輯閘極介電層316a是氧化物。在一些實施例中，第二邏輯閘極介電層316b是高κ介電質。在一些實施例中，邏輯閘極電極318是金屬。如本文所用，高κ介電質是介電常數大於約7的介電質材料。高κ介電質可以是金屬氧化物或者是鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、 鋇(Ba)、鈦(Ti)、鉛(Pb)等的矽酸鹽。高κ介電質的實例包括二氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化氮(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)和鋯石英砂(ZrSiO2)等。
在一些實施例中，邏輯側壁間隔物320對齊邏輯閘極電極318和第二邏輯閘極介電層316b的側壁。邏輯側壁間隔物320可包含在邏輯裝置110中使用的高介電常數介電質。虛設邏輯閘極結構189形成在隔離結構106上。虛設邏輯閘極結構189可以包括對應於第一邏輯裝置110a和第二邏輯裝置110b的層的組成和/或厚度之一個或多個層。虛設邏輯閘極結構189可以具有與邏輯側壁間隔物320相同組成的側壁間隔物191。虛設邏輯閘極結構189可以有助於在與隔離結構106相鄰的邏輯源極/汲極區域312和離隔離結構106較遠的邏輯源極/汲極區域312之間實現均勻的摻雜濃度。
在一些實施例中，接觸通孔161延伸穿過層間介電層174到源極/汲極區域126和312。接觸通孔161是導電的並且可以是鎢、鋁銅、銅、鋁、另一種合適的金屬或其他導電材料或前述的組合等。層間介電層174可以是或者包括例如氧化物、氮化物、低κ介電質、另一種合適的介電質或前述的組合等。如本文所用，低κ介電質是介電常數κ小於約3.9的介電質材料。
透過錐形側壁結構187A，邊界側壁間隔物185A為虛設閘極堆疊166A提供平滑的側壁。如果沒有提供這種平滑的側壁，則在製造期間可能在虛設閘極堆疊166A的側壁中形成空隙，並且阻礙在第二邏輯閘極介電層316b中使用的材 料(例如，高介電常數介電質)的容納。邊界側壁間隔物185A形成在一個或多個虛設閘極介電層183的上方。此結構允許虛設閘極介電層183在形成錐形側壁結構187A的製程期間保護邏輯區域104l。蝕刻穿過虛設閘極介電層183的製程可能會部分地破壞邊界側壁間隔物185A。然而，虛設閘極介電層183非常地薄因此由此產生的任何空隙可透過沉積介電質薄層(例如，形成邏輯閘極介電層316a之沉積的層)而容易地閉合，特別是如果此層是用於邏輯區域104l中的高電壓閘極。在一些實施例中，在錐形側壁結構187A下方可有具有第一邏輯閘極介電層316a的組成的一些介電質。
第2圖提供了根據本公開的一些實施例中包括錐形側壁結構187B的積體電路200的橫截面圖。除了以下描述之不同外，積體電路100的描述基本上適用於積體電路200。雖然積體電路200的錐形側壁結構187B可以具有與積體電路100的錐形側壁結構187A相同的形狀，但是錐形側壁結構187B是虛設閘極電極層181的一部分而不是邊界側壁間隔物185的一部分。因此，錐形側壁結構187B在隔離結構106上終止的距離大約等於虛設閘極介電層183的厚度。虛設閘極電極層181之面對記憶體區域側201可以透過遮罩蝕刻成形，而錐形側壁結構187B可以透過無遮罩蝕刻而形成。因此，在一些實施例中，錐形側壁結構187B具有比虛設閘極電極層181之面對記憶體區域側201更陡峭的輪廓。在一些實施例中，錐形側壁結構187B具有比虛設閘極電極層181之面對記憶體區域側201更大的曲率。在一些實施例中，虛設閘極介電層183將形 成錐形側壁結構187B之虛設閘極電極層181的至少一些錐形部分與隔離結構106分開。
儘管積體電路200可以包括如第1A圖中所示的虛設邏輯閘極189，但是在此示例中積體電路200並不包括虛設邏輯閘極189。另一方面，積體電路200包括形成在隔離結構106上的虛設選擇閘極電極162B，而第1A圖的積體電路100包括與隔離結構106相鄰的虛設選擇閘極電極162A。形成在隔離結構106上的虛設選擇閘極電極162B可以減少在化學機械平坦化(chemical mechanical polishing,CMP)期間的碟型凹陷(dishing)。虛設選擇閘極電極162A和虛設邏輯閘極189都可以形成在隔離結構106上。
第3圖提供了根據本公開另一實施例的積體電路300的橫截面圖，此積體電路300包括錐形側壁結構187C。第3A圖提供了在第3圖中標示之積體電路300的一部分的放大視圖，其包括錐形側壁結構187C。除了以下描述的顯著差異之外，積體電路100、200的描述基本上適用於積體電路300。在一些實施例中，錐形側壁結構187C是邊界側壁間隔物185C的一部分，並且在虛設閘極堆疊166C的面向邏輯區域側上提供光滑表面。與虛設閘極堆疊166A類似，虛設閘極堆疊166C形成在隔離結構106上。
與虛設閘極堆疊166A相比，虛設閘極堆疊166C包括一個或多個附加層。這些附加層可以包括一個或多個硬遮罩層。在此示例中，虛設閘極堆疊166C包括下硬遮罩層324和上硬遮罩層326。下硬遮罩層324和上硬遮罩層326可以由任 何合適的材料形成。在一些實施例中，下硬遮罩層324是氮化物硬遮罩。在一些實施例中，上硬遮罩層326是氧化物硬遮罩。在一些實施例中，也可在控制閘極電極138上找到這些相同的硬遮罩層。這些硬遮罩層也可以形成在擦除閘極電極144和選擇閘極電極150中的一個或兩個上。出於本說明書和隨後之請求項的目的，可以將任何堆疊在虛設閘極電極層181上並且不是層間介電層的介電層視為硬遮罩層。虛設閘極堆疊166C可具有與下硬遮罩層324和上硬遮罩層326相鄰或在適當的位置上的附加的介電阻擋層。這些附加的介電阻擋層可以是蝕刻停止層、襯墊層等。
邊界側壁間隔物185C鄰接、覆蓋邏輯區域面向虛設閘極堆疊166C的側壁並且與其共形。參考第3A圖，這些側壁包括虛設閘極電極層181的側壁331、下硬遮罩層324的側壁333，以及上硬遮罩層326的側壁335。在一些實施例中，虛設閘極電極層181相對於虛設閘極介電層183縮回(朝向記憶體區域104m)。在一些實施例中，側壁333和側壁335中的一個或兩個(其為下硬遮罩層324和上硬遮罩層326的側壁)相對於虛設閘極電極層181的側壁331縮回一定的距離「d」。在一些實施例中，縮回的距離「d」在100埃和5000埃之間。在一些實施例中，至少一部分的上硬遮罩層326的側壁335相對於上硬遮罩層326的側壁335向後縮回。在一些實施例中，位於虛設閘極堆疊166C頂部之側壁335的上邊角337，縮回到最遠。如果這些側壁是齊平的，則在蝕刻期間最可能暴露上邊角337以形成邊界側壁間隔物185C。
與邊界側壁間隔物185A類似，邊界側壁間隔物185C在隔離結構106上方間隔開。錐形側壁結構187C終止於隔離結構106上方一定距離的高度，此距離小於或等於虛設閘極介電層183的厚度。在一些實施例中，錐形側壁結構187C由單層材料形成。第3B圖繪示具有錐形側壁結構187D的積體電路350，其中錐形側壁結構187D基本上與第3A圖的錐形側壁結構187C相同，然而其係由兩種材料形成。在這種情況下，錐形側壁結構187D的下部由虛設閘極電極層181的延伸部分形成，而其上部由間隔物185D形成。
在根據本公開的實施例的錐形側壁結構187由多個層形成的情況下，不同層的材料在組成上相同或足夠相似以具有幾乎相同的蝕刻敏感度(etch susceptibilities)。蝕刻敏感度的相似性有助於形成具有平滑輪廓的錐形側壁結構187。在一些實施例中，形成錐形側壁結構187的材料是介電質。在一些實施例中，形成錐形側壁結構187的材料是氧化物(二氧化矽(SiO2))。在一些實施例中，形成錐形側壁結構187的材料是氮化物(氮化硫(SN))。在一些實施例中，形成錐形側壁結構187的材料是氮氧化矽。在一些實施例中，形成錐形側壁結構187的材料是導電的。在一些實施例中，形成錐形側壁結構187的材料是多晶矽。例如，邊界側壁間隔物185和虛設控制閘極電極層181都可以是多晶矽或其相似物等。虛設閘極電極層181的材料不會形成錐形側壁結構187的一部分。
第4圖繪示根據本公開另一實施例的積體電路400的橫截面圖。除了以下描述的顯著差異之外，積體電路100 的描述基本上適用於積體電路400。積體電路400包括形成錐形側壁結構187E的邊界側壁間隔物185E，其中錐形側壁結構187E替虛設閘極堆疊166A提供平滑的側壁。在一些實施例中，邊界側壁間隔物185E由介電材料形成。在一些實施例中，虛設閘極介電層183包括下氧化物層183l、上氧化物層183u和中間氮化物層183m。在一些實施例中，邊界側壁間隔物185E包括氧化物並且在中間氮化物層183m上並與之接觸。去除上氧化物層183u以暴露中間氮化物層183m，其中蝕刻停止在中間氮化物層183m上。蝕刻去除了一部分的中間氮化物層183m，使得邊界側壁間隔物185E看起來像下陷在氮化物層183m中。在一些實施例中，邊界側壁間隔物185E包括氮化物並且在上氧化物層183u上並與之接觸。在一些實施例中，邊界側壁間隔物185E包括氮化物並且在下氧化物層183l上並與之接觸。
第5圖繪示根據本公開另一實施例的積體電路500的橫截面圖。除了以下描述的顯著差異之外，積體電路100的描述基本上適用於積體電路500。積體電路500包括形成錐形側壁結構187A的邊界側壁間隔物185A，其中錐形側壁結構187A替虛設閘極堆疊166A提供平滑的側壁。邊界側壁間隔物185A和錐形側壁結構187A與隔離結構106間隔開小於或等於虛設閘極介電層183的厚度的距離。邊界側壁間隔物185A可以部分地位於虛設閘極介電層183上。在一些實施例中，然而，在形成邊界側壁間隔物185A之後，透過去除一部分的虛設閘極介電層183，邊界側壁間隔物185A和錐形側壁結構187A已 會被部分地破壞。在一些實施例中，沉積介電質501以填充錐形側壁結構187A下方由移除虛設閘極介電層183而產生的空間。在一些實施例中，介電質501填充邊界側壁間隔物185A下方的空間，此空間鄰近虛設閘極介電層183之面向邏輯區域側(此側是離記憶體區域104m最遠的一側並且對應於錐形側壁結構187A成錐形的端部)。在一些實施例中，介電質501具有與在邏輯裝置110中的邏輯閘極介電層316a相同的組成。在一些實施例中，介電質501是在邏輯區域104l中的高壓閘極所使用的介電質。
第6圖至第44圖提供了一系列橫截面圖600至4400，其繪示根據本公開的實施例的方法在製造的各個階段的積體電路裝置。雖然以一系列的步驟描述了第6圖至第44圖，然而可以理解，在某些情況下，步驟的順序可以改變，並且這一系列的步驟適用於除了所示結構之外的結構。在一些實施例中，可以全部或部分地省略這些步驟中的一些。此外，以一系列步驟描述了第6圖至第44圖中所示的結構，可以理解，第6圖至第44圖所示的結構不限於製造方法，而是可以單獨作為與此方法分開的結構。
如第6圖的橫截面圖600所示，隔離結構106形成在半導體基板104的邊界區域104b中。邊界區域104b將半導體基板104的記憶體區域104m與半導體基板104的邏輯區域104l分開。隔離結構106提供記憶體區域104m中的半導體裝置與邏輯區域104l中的半導體裝置之間的電隔離。半導體基板104可以具有從記憶體區域104m向邏輯區域104l升高之階梯 狀的表面。在一些情況下，隔離結構106可具有彼此成不同角度的側壁。當執行蝕刻以在半導體基板104中形成作為隔離結構106的溝槽時，可能出現這種角度差異。當執行此蝕刻時，在溝槽相對側壁上的摻雜劑濃度的差異可能會導致一個側壁比另一個側壁更垂直。隔離結構106可以是或以其他方式包括例如淺溝槽隔離結構、深溝槽隔離結構或其他合適的隔離結構。半導體基板104可以是或者包括例如體矽基板、絕緣體上矽基板、III-V族基板或另一種合適的半導體基板。半導體基板104也可以是二元半導體基板(binary semiconductor substrate)(例如，砷化鎵(GaAs))、三元半導體基板(tertiary semiconductor substrate)(例如，砷化鎵鋁(AlGaAs))、更多元的半導體基板。
第6圖的橫截面圖600還繪示出邏輯隔離結構310形成在邏輯區域104l中，以將邏輯區域104l劃分為第一邏輯區域104l1和第二邏輯區域104l2。第一邏輯區域104l1橫向地位於隔離結構106和第二邏輯區域104l2之間。第二邏輯區域104l2可以支援之後形成的核心邏輯裝置，而第一邏輯區域104l1可以支援之後形成的高壓邏輯裝置。可將高壓邏輯裝置配置為在比核心邏輯裝置更高的電壓(例如，高一個數量級)下操作的邏輯裝置。邏輯隔離結構310可以由介電質材料形成，並且可以是淺溝槽隔離結構、深溝槽隔離結構或其他合適的隔離結構。
在一些實施例中，形成隔離結構106和邏輯隔離結構310的製程包括形成覆蓋半導體基板104的下襯墊層402 和覆蓋下襯墊層402的上襯墊層404。下襯墊層402和上襯墊層404是不同的材料，並且可以透過化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、濺射、熱氧化或其他合適的生長或沉積製程形成。如本文所用，具有後綴「(es)」的術語(例如，過程)可以是單數或複數。下襯墊層402可以是氧化物或另一種合適的介電質。上襯墊層404可以是氮化物或其他合適的介電質。下襯墊層402和上襯墊層404可以形成在由隔離結構106、310提供遮罩以圖案化溝槽的溝槽中。可以用介電質填充溝槽，然後平坦化以產生第6圖的橫截面圖600中所示的結構。可以透過化學氣相沉積、物理氣相沉積、濺射或其他合適的沉積製程來沉積介電層。平坦化製程可以是化學機械平坦化或其他合適的平坦化製程。
如第7圖的橫截面圖700所示，可以執行蝕刻以從記憶體區域104m移除上襯墊層404和下襯墊層402。用於執行移除的製程可包括形成和圖案化光阻層701以覆蓋邏輯區域104l，而未覆蓋記憶體區域104m，接著用光阻層701進行蝕刻以從記憶體區域104m移除上襯墊層404和下襯墊層402m。此後，可以剝離光阻層701。
如第8圖的橫截面圖800所示，然後可以在記憶體區域104m之半導體基板104的暴露部分上生長閘極氧化物403。然後可以形成覆蓋記憶體區域104m、邊界區域104b和邏輯區域104l的浮動閘極層602。可以共形地形成浮動閘極層602，並且其可以是摻雜的多晶矽或其他合適的導電材料。浮 動閘極層602可以透過化學氣相沉積、物理氣相沉積、濺射或其他合適的沉積製程形成。
如第9圖的橫截面圖900所示，可以在隔離結構106上停止執行平坦化以從隔離結構106和邏輯區域104l移除浮動閘極層602。平坦化使浮動閘極層602的最頂表面凹陷至大約與隔離結構106和邏輯區域104l中的上襯墊層404的最頂部表面齊平。平坦化可以是化學機械平坦化或其他合適的平坦化製程。
如第9圖的橫截面圖900進一步所示，控制閘極堆疊702可以形成在記憶體區域104m、邊界區域104b和邏輯區域104l之平坦化表面的上方。控制閘極堆疊702包括控制閘極介電層704、控制閘極電極層706和控制閘極硬遮罩708。控制閘極介電層704覆蓋浮動閘極層602。控制閘極介電層704可以包括氧化物、氮化物、另一個合適的介電質或前述的任何組合等。控制閘極介電層704可以包括多層不同的介電質。在一些實施例中，控制閘極介電層704是電荷捕獲介電質。在一些實施例中，控制閘極介電層704包括氧化物-氮化物-氧化物(ONO)膜，其具有下氧化物層704l，覆蓋下氧化物層704l的中間氮化物層704m，以及覆蓋中間氮化物層704m的上氧化物層704u。控制閘極介電層704可以透過化學氣相沉積、物理氣相沉積、其他合適的沉積製程或前述的任何組合等形成。
控制閘極介電層704非常地薄。在一些實施例中，下氧化物層704l的厚度在10埃至100埃的範圍內。在一些實施例中，下氧化物層704l的厚度在20埃至50埃的範圍內。 在一些實施例中，下氧化物層704l具有約40埃的厚度。在一些實施例中，中間氮化物層704m的厚度在25埃至200埃的範圍內。在一些實施例中，中間氮化物層704m的厚度在50埃至100埃的範圍內。在一些實施例中，中間氮化物層704m具有約80埃的厚度。在一些實施例中，上氧化物層704u的厚度在10埃至100埃的範圍內。在一些實施例中，上氧化物層704u的厚度在20埃至50埃的範圍內。在一些實施例中，上氧化物層704u具有約40埃的厚度。在一些實施例中，介電層704的總厚度在25埃至400埃的範圍內。在一些實施例中，介電層704的總厚度在50埃至200埃的範圍內。
控制閘極電極層706可以被共形地形成，並且可以由摻雜的多晶矽或其他合適的導電材料形成。在一些實施例中，形成控制閘極電極層706的製程包括沉積材料，將摻雜劑注入到材料中，以及退火以激活摻雜劑。可以透過化學氣相沉積、物理氣相沉積或其他合適的沉積製程來沉積控制閘極電極層706的材料。在一些實施例中，控制閘極電極層706的厚度在600埃至2000埃的範圍內。在一些實施例中，控制閘極電極層706的厚度在300埃至1000埃的範圍內。在一些實施例中，控制閘極電極層706具有約600埃的厚度。
控制閘極硬遮罩708可包括多層不同材料。控制閘極硬遮罩708可以包括氧化物、氮化物或其他合適的材料。在一些實施例中，控制閘極硬遮罩708包括在第一氮化物層708l上方的氧化物層708m。在一些實施例中，這些層的厚度在100埃至1400埃的範圍內。在一些實施例中，這些層的厚度 例如在200埃至700埃的範圍內。在一些實施例中，這些層的厚度約為400埃。在一些實施例中，控制閘極硬遮罩708還包括在氧化物層708m上方的第二氮化物層708u。控制閘極硬遮罩708可以透過化學氣相沉積、物理氣相沉積、其他合適的沉積製程或前述的任何組合等形成。
如第10圖的橫截面圖1000所示，可以執行選擇性蝕刻以從記憶體區域104m移除部分的控制閘極堆疊702，從而在浮動閘極層602上形成一對控制閘極硬遮罩210、一對控制閘極電極138和一對控制閘極介電質160。選擇性蝕刻在隔離結構106上留下虛設閘極堆疊166。在一些實施例中，用於執行選擇性蝕刻的製程包括形成和圖案化光阻層1001。可以圖案化光阻層1001以覆蓋邏輯區域104l、一部分的邊界區域104b以及形成控制閘極電極138的負像之部分的記憶體區域104m。然後可以使用光阻層1001執行蝕刻製程，直到暴露出浮動閘極層602。接著便可以剝離光阻層1001。
留在隔離結構106上的虛設閘極堆疊166包括虛設閘極電極層181和虛設閘極介電層183。虛設閘極電極層181具有與控制閘極電極138相同的厚度和組成並且虛設閘極介電層183具有與控制閘極介電質160相同的厚度和組成。在一些實施例中，虛設閘極介電層183包括對應於上氧化物層704u的上氧化物層183u，對應於中間氮化物層704m的中間氮化物層183m和對應於下氧化物層704l的下氧化物層183l。
如第11圖的橫截面圖1100所示，可以形成控制閘極間隔層902，其覆蓋並對齊由第10圖的橫截面圖1000所示的 結構。可以在控制閘極電極138和虛設閘極堆疊166上共形地形成控制閘極間隔層902。控制閘極間隔層902可以具有任何合適的成分。控制閘極間隔層902可以是氧化物、氮化物、另一種合適的介電質或前述的任何組合等。在一些實施例中，控制閘極間隔層902是或包括氧化物-氮化物-氧化物(ONO)膜(例如，下氧化物層902l、中間氮化物層902m和上氧化物層902u)。控制閘極間隔層902可以透過化學氣相沉積、物理氣相沉積或其他合適的沉積製程形成。
如第12圖的橫截面圖1200所示，執行蝕刻以從控制閘極間隔層902(參見第11圖)形成控制閘極間隔物140。控制閘極間隔物140覆蓋控制閘極電極138的側壁。蝕刻還沿著虛設閘極堆疊166面向記憶體區域104m的側壁形成側壁間隔物172a。在一些實施例中，側壁間隔物172a覆蓋在隔離結構106上。蝕刻製程可以包括選擇性地去除控制閘極間隔層902在垂直方向上之最薄的區域的電漿蝕刻或任何其他合適的蝕刻製程。為了便於說明，控制閘極間隔物140和側壁間隔物172a繪示為具有垂直的側壁。更典型地，這些間隔物在頂部是圓形的並且形成平滑的錐形側壁表面。還透過第12圖的橫截面圖1200示出，可以對浮動閘極層602(參見第11圖)和閘極氧化物403進行蝕刻以形成一對浮動閘極電極134和一對浮動閘極介電質。控制閘極間隔物140和控制閘極硬遮罩210可作為此蝕刻的遮罩。
如第13圖的橫截面圖1300所示，浮動閘極間隔物142可以形成在浮動閘極電極134和控制閘極間隔物140的側 壁上。外部虛設閘極間隔物172p也可以形成在側壁間隔物172a的外側壁上。浮動閘極間隔物142和外部虛設閘極間隔物172p可以是氧化物或其他合適的介電質。形成浮動閘極間隔物142和外部虛設閘極間隔物172p的製程可包括在第12圖的橫截面圖1200所示的結構上沉積浮動閘極間隔層，然後進行可選擇性地去除浮動閘極間隔層在垂直方向上之最薄的區域的電漿蝕刻或任何其它合適的蝕刻製程。可以透過化學氣相沉積、物理氣相沉積或其他合適的沉積製程共形地沉積浮動閘極間隔層。為了便於說明，將浮動閘極間隔物142和外部虛設閘極間隔物172p繪示為具有垂直的側壁。更典型地，這些側壁在頂部是圓形的並且形成平滑的錐形側壁表面。
如第14圖的橫截面圖1400所示，公共的記憶體源極/汲極區域128可以在浮動閘極電極134之間橫向地形成在半導體基板104中。形成公共的記憶體源極/汲極區域128的製程可以包括形成和圖案化覆蓋邏輯區域104l和邊界區域104b並進一步覆蓋公共的源極/汲極間隙1204外部的記憶體區域104m的光阻層1401。可以用光阻層1401執行離子注入或其他合適的摻雜製程。可以使用光刻將光阻層1401圖案化。
如第15圖的橫截面圖1500所示，可以去除公共的源極/汲極間隙1204內的浮動閘極間隔物142。用於去除浮動閘極間隔物142的製程可包括使用光阻層1401的蝕刻。之後便可以剝離光阻層1401。
如第16圖的橫截面圖1600所示，可以形成擦除閘極介電層146，其覆蓋公共的記憶體源極/汲極區域128並且對 齊公共的源極/汲極間隙1204(見第15圖)內浮動閘極電極134的側壁和控制閘極間隔物140的側壁。擦除閘極介電層146可以由氧化物、氮化物或其他合適的介電質形成。形成擦除閘極介電層146的製程可包括高溫氧化(high temperature oxidation,HTO)、原位蒸汽產生(situ steam generation,ISSG)氧化、另一種合適的沉積或生長製程或前述的任何組合等。在一些實施例中，由於在公共的記憶體源極/汲極區域128中的離子注入，擦除閘極介電層146形成彎曲的或球狀的表面輪廓。公共的記憶體源極/汲極區域128的中心區域接收更大劑量的摻雜劑並且因此經歷比公共的記憶體源極/汲極區域128的外圍區域更大的損害。與外圍區域相比，氧化物可能因此在中心區域中更快地生長。可以透過選擇性蝕刻去除形成外部公共的源極/汲極間隙1204的介電質材料。可以形成用於此蝕刻的光阻層1601並將其圖案化，以使其覆蓋公共的記憶體源極/汲極區域128並且突出在控制閘極硬遮罩210之上。在蝕刻之後，可以剝離光阻層1601。
如第17圖的橫截面圖1700所示，記憶體介電層1502可以形成在浮動閘極電極134和公共的記憶體源極/汲極區域128外部之部分的記憶體區域104m上。記憶體介電層1502可以可以是氧化物、氮化物或其他合適的介電質。記憶體介電層1502可以透過高溫氧化、原位蒸汽產生氧化、其他合適的沉積或生長製程或前述的任何組合等形成。
第17圖的橫截面圖1700還繪示出可以形成覆蓋記憶體介電層1502和覆蓋位於記憶體區域104m、邏輯區域 104l和邊界區域104b中的其他結構的選擇性閘極層1504。選擇性閘極層1504可以由摻雜的多晶矽、金屬或其他合適的導電材料形成，並且可以透過化學氣相沉積、物理氣相沉積或其他合適的沉積製程形成。第17圖的橫截面圖1700還繪示在選擇性閘極層1504上形成的記憶體抗反射塗層(antireflective coating,ARC)1506。記憶體抗反射塗層1506可以形成為具有平面或實質上平面的頂表面。記憶體抗反射塗層1506可以例如透過旋塗製程沉積，其中當液體抗反射塗層在晶片表面上時，半導體基板104的晶片圍繞其中心旋轉。由於其流動性，液體抗反射塗層傾向於形成水平的表面。在液體抗反射塗層旋塗之後，可以進行烘烤步驟以硬化記憶體抗反射塗層1506。
如第18圖的橫截面圖1800所示，可以執行製程以移除記憶體抗反射塗層1506(參見第17圖)並且使選擇性閘極層1504變薄，直到其上表面約為與控制閘極電極138齊平。這個過程形成擦除閘極電極144。可以用蝕刻製程進行移除和削薄，對於此蝕刻製程，記憶體抗反射塗層1506和選擇性閘極層1504具有近似相等的敏感度。可以回蝕記憶體抗反射塗層1506直到暴露選擇性閘極層1504，之後可以將選擇性閘極層1504和記憶體抗反射塗層1506一起回蝕刻直到完全移除記憶體抗反射塗層1506。然後可以回蝕刻選擇性閘極層1504，直到其頂表面與控制閘極電極138的頂表面大約齊平。蝕刻製程使凹陷的選擇性閘極層1504具有實質上平坦的表面。在蝕刻之後可以將摻雜劑注入選擇性閘極層1504中，然後進行退火以激活摻雜劑。
如第19圖的橫截面圖1900所示，記憶體硬遮罩層1702可以共形地形成在第18圖的橫截面圖1800所示的結構上。記憶體硬遮罩層1702可以由氮化物、氧化物或其他合適的硬遮罩材料形成。記憶體硬遮罩層1702可以透過化學氣相沉積、物理氣相沉積或其他合適的沉積製程形成。
如第20圖的橫截面圖2000所示，可以使用蝕刻來從記憶體硬遮罩層1702(參見第19圖)形成一對選擇閘極硬遮罩152、擦除閘極硬遮罩159和虛設選擇閘極硬遮罩164。選擇閘極硬遮罩152覆蓋位於公共的記憶體源極/汲極區域128兩側之浮動閘極電極的側面。擦除閘極硬遮罩159覆蓋公共的記憶體源極/汲極區域128。虛設選擇閘極硬遮罩164形成在隔離結構106上。蝕刻製程不需要遮罩。可以透過去除記憶體硬遮罩層1702在垂直方向上之最薄的區域來形成期望的結構。
第20圖的橫截面圖2000還繪示出可以執行另一蝕刻以從選擇性閘極層1504圖案化選擇閘極150和虛設選擇閘極電極162(參見第19圖)。選擇閘極硬遮罩152、擦除閘極硬遮罩159和虛設選擇閘極硬遮罩164可以為此蝕刻提供遮罩。儘管未在圖示中示出，但是此蝕刻可以部分地去除硬遮罩。
如第21圖的橫截面圖2100所示，第一硬遮罩抗反射塗層2102可以形成在第20圖的橫截面圖2000所示的結構上。可以形成具有平面或實質上平面的頂表面的第一硬遮罩抗反射塗層2102。如第22圖的橫截面圖2200所示，然後可以使用非選擇性回蝕刻製程來凹陷第20圖的橫截面圖2000所示的結構的最上部分。回蝕刻製程可停止在控制閘極硬遮罩708上 或其中。在一些實施例中，控制閘極硬遮罩708包括透過回蝕刻製程完全地去除的第二氮化物層708u。在一些實施例中，回蝕刻製程停止在如第22圖的橫截面圖2200所示之氧化物層708m中。在一些實施例中，回蝕刻製程穿透氧化物層708m並停止在第一氮化物層708l上或其中。在回蝕刻製程之後，如第23圖的橫截面圖2300所示可以去除第一硬遮罩抗反射塗層2102。
如第24圖的橫截面圖2400所示，第一虛設覆蓋層2304在如第23圖的橫截面圖2300所示之結構上，並且底部抗反射塗層(bottom anti-reflective coating,BARC)2401可以形成在第一虛設覆蓋層2304上。在一些實施例中，第一虛設覆蓋層2304是多晶矽，但是也可以使用另一種合適的材料。第一虛設覆蓋層2304可以部分地與其覆蓋的表面共形。虛設覆蓋層2304可以透過化學氣相沉積、物理氣相沉積、其他合適的沉積製程或前述的任何組合等形成。底部抗反射塗層2401可以由液體塗層形成，此液體塗層在虛設覆蓋層2304上旋塗以提供平坦的或實質上平坦的頂表面。在虛設底部抗反射塗層2401旋塗之後，可以執行烘烤步驟以硬化虛設底部抗反射塗層2401。
如第25圖的橫截面圖2500所示，可以執行製程以去除虛設底部抗反射塗層2401(參見第24圖)並使第一虛設覆蓋層2304具有實質上平坦的表面。此製程可以是使虛設底部抗反射塗層2401和第一虛設覆蓋層2304具有非常相似的蝕刻速率的蝕刻。一開始，蝕刻穿過虛設底部抗反射塗層2401， 直到暴露出第一虛設覆蓋層2304。此蝕刻繼續同時蝕刻虛設底部抗反射塗層2401和第一虛設覆蓋層2304，直到完全去除虛設底部抗反射塗層2401。此蝕刻製程可以在控制閘極堆疊702上留下具有明確定義的厚度的第一虛設覆蓋層2304。在一些實施例中，此厚度在100埃到10,000埃的範圍內，例如1600埃。
如第26圖的橫截面圖2600所示，可以在第一虛設覆蓋層2304上形成並圖案化光阻遮罩2601。與其他光阻遮罩一樣，光阻遮罩2601可以透過包括旋塗的製程形成，或在結構的表面上形成光阻，透過遮罩版或其他光刻遮罩選擇性地將光阻曝光，並使用化學顯影劑除去曝光或未曝光的部分。
如第27圖的橫截面圖2700所示，可以執行蝕刻以穿過第一虛設覆蓋層2304、虛設襯墊層304並進入虛設閘極堆疊166。此蝕刻可以包括一個或多個各向同性的蝕刻製程。光阻遮罩2601可以將蝕刻限制在邏輯區域104l和位在邏輯區域104l側之一部份的邊界區域104b。在平坦化製程之後，如從第26圖的橫截面視圖2600轉換到第27圖的橫截面圖2700所示，蝕刻繼續穿過控制閘極硬遮罩708的多個層。蝕刻在隔離結構106上產生側壁2704。在一些實施例中，側壁2704包括下部氮化物層和氮化物層上方的氧化物層。在第27圖的橫截面圖2700所示的示例中，下部氮化物層是控制閘極硬遮罩708的第一氮化物層708l，並且此氮化物層上的氧化物層是氧化物層708m。在一些實施例中，側壁2704包括在蝕刻穿過氧化物層708m之後形成的第一氮化物層708l和氧化物襯墊層。側壁 2704可具有與第一氮化物層708l和氧化物層708m相鄰或位於適當位置的附加介電阻擋層。介電層可以是硬遮罩層、蝕刻停止層、襯墊層等。在一些實施例中，這些層的厚度在100埃至1000埃的範圍內。在形成側壁2704的蝕刻之後，可以去除光阻遮罩2601。像其他光阻遮罩一樣，可以透過完全地曝光和顯影、蝕刻、灰化或任何其他合適的去除製程來去除光阻遮罩2601。
如第28圖的橫截面圖2800所示，根據本公開的實施例的一些方面，可執行蝕刻以將第一虛設覆蓋層2304與虛設閘極電極層181之間的層凹進側壁2704中。在一些實施例中，氧化物和氮化物層相對於第一虛設覆蓋層2304凹入，其中第一虛設覆蓋層2304可以是多晶矽。在一些實施例中，凹陷層包括氧化物和氮化物層。凹陷的氮化物層可以包括控制閘極硬遮罩708的第一氮化物層708l。凹陷的氧化物層可以包括控制閘極硬遮罩708的氧化物層708m和/或虛設襯墊層304。根據本公開的實施例的一些方面，回蝕刻製程是各向異性蝕刻製程。在一些實施例中，蝕刻製程是濕式蝕刻製程。合適的濕式蝕刻製程可包括使用氫氟酸(HF)的蝕刻。合適的各向異性蝕刻製程的另一個例子是用於氧化物的氫氟酸(HF)蒸汽和用於氮化物的磷酸(H3PO4)蒸汽的蝕刻。蝕刻製程對被回蝕刻之層的最上層可以具有較高的蝕刻速率，以產生第28圖中所示之凹陷的上邊角337。例如，凹陷的上邊角337可以透過蝕刻製程產生，其中氧化物層具有比氮化物層更大的敏感度。可以提供氧化物的蝕刻速度為氮化物的蝕刻速率的兩倍或更多倍的條 件的蝕刻製程。使這些層凹陷可防止它們在後續加工製程中被暴露。
在一些實施例中，如第29圖的橫截面圖2900所示，在此製程階段執行另一蝕刻以使側壁2704延伸穿過虛設閘極電極層181並從邏輯區域104l中去除虛設閘極電極層181。在一些實施例中，跳過此蝕刻步驟，並且在稍後的製程階段從邏輯區域104l中移除虛設閘極電極層181。此蝕刻可減小第一虛設覆蓋層2304的厚度，但是並不會去除第一虛設覆蓋層2304。此蝕刻可以是各向同性蝕刻(例如，利用電漿的乾式蝕刻)，因此虛設閘極電極層181不會顯著地凹入側壁2704。蝕刻製程在虛設閘極介電層183上或其中停止。在虛設閘極介電層183由多層不同材料組成的情況下，蝕刻可停止在任何合適的層上。當蝕刻停止在某一層上時，通常在蝕刻製程結束之前會將此層蝕刻到一定程度。
如果虛設閘極電極層181是多晶矽，則可以使用氟化合物作為合適的蝕刻製程。氟化合物可以使用由四氟甲烷(CF4)、氟仿(CHF3)、二氟甲烷(例如，CH2F2)、六氟化硫(SF6)、六氟乙烷(C2F6)、六氟丙烯(C3F6)、八氟環丁烷(C4F8)、八氟環戊烯(C5F8)、其他合適的氟化合物、前述的任何組合等產生的電漿。氬氣、氧氣和其他合適的氣體也可以包括在蝕刻化學物質中。
如第30圖的橫截面圖3000所示，可以形成側壁間隔層3001，其覆蓋側壁2704、第一虛設覆蓋層2304、隔離結構106和邏輯區域104l。側壁間隔層3001可以由任何合適的材 料形成。在一些實施例中，側壁間隔層3001是多晶矽。在一些實施例中，側壁間隔層3001是介電材料。在一些實施例中，側壁間隔層3001是氧化物、氮化物或氮氧化矽。在一些實施例中，側壁間隔層3001與第一虛設覆蓋層2304是相同的材料。在一些實施例中，側壁間隔層3001與虛設閘極電極層181是相同的材料。原始氧化物層(native oxide layer)通常在沉積側壁間隔層3001之前在虛設閘極電極層181的暴露部分上形成，因此允許區分兩個層，即使它們是相同的材料。虛設閘極電極層上的原始氧化物層可以分離虛設閘極電極層181和側壁2704。側壁間隔層3001可以透過化學氣相沉積、物理氣相沉積、其他合適的沉積製程或前述的任何組合等共形地形成。
如第31圖的橫截面圖3100所示，執行蝕刻以去除側壁間隔層3001(參見第30圖)的最薄部分(其包括覆蓋邏輯區域104l之部分的此層)，而留下側壁間隔層3001的一部分作為邊界側壁間隔物185。在一些實施例中，邊界側壁間隔物185具有光滑表面和在邏輯區域104l的方向上成錐形的輪廓。邊界側壁間隔物185的表面3101可以平滑地沿著此錐形的長度為弧形。邊界側壁間隔物185被繪示為位於虛設閘極介電層183上並且在隔離結構106上方以虛設閘極介電層183的厚度被間隔開，然而，如果使用蝕刻來使側壁2704延伸穿過虛設閘極電極層181，則此蝕刻在某種程度上可能會進展到虛設閘極介電層183內，在這種情況下，邊界側壁間隔物185會略低於如第31圖的橫截面圖3100所示。
在一些實施例中，形成邊界側壁間隔物185的蝕 刻是乾式蝕刻。在一些實施例中，蝕刻製程為第一虛設覆蓋層2304和側壁間隔層3001具有相似的敏感度的製程。如果這兩個層都由相同的材料形成，則較容易確認此種製程。乾式蝕刻可以使用任何合適的化學物質。在一些實施例中，側壁間隔層3001是多晶矽，並且乾式蝕刻使用氟化合物。氟化合物可以使用由四氟甲烷(CF4)、氟仿(CHF3)、二氟甲烷(例如，CH2F2)、六氟化硫(SF6)、六氟乙烷(C2F6)、六氟丙烯(C3F6)、八氟環丁烷(C4F8)、八氟環戊烯(C5F8)、其他合適的氟化合物、前述的任何組合等產生的電漿。在一些實施例中，側壁間隔層3001是介電質，並且乾式蝕刻使用氯或溴化學。氯或溴化學可以使用由氯(Cl2)、溴化氫(HBr)、其他合適的滷素化合物和前述的任何組合等產生的電漿。在這兩種情況下，氬氣、氧氣和其他合適的氣體也可以包括在蝕刻化學物質中。在此蝕刻製程結束後，至少部分厚度的虛設閘極介電層183可以保留在邏輯區域104l上。
如第32圖的橫截面圖3200所示，可以執行進一步的蝕刻以從邏輯區域104l中移除虛設閘極介電層183。此蝕刻製程還可以從邏輯區域104l中移除上襯墊層404(參見第31圖)。蝕刻可以結束在上襯墊層404比下襯墊層402具有更高敏感度的蝕刻製程，並且可以停止在下襯墊層402上。如第32圖所示，此蝕刻傾向於產生區域3201，其中虛設閘極介電層183相對於邊界側壁間隔物185凹陷。因此，由邊界側壁間隔物185限定的光滑表面3101將不被虛設閘極介電層183所繼續。由於這些圖式中使用的縮放比例，凹陷區域3201繪示為具有小於 其高度的寬度，然而虛設閘極介電層183非常薄，因而此凹陷的深度可能大大超過其寬度。
如第33圖的橫截面圖3300所示，然後可以在由第32圖的橫截面圖3200所示的結構上形成邏輯閘極堆疊3301。邏輯閘極堆疊3301可以包括第一邏輯閘極介電層3303、高介電常數邏輯閘極介電層3305、邏輯閘極電極層3307和邏輯閘極硬遮罩層3309。通常，邏輯閘極介電質可以包括任何合適數量的介電層和介電層的組合，並且可以是由在邏輯區域104l中不同裝置之間變化的厚度和/或組成製成。如第33圖的橫截面圖3300所示，根據本公開的一些實施例，在高介電常數邏輯閘極介電層3305沉積之前，第一邏輯閘極介電層3303填充在邊界側壁間隔物185下方的任何凹陷區域3201中。邏輯閘極電極層3307可以是摻雜或未摻雜的多晶矽或其他合適的材料。邏輯閘極電極層3307可以是在後續處理階段由金屬代替的虛設閘極層。邏輯硬遮罩層3309可以是氮化物、氧化物、另一種合適的介電質或前述的任何組合等。邏輯閘極堆疊3301的層可以透過化學氣相沉積、物理氣相沉積、無電鍍、電鍍、其他合適的生長或沉積製程或前述的任何組合等共形地形成。
如第34圖的橫截面圖3400所示，可以形成光阻3401，圖案化光阻3401，然後將光阻3401用於選擇性地蝕刻邏輯閘極堆疊3301以形成邏輯裝置110a、110b。每一個邏輯裝置110a、110b皆可以包括第一邏輯閘極介電層316a、第二邏輯閘極介電層316b、虛設邏輯閘極電極3307和邏輯閘極硬 遮罩3309。第一邏輯閘極介電層3303(參見第33圖)的一小部分可以留在邊界側壁間隔物185下面以形成介電質501。選擇性蝕刻可以包括一系列電漿蝕刻以去除邏輯閘極堆疊3301中各層未被掩蔽的部分。也可以蝕刻穿過覆蓋層402。在此製程結束時或在邏輯閘極硬遮罩3309被圖案化之後的另一次製程時，可以去除光阻3401。
如第35圖的橫截面圖3500所示，然後可以形成光阻3501並將其圖案化，以覆蓋邏輯區域104l，而暴露記憶體區域104m。然後可以使用蝕刻製程以從記憶體區域104m中移除虛設覆蓋層2304。在蝕刻製程之後，可以剝離光阻3501。
如第36圖的橫截面圖3600所示，然後可以沿選擇閘極電極150、邏輯裝置110a、110b和虛設選擇閘極電極162的外側壁形成邏輯側壁間隔物320。邏輯側壁間隔物320可以是氧化物、氮化物、另一種合適的介電質或前述的任何組合等。可以透過沉積間隔物材料，然後蝕刻以從其最薄處去除間隔物材料來形成邏輯側壁間隔物320。間隔物材料可以透過化學氣相沉積、物理氣相沉積、其他合適的沉積製程或前述的任何組合等共形地沉積。可以透過任何合適的蝕刻製程蝕刻間隔物材料以形成邏輯側壁間隔物320。
第36圖的橫截面圖3600還繪示出接著可以注入摻雜劑以在記憶體區域104m中形成各別的記憶體源極/汲極區域126，並且在邏輯區域104l中形成邏輯源極/汲極區域312。用於形成各別的記憶體源極/汲極區域126和邏輯源極/汲極區域312的製程可以包括在半導體基板104中的離子注 入。可以選擇摻雜劑和/或注入能量以透過諸如虛設襯墊層304和記憶體介電層1502的層執行離子注入。離子注入可以在一系列具有遮罩的步驟中進行，以提供在源極/汲極區域之間變化的摻雜濃度。
如第37圖的橫截面圖3700所示，然後可以從記憶體源極/汲極區域126中移除虛設襯墊層304和記憶體介電層1502，接著矽化以形成矽化物墊3701。虛設襯墊層304和記憶體介電層1502可以透過蝕刻去除，然後清洗以去除蝕刻殘留物。合適的清潔製程可包括施加硫酸過氧化氫混合物(sulfuric acid hydrogen peroxide mixture,SPM)或其他合適的清潔溶液或混合物。矽化物墊3701可以是矽化鎳或其他合適的矽化物，並且可以透過任何合適的矽化製程形成。
如第38圖的橫截面圖3800所示，然後可以在由第37圖的橫截面圖3700所示的結構上形成第二硬遮罩抗反射塗層3801。第二硬遮罩抗反射塗層3801可以具有平坦的或實質上平坦的頂表面。形成第二硬遮罩抗反射塗層3801的製程可包括旋塗有機抗反射塗層。
如第39圖的橫截面圖3900所示，可以執行蝕刻以從第38圖的橫截面圖3800所示的結構移除上層。這可以透過化學機械平坦化製程完成。然而，在一些實施例中，透過使用蝕刻製程來完成去除，對於此製程，被去除的各種材料具有相似的敏感度，因此上表面保持實質上平坦。合適的蝕刻製程可以是乾式蝕刻，其包括來自碳氟化合物和氦(He)蝕刻劑的電漿。在一些實施例中，蝕刻在其中一個硬遮罩層708m、708l 上停止。在一些實施例中，蝕刻在虛設閘極電極層181上停止並移除硬遮罩708m、708l。
如第40A圖的橫截面圖4000所示，然後可以移除第二硬遮罩抗反射塗層3801(參見第39圖)，接著形成下部層間介電層174l，如第40B圖的橫截面圖4010所示。下部層間介電層174l可以是氧化物、低κ介電質、另一種合適的介電質或前述的任何組合等。可以透過蝕刻或任何其他合適的去除製程去除第二硬遮罩抗反射塗層3801。形成下部層間介電層174l的製程可包括沉積下部層間介電層174l。可以透過化學氣相沉積、物理氣相沉積、濺射或任何其他合適的製程來沉積下部層間介電層174l。
如第41圖的橫截面圖4100所示，下部層間介電層174l可以被平坦化並且其頂表面可被凹陷以暴露虛設邏輯閘極電極3307。可以透過化學機械平坦化或任何其他合適的製程或其組合來執行平面化和凹陷。
如第42圖的橫截面圖4200所示，可以在記憶體區域104m和隔離結構106上形成第二虛設覆蓋層4201。第二虛設覆蓋層4201可以是氧化物、氮化物或任何其他合適的介電質或前述的組合等。形成第二虛設覆蓋層4201的製程可包括透過化學氣相沉積、物理氣相沉積或任何其他合適的沉積製程沉積第二虛設覆蓋層4201的材料，隨後使用光阻遮罩4203圖案化第二虛設覆蓋層4201以從邏輯區域104l移除第二虛設覆蓋層4201。然後可以剝離光阻遮罩4203。第42圖的橫截面圖4200還繪示出可以執行蝕刻以去除虛設邏輯閘極電極3307 (參見第41圖)。用於去除虛設邏輯閘極電極3307的製程可以是第二虛設覆蓋層4201作為遮罩的蝕刻製程。
如第43圖的橫截面圖4300所示，邏輯閘極電極318可以形成在透過去除虛設邏輯閘極電極3307而形成的開口中。邏輯閘極電極可以是任何合適的材料。在一些實施例中，邏輯閘極電極318是金屬。形成邏輯閘極電極318的製程可包括形成電極材料層，其填充於邏輯區域104l中的開口，然後進行平坦化。可以透過化學氣相沉積、物理氣相沉積、無電鍍、電鍍或其他合適的生長或沉積製程來形成導電層。平坦化可以從邏輯區域104l中的開口外部去除導電層，並且還可以去除第二虛設覆蓋層4201。平坦化製程可以是化學機械平坦化或任何其他合適的平坦化製程。
如第44圖的橫截面圖4400所示，上部層間介電層174u可以形成在第43圖的橫截面圖4300所示的結構上。上部層間介電層174u可以是氧化物、低κ介電質、另一種合適的介電質或前述的任何組合等。上部層間介電層174u可以透過化學氣相沉積、物理氣相沉積、濺射或任何其他合適的製程沉積，並且可以在沉積之後平坦化。平坦化製程可以是化學機械平坦化或任何其他合適的平坦化製程。
第44圖的橫截面圖4400還繪示出可以形成接觸通孔161，其延伸穿過上部層間介電層174u和下部層間介電層174l到各別的記憶體源極/汲極區域126、邏輯源極/汲極區域312，以及任何其他合適的位置。接觸通孔161可以透過任何合適的製程形成，例如，透過圖案化穿過上部層間介電層174u 和下部層間介電層174l而形成開口，然後用導電材料填充這些開口。
第45圖至第46圖提供了說明在各個製造階段中根據本公開的一些其他實施例的積體電路裝置的橫截面圖。這些視圖繪示由第6圖至第44圖所示的製造製程的變化產生的積體電路。第45圖繪示橫截面圖4500，示出如果側壁間隔層3001形成在第28圖的橫截面圖2800所示的結構上而沒有如第29圖的橫截面圖2800所示先蝕刻穿過虛設閘極電極層181的結果。第46圖繪示橫截面圖4600，其為當第31圖的橫截面圖3100所示的蝕刻製程應用於第45圖的橫截面圖4500所示的結構時所產生的。比較第31圖和第46圖繪示所得到的結構可以非常相似，除了在第46圖的情況下，錐形側壁結構187F在很大地程度上係由虛設閘極電極層181的延伸而形成，並且側壁間隔層3001的剩餘部分是位於虛設閘極電極層181上方之小的間隔物4601。間隔物4601可以透過平坦化製程去除(例如，第39圖的橫截面圖3900所示的平坦化製程)。
第47圖提供了根據本公開的實施例內容的一些方面的製程4700的流程圖，其可以用於製造根據本公開的實施例的積體電路裝置。雖然製程4700在本文中被示出並描述為一系列步驟或事件，但是應當理解，這些步驟或事件的所示順序不應被解釋為限制意義。例如，一些步驟可以以不同的順序發生和/或與除了這裡示出和/或描述的步驟或事件之外的其他步驟或事件同時發生。另外，可能不需要所有示出的步驟來實現本文描述的一個或多個方面或實施例。此外，本文描繪 的一個或多個步驟可以在一個或多個單獨的步驟和/或階段中執行。
製程4700從步驟4702開始，在半導體基板104中形成隔離結構106，以將邏輯區域104l與記憶體區域104m電隔離，如第6圖所示。
製程4700繼續步驟4704，在記憶體區域104m上形成控制閘極堆疊702，其具有在隔離結構106上延伸的層，以形成包括虛設閘極介電層183、虛設閘極電極層181、控制閘極硬遮罩708和第一虛設覆蓋層2304的虛設閘極堆疊166，其示例由第9圖至第25圖示出。作為此製程的結果，虛設閘極堆疊166的層可以對應於在記憶體區域104m中覆蓋浮動閘極電極134的控制閘極層。
製程4700繼續步驟4706，利用蝕刻製程圖案化第一虛設覆蓋層2304和控制閘極硬遮罩708，此蝕刻製程停止在虛設閘極電極層181中或上以形成側壁2704，如第27圖所示。在一些實施例中，此圖案化採用各向異性乾式蝕刻製程。在虛設閘極電極層181上停止有利於隨後的步驟(步驟4708)，蝕刻控制閘極硬遮罩708的層和/或第一虛設覆蓋層2304和虛設閘極電極層181之間的其他層，以使其凹陷到側壁2704內，如第28圖所示。在一些實施例中，使這些層凹陷的蝕刻是各向同性蝕刻製程。在一些實施例中，使這些層凹陷的蝕刻是濕式蝕刻製程。
製程4700繼續進行步驟4710，蝕刻以使側壁2704延伸穿過虛設閘極電極層181，如第29圖所示。步驟4710 的蝕刻停止在虛設閘極介電層183上或停止在構成虛設閘極介電層183的其中一個層上。此步驟是可選的。在一些實施例中，步驟4710是各向異性蝕刻製程。在一些實施例中，步驟4710是乾式蝕刻製程。
製程4700繼續步驟4712，形成覆蓋側壁2704的側壁間隔層3001，並且蝕刻以形成間隔物185、4601和錐形側壁結構187。如果使用步驟4710，則此步驟由第30圖和第31圖說明。否則，此步驟由第45圖和第46圖說明。
製程4700繼續進行步驟4714，蝕刻以從邏輯區域104l移除虛設閘極介電層183，如第32圖所示。接下來，利用步驟4716在邏輯區域104l中形成邏輯裝置結構110。示例性的邏輯裝置結構110的形成由第33圖至第37圖說明。接下來是步驟4718，平坦化，其可以去除控制閘極硬遮罩708，如第39圖所示。
製程4700以步驟4720結束，進一步的製程以完成積體電路裝置的形成。進一步的製程可以包括諸如替換閘極製程(如第41圖至第43圖所示)和形成互連結構(如第44圖所示)之類的步驟。
本公開的實施例的一些方面涉及一種積體電路，其包括具有邏輯區域和記憶體區域的半導體基板，其中邏輯區域和記憶體區域由具有介電材料的隔離結構的隔離區域間隔開。記憶體裝置形成在記憶體區域上，並包括閘極介電質上的閘極電極。在隔離結構上形成虛設閘極結構。虛設閘極結構具有對應於閘極電極的虛設閘極電極層和對應於閘極介電質的 虛設閘極介電層。在虛設閘極結構的面對邏輯區域側上形成錐形側壁結構。錐形側壁結構在隔離結構上方間隔開，並且與虛設閘極電極層相鄰或鄰接。在隔離結構上方間隔開的錐形側壁結構是根據本公開的實施例內容的一些方面之積體電路製程產物的象徵。
在一些實施例中，錐形側壁結構位於虛設閘極電極層的一部分的頂部上。在一些實施例中，虛設閘極介電層具有一厚度，並且錐形側壁結構在隔離結構上方間隔開小於或等於此厚度的距離。在一些實施例中，錐形側壁結構在邏輯區域的方向上具有錐形，虛設閘極介電層被限制在錐形側壁結構下方，並且虛設閘極介電層不延伸超過此錐形。在一些實施例中，虛設閘極介電層的一個或多個層不會在錐形側壁結構下方完全地延伸，以在隔離結構和錐形側壁結構之間形成一區域，而虛設閘極介電層不存在於此區域中，並且在隔離結構和錐形側壁結構之間形成的此區域(虛設閘極介電層不存在於此區域中)填充有具有與虛設閘極介電層不同的組成或結構的介電質。這些實施例反映了在虛設閘極介電層上形成錐形側壁結構，並且僅在形成的錐形側壁結構之後，在邏輯區域中蝕刻穿過虛設閘極介電層，由此錐形側壁結構減少了污染並且當錐形側壁結構形成時，虛設閘極介電層可以保護邏輯區域。
在一些實施例中，虛設閘極結構包括一個或多個介電層，其位於虛設閘極電極層上方並形成由錐形側壁結構覆蓋的虛設閘極結構的側壁的一部分。在一些實施例中，在虛設閘極電極層上方的一個或多個介電層是硬遮罩層。在一些實施 例中，一個或多個介電層相對於虛設閘極電極層從邏輯區域凹陷。在這些實施例的一些中，錐形側壁結構由間隔物形成，此間隔物覆蓋虛設閘極電極層之面向邏輯區域的側壁和位於虛設閘極電極層上方之一個或多個介電層的側壁。在這些實施例的一些中，錐形側壁結構部分地由間隔物形成，此間隔物位於虛設閘極電極層上並覆蓋在虛設閘極電極層上方的一個或多個介電層的側壁上。
在一些實施例中，錐形側壁結構由導電材料形成。在一些實施例中，錐形側壁結構由一間隔物提供，且透過形成在虛設閘極電極層上的原始氧化物而與虛設閘極電極層結構分離。在一些實施例中，至少一部分的錐形側壁結構由虛設閘極電極層的延伸形成。在一些實施例中，錐形側壁結構完全由一種材料形成。在一些實施例中，錐形側壁結構由一層材料形成。
在一些實施例中，虛設閘極介電層包括在兩個氧化物層之間的氮化物層。在一些實施例中，虛設閘極結構包括在虛設閘極電極層上方的一個或多個介電層，並且這些層中的最上層相對於虛設閘極電極層從邏輯區域凹陷。在一些實施例中，閘極電極和閘極介電質在浮動閘極上方並為記憶體單元提供控制閘極。在一些實施例中，錐形側壁結構和虛設閘極電極都是多晶矽。在一些實施例中，錐形側壁結構由介電材料形成。在一些實施例中，當從半導體基板的頂表面測量時，閘極介電質的上表面和虛設閘極介電層的上表面具有相同的高度。在一些實施例中，在邏輯區域中形成高介電常數介電質的 裝置。在一些實施例中，錐形側壁結構具有成錐形的表面，以形成相對於基板的表面介於20度與85度之間的角度。在一些實施例中，錐形側壁結構具有成錐形的表面，以形成相對於隔離結構的表面介於20度與85度之間的角度。隔離結構的表面和基板的表面可以是平行的。
本公開的實施例的一些方面涉及一種積體電路，其包括具有邏輯區域和記憶體區域的半導體基板，邏輯區域和記憶體區域由具有介電材料的隔離結構的隔離區域間隔開。邏輯裝置形成在邏輯區域中，記憶體裝置形成在記憶體區域中。記憶體裝置包括浮動閘極上方的控制閘極結構。控制閘極結構包括控制閘極電極和將控制閘極電極與浮動閘極電極分開的控制閘極介電質。隔離區域上的虛設控制閘極結構是虛設控制閘極製程的產物，其包括在隔離結構上形成虛設控制閘極介電層(其中虛設控制閘極介電層與控制閘極介電質具有相同的材料)，在隔離結構上形成虛設控制閘極電極層(其中虛設控制閘極電極層與控制閘極電極具有相同的材料)，在虛設控制閘極電極層上形成硬遮罩，在硬遮罩上形成覆蓋層，利用第一蝕刻製程圖案化覆蓋層和硬遮罩(此第一蝕刻製程形成面向邏輯區域的側壁並且包括覆蓋層和硬遮罩)，在側壁上形成間隔物材料層，以及採用第二蝕刻製程蝕刻間隔物材料層，其中第二蝕刻製程在虛設控制閘極介電層上或之中停止，而留下覆蓋側壁之隔離材料的層的一部分。
在一些實施例中，虛設控制閘極製程還包括去除硬遮罩的平坦化製程。在一些實施例中，虛設控制閘極製程還 包括在覆蓋層和硬遮罩的圖案化之後蝕刻虛設控制閘極側壁的第四蝕刻製程。第四蝕刻製程是選擇性的，由此部分的虛設控制閘極介電層相對於覆蓋層凹入到虛設控制閘極側壁中。在一些實施例中，虛設控制閘極製程還包括在側壁上形成間隔物材料層之前，蝕刻穿過虛設控制閘極電極層以延伸側壁。在一些實施例中，第二蝕刻製程蝕刻穿過虛設控制閘極電極層的一部分，而虛設控制閘極電極層的另一部分保留在間隔物材料下方。
本公開的實施例的一些方面涉及一種形成積體電路的方法，此方法包括在位於半導體基板的記憶體區域和邏輯區域之間的隔離結構上形成閘極介電層。閘極介電層在記憶體區域和邏輯區域上延伸。此方法還包括在閘極介電層上形成閘極電極層，在閘極電極層上形成硬遮罩，以及在硬遮罩上形成覆蓋層。利用第一蝕刻製程圖案化覆蓋層和硬遮罩，此第一蝕刻製程停止在閘極電極層之中或之上並在隔離區域上方形成側壁。側壁面向邏輯區域並包括覆蓋層和硬遮罩的側壁。在覆蓋層和側壁上形成一層間隔物材料，然後用第二蝕刻製程蝕刻。第二蝕刻製程在邏輯區域中的控制閘極介電質層上或其中停止，而留下覆蓋側壁之一部分的間隔物材料層。
在一些實施例中，此製程還包括利用在第二蝕刻製程之後發生的第三蝕刻製程蝕刻穿過邏輯區域中的閘極介電質層。在一些實施例中，第一蝕刻製程和第三蝕刻製程是乾式蝕刻製程。在一些實施例中，此製程還包括利用第四蝕刻製程蝕刻側壁。在用第一蝕刻製程圖案化覆蓋層和硬遮罩之後並 且在形成間隔物材料層之前，進行第四蝕刻製程。第四蝕刻製程是選擇性的，由此硬遮罩的部分相對於覆蓋層凹入側壁中。在一些實施例中，第四蝕刻製程是濕式蝕刻。在一些實施例中，在沉積間隔物材料層之前，透過蝕刻穿過閘極電極層來延伸側壁。
在一些實施例中，第二蝕刻製程蝕刻穿過邏輯區域中的閘極電極層。在一些實施例中，間隔物材料是多晶矽。在一些實施例中，覆蓋層由間隔物材料製成。在一些實施例中，間隔物材料是介電質。在一些實施例中，閘極介電層包括在兩個氧化物層之間的氮化物層。在這些實施例的一些中，間隔物材料是氮化物，並且第二蝕刻製程在兩個氧化物層的最上面停止。在這些實施例的一些中，間隔物材料是氧化物，並且第二蝕刻製程在氮化物層上停止。
本公開的實施例的一些方面涉及一種形成積體電路的方法，此方法包括在位於半導體基板的記憶體區域和邏輯區域之間的隔離結構上方形成閘極介電層。在閘極介電層上形成閘極電極層，在閘極電極層上形成硬遮罩，並在硬遮罩上形成覆蓋層。利用第一蝕刻製程圖案化覆蓋層和硬遮罩，第一蝕刻製程限定隔離區域上方的側壁，其中側壁面向邏輯區域並包括覆蓋層和硬遮罩。蝕刻硬遮罩以使其至少部分地橫向地縮回到側壁內。在一些實施例中，限定側壁的蝕刻製程是各向異性蝕刻製程，並且橫向地使硬遮罩退回的蝕刻是各向同性蝕刻製程。在一些實施例中，限定側壁的蝕刻製程是乾式蝕刻製程，並且橫向地使硬遮罩退回的蝕刻是濕式蝕刻製程。在覆蓋層和 側壁上形成一層間隔物材料，並用第二蝕刻製程進行蝕刻，以形成覆蓋側壁的間隔物。在一些實施例中，第一蝕刻製程在閘極電極層上停止。在一些實施例中，在蝕刻硬遮罩以在側壁內橫向地縮回之後並且在形成間隔物材料層之前，蝕刻閘極電極層以延伸側壁。
本公開的一實施例為一種積體電路，包括半導體基板、記憶體裝置、虛設閘極結構，以及錐形側壁結構。半導體基板包含由隔離結構間隔開的邏輯區域和記憶體區域，其中隔離結構包含介電材料。記憶體裝置位於記憶體區域上，其中記憶體裝置包含位於閘極介電質上的閘極電極。虛設閘極結構位於隔離結構上，並具有對應於閘極電極的虛設閘極電極層和對應於閘極介電質的虛設閘極介電層。錐形側壁結構位於虛設閘極結構之面向邏輯區域的一側上，其中錐形側壁結構在隔離結構上方間隔開並且與虛設閘極電極層相鄰或鄰接。
根據部分實施例，其中錐形側壁結構位於一部分的虛設閘極電極層的頂部上。
根據部分實施例，其中虛設閘極介電層具有一厚度，錐形側壁結構在隔離結構上方隔開小於或等於虛設閘極介電層之厚度的距離。
根據部分實施例，其中錐形側壁結構朝向邏輯區域成錐形，且虛設閘極介電層被限制在錐形側壁結構下方。
根據部分實施例，其中錐形側壁結構由導電材料形成，且錐形側壁結構透過形成在虛設閘極電極層上的原始氧化物與虛設閘極電極層分離。
根據部分實施例，其中錐形側壁結構由虛設閘極電極層的一延伸形成。
根據部分實施例，其中虛設閘極介電層包含在兩個氧化物層之間的氮化物層。
根據部分實施例，其中虛設閘極介電層的一個或複數個層被切短以使其不完全在錐形側壁結構下方延伸，以在隔離結構和錐形側壁結構之間形成一區域，其中虛設閘極介電層不存在於此區域，且在隔離結構和錐形側壁結構之間之不存在虛設閘極介電層的此區域填充有具有與虛設閘極介電層不同的組成或結構的介電質。
根據部分實施例，其中虛設閘極結構面向邏輯區域的側面包含位於虛設閘極電極層上方的一個或複數個介電層，並且介電層相對於虛設閘極電極層從邏輯區域凹陷。
本公開的一實施例為一種形成積體電路的方法，包含形成閘極介電層於隔離結構上，隔離結構設置在半導體基板的記憶體區域和邏輯區域之間，其中閘極介電層在記憶體區域和邏輯區域上延伸；形成閘極電極層於閘極介電層上；形成硬遮罩於閘極電極層上；形成覆蓋層於硬遮罩上；用第一蝕刻製程圖案化覆蓋層和硬遮罩，第一蝕刻製程停止在閘極電極層之中或之上並在隔離結構上形成一側壁，其中側壁包含覆蓋層和硬遮罩面向邏輯區域的複數個側壁；在覆蓋層和側壁上形成間隔物材料層；以及用第二蝕刻製程蝕刻間隔物材料層，其中第二蝕刻製程停止在邏輯區域中的閘極介電層上或其中，但留下覆蓋側壁的間隔物材料層的一部分。
根據部分實施例，更包含在利用第二蝕刻製程蝕刻間隔物材料層之後，利用第三蝕刻製程蝕刻穿過邏輯區域中的閘極介電層。
根據部分實施例，更包含在利用第一蝕刻製程圖案化覆蓋層和硬遮罩之後並且在形成間隔物材料層之前，用第四蝕刻製程蝕刻側壁，其中第四蝕刻製程是選擇性的，使得硬遮罩的複數個部分相對於覆蓋層凹陷到側壁內。
根據部分實施例，更包含在利用第四蝕刻製程蝕刻側壁之後並且在形成間隔物材料層之前，透過蝕刻穿過閘極電極層來延伸側壁。
根據部分實施例，其中第二蝕刻製程蝕刻穿過邏輯區域中的閘極電極層。
根據部分實施例，其中間隔物材料是多晶矽。
根據部分實施例，其中覆蓋層由間隔物材料製成。
根據部分實施例，其中間隔物材料是介電質。
本公開的一實施例為一種形成積體電路的方法，包含形成閘極介電層於隔離結構上，隔離結構位於記憶體區域和邏輯區域之間的半導體基板內；形成閘極電極層於閘極介電層上；形成硬遮罩於閘極電極層上；形成覆蓋層於硬遮罩上；利用在隔離結構上限定側壁的第一蝕刻製程圖案化覆蓋層和硬遮罩，其中側壁包含覆蓋層和硬遮罩並面向邏輯區域；蝕刻硬遮罩以使其至少部分地橫向地縮回到側壁內；形成間隔物材料層於覆蓋層和側壁上；以及用第二蝕刻製程蝕刻間隔物材料層，以形成與側壁相鄰的間隔物。
根據部分實施例，其中第一蝕刻製程停止在閘極電極層上。
根據部分實施例，更包含在蝕刻硬遮罩以使其在側壁內橫向地縮回之後，並且在形成間隔物材料層之前，蝕刻穿過閘極電極層以延伸側壁。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本公開的實施例的各方面。本領域技術人員應該理解，他們可以容易地使用本公開的實施例作為設計或修改其他過程和結構的基礎，以實現本文介紹的實施例之相同的目的和/或相同的優點。本領域技術人員還應該理解，這樣的等同構造並不脫離本公開的實施例的精神和範圍，並且在不脫離本公開的實施例的精神和範圍的情況下，它們可以在本文中進行各種改變、替換和變更。
104‧‧‧半導體基板
104b‧‧‧邊界區域
104l‧‧‧邏輯區域
106‧‧‧隔離結構
110a‧‧‧邏輯裝置
110b‧‧‧邏輯裝置
126‧‧‧源極/汲極區域
128‧‧‧源極/汲極區域
134a‧‧‧浮動閘極電極
134b‧‧‧浮動閘極電極
138a‧‧‧控制閘極電極
138b‧‧‧控制閘極電極
142‧‧‧浮動閘極間隔物
144‧‧‧擦除閘極電極
146‧‧‧擦除閘極介電層
150a‧‧‧選擇閘極電極
150b‧‧‧選擇閘極
156‧‧‧選擇閘極介電質
158‧‧‧浮動閘極介電質
160‧‧‧控制閘極介電質
161‧‧‧接觸通孔
162‧‧‧虛設選擇閘極電極
166C‧‧‧虛設閘極堆疊
174‧‧‧層間介電層
181‧‧‧虛設閘極電極層
183‧‧‧虛設閘極介電層
183l‧‧‧下氧化物層
183m‧‧‧中間氮化物層
183u‧‧‧上氧化物層
185C‧‧‧間隔物
187C‧‧‧錐形側壁結構
300‧‧‧積體電路
310‧‧‧邏輯隔離結構
312‧‧‧源極/汲極區域
316a‧‧‧邏輯閘極介電層
316b‧‧‧邏輯閘極介電層
318‧‧‧邏輯閘極電極
320‧‧‧邏輯側壁間隔物
324‧‧‧下硬遮罩層
326‧‧‧上硬遮罩層

Claims (20)

  1. 一種積體電路，包含：一半導體基板，包含由一隔離結構間隔開的一邏輯區域和一記憶體區域，其中該隔離結構包含一介電材料；一記憶體裝置，位於該記憶體區域上，其中該記憶體裝置包含位於一閘極介電質上的一閘極電極；一虛設閘極結構，位於該隔離結構上，並具有對應於該閘極電極的一虛設閘極電極層和對應於該閘極介電質的一虛設閘極介電層；以及一錐形側壁結構，位於該虛設閘極結構之面向該邏輯區域的一側上，其中該錐形側壁結構在該隔離結構上方間隔開並且與該虛設閘極電極層相鄰或鄰接。
  2. 根據請求項1所述的積體電路，其中該錐形側壁結構位於一部分的該虛設閘極電極層的頂部上。
  3. 根據請求項1所述的積體電路，其中：該虛設閘極介電層具有一厚度；以及該錐形側壁結構在該隔離結構上方隔開小於或等於該虛設閘極介電層之該厚度的一距離。
  4. 根據請求項1所述的積體電路，其中：該錐形側壁結構朝向該邏輯區域成錐形；以及該虛設閘極介電層被限制在該錐形側壁結構下方。
  5. 根據請求項1所述的積體電路，其中：該錐形側壁結構由一導電材料形成；以及該錐形側壁結構透過形成在該虛設閘極電極層上的一原始氧化物與該虛設閘極電極層分離。
  6. 根據請求項1所述的積體電路，其中該錐形側壁結構由該虛設閘極電極層的一延伸形成。
  7. 根據請求項1所述的積體電路，其中該虛設閘極介電層包含在兩個氧化物層之間的一氮化物層。
  8. 根據請求項1所述的積體電路，其中：該虛設閘極介電層的一個或複數個層被切短以使其不完全在該錐形側壁結構下方延伸，以在該隔離結構和該錐形側壁結構之間形成一區域，其中該虛設閘極介電層不存在於該區域；以及在該隔離結構和該錐形側壁結構之間之不存在該虛設閘極介電層的該區域填充有具有與該虛設閘極介電層不同的一組成或結構的一介電質。
  9. 根據請求項1所述的積體電路，其中該虛設閘極結構面向該邏輯區域的側面包含位於該虛設閘極電極層上方的一個或複數個介電層，並且該或該些介電層相對於該虛設閘極電極層從該邏輯區域凹陷。
  10. 一種用於形成積體電路的方法，該方法包含：形成一閘極介電層於一隔離結構上，該隔離結構設置在一半導體基板的一記憶體區域和一邏輯區域之間，其中該閘極介電層在該記憶體區域和該邏輯區域上延伸；形成一閘極電極層於該閘極介電層上；形成一硬遮罩於該閘極電極層上；形成一覆蓋層於該硬遮罩上；用一第一蝕刻製程圖案化該覆蓋層和該硬遮罩，該第一蝕刻製程停止在該閘極電極層之中或之上並在該隔離結構上形成一側壁，其中該側壁包含該覆蓋層和該硬遮罩面向該邏輯區域的複數個側壁；在該覆蓋層和該側壁上形成一間隔物材料層；以及用一第二蝕刻製程蝕刻該間隔物材料層，其中該第二蝕刻製程停止在該邏輯區域中的該閘極介電層上或其中，但留下覆蓋該側壁的該間隔物材料層的一部分。
  11. 根據請求項10所述的方法，更包含：在利用該第二蝕刻製程蝕刻該間隔物材料層之後，利用一第三蝕刻製程蝕刻穿過該邏輯區域中的該閘極介電層。
  12. 根據請求項10所述的方法，更包含：在利用該第一蝕刻製程圖案化該覆蓋層和該硬遮罩之後並且在形成該間隔物材料層之前，用一第四蝕刻製程蝕刻該側壁，其中該第四蝕刻製程是選擇性的，使得該硬遮罩的複數個部分相對於該覆蓋層凹陷到該側壁內。
  13. 根據請求項12所述的方法，更包含：在利用該第四蝕刻製程蝕刻該側壁之後並且在形成該間隔物材料層之前，透過蝕刻穿過該閘極電極層來延伸該側壁。
  14. 根據請求項10所述的方法，其中該第二蝕刻製程蝕刻穿過該邏輯區域中的該閘極電極層。
  15. 根據請求項10所述的方法，其中該間隔物材料是多晶矽。
  16. 根據請求項10所述的方法，其中該覆蓋層由該間隔物材料製成。
  17. 根據請求項10所述的方法，其中該間隔物材料是一介電質。
  18. 一種用於形成積體電路的方法，該方法包含：形成一閘極介電層於一隔離結構上，該隔離結構位於一記憶體區域和一邏輯區域之間的一半導體基板內；形成一閘極電極層於該閘極介電層上；形成一硬遮罩於該閘極電極層上；形成一覆蓋層於該硬遮罩上；利用在該隔離結構上限定一側壁的一第一蝕刻製程圖案化該覆蓋層和該硬遮罩，其中該側壁包含該覆蓋層和該硬遮 罩並面向該邏輯區域；蝕刻該硬遮罩以使其至少部分地橫向地縮回到該側壁內；形成一間隔物材料層於該覆蓋層和該側壁上；以及用一第二蝕刻製程蝕刻該間隔物材料層，以形成與該側壁相鄰的一間隔物。
  19. 根據請求項18所述的方法，其中該第一蝕刻製程停止在該閘極電極層上。
  20. 根據請求項18所述的方法，更包含：在蝕刻該硬遮罩以使其在該側壁內橫向地縮回之後，並且在形成該間隔物材料層之前，蝕刻穿過該閘極電極層以延伸該側壁。
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