CN114023755A - 半导体器件结构及其制备方法 - Google Patents

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Abstract

本发明半导体器件结构及其制备方法，器件结构包括：半导体衬底、形成在半导体衬底中的有源区和隔离结构、栅极结构以及虚拟结构，虚拟结构至少位于相邻有源区之间的隔离结构上，并与栅极结构之间具有间距。本发明通过在相邻有源区之间的隔离结构上制备虚拟结构，该虚拟结构在隔离结构上的投影位于源极掺杂区之间或漏极掺杂区之间，并可以进一步延伸至相邻的源极掺杂区或漏极掺杂区上方形成交叠区域，可以阻挡部分离子注入，有效提高位线存储器的击穿电压，降低击穿风险，虚拟结构可以与栅极结构同时制备，不需要改变任何工艺条件和步骤，工艺简单可行，本发明的虚拟结构可以不额外增加器件面积。

Description

半导体器件结构及其制备方法
本申请是针对申请日为2020年10月15日，申请号为202011101325.0，发明名称为半导体器件结构及其制备方法的专利的分案申请。
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种半导体器件结构及其制备方法。
背景技术
随着存储器技术的发展，平面存储单元的存储密度接近上限，三维闪存存储器(3DNAND)技术应运而生。3D NAND存储器架构能够解决平面存储单元中的密度限制。目前，一般3D NAND结构中包括存储器阵列和用于控制存储器阵列信号的外围装置，外围装置中包括位线驱动器、页缓冲器等。然而，随着3D NAND架构中存储单元密度的增加，外围装置部件的尺寸需要相对变小，例如，位线驱动器晶体管之间的间距逐渐减小，导致穿通风险较高(NUH/NUH punch-through risk)，难以满足器件所需性能。
因此，如何提供一种半导体器件结构及制备方法以解决现有技术的上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及制备方法，用于解决现有技术中随着器件尺寸减小导致位线驱动器击穿风险较高等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件结构，所述半导体器件结构包括：
半导体衬底；
位于所述半导体衬底内的多个有源区及隔离结构，所述有源区及所述隔离结构沿第一方向交替间隔排布，所述有源区沿第二方向延伸，所述第一方向与所述第二方向相垂直；
至少位于所述有源区上的栅极结构；以及
至少位于所述隔离结构上的虚拟结构，且在所述第二方向上所述栅极结构与所述虚拟结构之间具有间距；
所述有源区还形成有位于所述栅极结构两侧的源极掺杂区及漏极掺杂区，所述虚拟结构在所述隔离结构上的投影位于所述源极掺杂区之间、和/或所述虚拟结构在所述隔离结构上的投影位于所述漏极掺杂区之间。
可选地，所述栅极结构与所述虚拟结构的材质相同，所述栅极结构与所述虚拟结构的高度相同。
可选地，所述栅极结构包括若干个与所述有源区一一对应的栅极单元，所述栅极单元沿所述第一方向上横跨对应的所述有源区，且各所述栅极单元基于同一金属层电连接。
可选地，相邻所述栅极单元之间具有间距，相邻两个所述有源区对应的两个所述栅极单元与所述有源区之间对应的所述虚拟结构在所述第一方向上的投影相交叠。
可选地，所述栅极结构包括条状栅，所述条状栅沿所述第一方向上横跨各个所述有源区。
可选地，所述有源区中还形成有位于所述栅极结构两侧的轻掺杂漏极区。
可选地，所述半导体器件结构为位线驱动器。
可选地，在所述第一方向上，所述虚拟结构延伸至所述源极掺杂区上方形成交叠区域、或所述虚拟结构延伸至所述漏极掺杂区上方形成所述交叠区域。
可选地，沿所述第一方向上，所述交叠区域的尺寸介于对应所述源极掺杂区或所述漏极掺杂区尺寸的1/5-1/3之间。
本发明还提供一种半导体器件结构的制备方法，所述制备方法包括如下步骤：
提供半导体衬底；
在所述半导体衬底中形成多个有源区及隔离结构，所述有源区及所述隔离结构沿第一方向交替间隔排布，所述有源区沿第二方向延伸，所述第一方向与所述第二方向相垂直；
于所述半导体衬底上制备栅极结构及虚拟结构，其中，所述栅极结构至少形成在所述有源区上，所述虚拟结构至少形成在所述隔离结构上，且在所述第二方向上所述栅极结构与所述虚拟结构之间具有间距；
对所述有源区进行离子注入，以在所述栅极结构两侧形成源极掺杂区和漏极掺杂区，所述虚拟结构在所述隔离结构上的投影位于所述源极掺杂区之间、和/或所述虚拟结构在所述隔离结构上的投影位于所述漏极掺杂区之间。
可选地，所述栅极结构与所述虚拟结构基于同一工艺同时制备。
可选地，所述栅极结构包括若干个与所述有源区一一对应的栅极单元，所述栅极单元沿所述第一方向上横跨对应的所述有源区，且各所述栅极单元基于同一金属层电连接；或者，所述栅极结构包括条状栅，所述条状栅沿所述第一方向上横跨各个所述有源区。
可选地，相邻所述栅极单元之间具有间距，且相邻两个所述有源区对应的所述栅极单元与所述有源区之间的所述虚拟结构在所述第一方向上的投影具有交叠。
可选地，形成所述源极掺杂区及所述漏极掺杂区之后还包括步骤：对所述栅极结构两侧的所述有源区进行离子掺杂，以形成轻掺杂漏极区。
可选地，在所述第一方向上，所述虚拟结构延伸至所述源极掺杂区上方形成交叠区域、或所述虚拟结构延伸至所述漏极掺杂区上方形成所述交叠区域。
可选地，沿所述第一方向上，所述交叠区域的尺寸介于对应所述源极掺杂区或所述漏极掺杂区尺寸的1/5-1/3之间。
如上所述，本发明半导体器件结构及其制备方法，在相邻有源区之间的隔离结构上制备虚拟结构，该虚拟结构在隔离结构上的投影位于源极掺杂区之间或漏极掺杂区之间，并可以进一步延伸至相邻的源极掺杂区或漏极掺杂区上方形成交叠区域，可以阻挡部分离子注入，有效提高位线存储器的击穿电压，降低击穿风险，虚拟结构与栅极结构可以同时制备，不需要改变任何工艺条件和步骤，工艺简单可行，本发明的虚拟结构可以不额外增加器件面积。
附图说明
图1显示为本发明半导体器件结构一种示例的俯视图。
图2显示为本发明半导体器件结构另一种示例的俯视图。
图3显示为本发明半导体器件结构又一种示例的俯视图。
图4显示为本发明半导体器件结构再一种示例的俯视图。
图5显示为本发明半导体器件结构制备工艺流程图。
图6显示为本发明半导体器件结构制备一示例中提供半导体衬底的示意图。
图7显示为本发明半导体器件结构制备一示例中形成有源区和隔离结构的示意图。
图8显示为本发明半导体器件结构制备一示例中形成栅极结构和虚拟结构的俯视图。
图9显示为图8所示结构中AA’方向的截面图。
图10显示为图8所示结构中BB’方向的截面图。
图11显示为本发明半导体器件结构制备一示例中形成源极掺杂区及漏极掺杂区的图示。
图12显示为采用本发明形成虚拟结构的方案与不形成虚拟结构的方案对位线驱动器击穿电压的影响曲线图。
元件标号说明
100 半导体衬底
100a 阱区
101 有源区
102 隔离结构
103 栅极结构
104 虚拟结构
105 源极掺杂区
106 漏极掺杂区
107 栅极单元
108 金属层
S1～S3 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1-4所示，本发明提供一种半导体器件结构，所述半导体器件结构包括：半导体衬底100、位于所述半导体衬底100内的多个有源区101及隔离结构102、至少位于所述有源区101上的栅极结构103以及至少位于相邻所述有源区之间的隔离结构102上的虚拟结构104。
其中，所述半导体衬底100可以用于制作3D NANA存储器外围器件的衬底，例如，CMOS晶圆衬底。所述半导体衬底100可以为单层材料层，也可以为叠层材料层。所述半导体衬底的材料可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V族化合物、任何其他合适的材料或其任何组合。在一些实施例中，可以在外围器件制造之前对所述半导体衬底100进行双面抛光。两者均被抛光和处理以为高质量的半导体器件提供光滑的表面。其中，所述外围器件可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。在半导体器件中，p型MOSFET和/或n型MOSFET(即，CMOS)被广泛实现于逻辑电路设计中。另外，外围器件450可以是p沟道MOSFET或n沟道MOSFET。在一示例中，还可以在所述半导体衬底100中进行离子掺杂形成阱区100a，在有源器件区域中通过n型或p型掺杂形成的阱。
所述半导体器件还包括多个有源区101及隔离结构102，其中，在所述半导体衬底100所在的平面内定义相互垂直的第一方向和第二方向，分别对应图中的y方向和x方向。所述有源区101及所述隔离结构102沿第一方向交替间隔排布，所述有源区102沿第二方向延伸。其中，所述有源区101及所述隔离结构102的数量可以依据实际需求设定。
目前随着器件尺寸的不断缩小，相邻有源区之间的距离逐渐减小，例如，在所述第一方向上，对于本发明的位线驱动器，即，所述半导体器件结构作为位线驱动器，其中，3DNAND结构中包括存储器阵列和用于控制存储器阵列信号的外围装置，所述外围装置中包括位线驱动器。在当前3D-NAND器件设计中，位线驱动器(BL driver device)是高压混合NMOS(UHVN hybrid NMOS)阵列结构，在擦除(Cell Erase)和编写(Program)过程中，位线驱动器相邻管子需要承受～2.4V的压差，而相邻管子(如图中虚线所示)的间距(spacing)仅为0.386um，因此位线存储器两管子件穿通风险(NUH/NUH punch-through risk)较高。
进一步，在本发明的半导体器件结构上还制备有栅极结构103和虚拟结构104。其中，所述栅极结构103至少设置在所述有源区101上，作为器件的栅极。
所述半导体器件结构包括虚拟结构104，且所述栅极结构103与所述虚拟结构104之间具有间距，即二者之间不接触。本发明中，所述虚拟结构104至少设置在所述隔离结构102上，设置在所述隔离结构102上的所述虚拟结构104可以阻挡部分LDD离子注入和源漏注入(NP注入)，减少注入到下方的注入离子，从而可以增强隔离结构的隔离能力，可以提高相邻管子之间的击穿电压，有效抑制相邻管子的击穿。另外，本发明中将虚拟结构104设置在所述隔离结构102上，在所述半导体衬底100平面所在的平面内，与栅极结构103之间具有间距，不需要额外增加器件面积。
作为示例，所述栅极结构103与所述虚拟结构104的材质相同，本示例中选择为多晶硅。所述栅极结构103与所述虚拟结构104的高度相同。也即，本示例中，所述虚拟结构104设置成与所述栅极结构103保持一致的结构，二者之间的距离s介于0.5μm～1μm之间，如可以是0.6μm、0.8μm，例如在一示例中，所述虚拟结构104位于相邻有源区的漏区掺杂区之间，所述虚拟结构104与所述栅极结构103之间的距离为0.7μm。在一示例中，所述虚拟结构与旁边的重掺杂区(所述漏区掺杂区)长度相等，即沿所述第二方向上所述虚拟结构与旁边的重掺杂区长度相等。从而可以使得所述虚拟结构104与所述栅极结构103基于同一工艺同时制备，虚拟结构104的引入也不需改变任何工艺条件和步骤，简单可行。
作为示例，如图4所示，所述栅极结构包括若干个与所述有源区101一一对应的栅极单元107，所述栅极单元107沿所述第一方向上横跨对应的所述有源区101，且各所述栅极单元107基于同一金属层108电连接。本示例中，设计栅极为断开的多个栅极单元107，可以使得栅极结构所覆盖的有源区之间的面积减少，从而可以基于此增加场效应晶体管的阈值电压，提高击穿电压，能够在晶体管间距变小的情况下提高存储单元的性能。另外，设计成断开的栅极单元107，断开的栅极单元也可以进一步降低相邻器件之间的穿通风险。从而可以基于栅极单元107与所述虚拟结构104共同作用，解决本发明所提出的位线驱动器相邻管子的穿通的问题。另外，该示例中，通过金属层实现各个栅极单元107之间的电连接，还可以降低串联电阻，提高位线驱动器的传输电流。
作为示例，相邻所述栅极单元107之间具有间距，相邻两个所述有源区101对应的两个所述栅极单元107与所述有源区101之间对应的所述虚拟结构104在所述第一方向上的投影相交叠。也就是说，两个相邻的所述栅极单元107和二者之间的一个所述虚拟结构104均在y轴上进行投影，三个部件的投影之间不形成间隔，构成连续的线条。
作为示例，参见图1-3所示，所述栅极结构包括条状栅，所述条状栅沿所述第一方向上横跨各个所述有源区。该示例中，采用一整个条状栅共同实现各有源区的共栅电连接。
作为示例，所述有源区101中还形成有位于所述栅极结构103两侧源极掺杂区105及漏极掺杂区106，所述虚拟结构104对应位于相邻所述有源区101的所述源极掺杂区之间105或所述漏极掺杂区106之间。其中，所述源极掺杂区105和所述漏极掺杂区106作为器件的源极和漏极，沿第二方向排布。所述虚拟结构104可以只设置在相邻有源区101的漏极掺杂区106对应的位置，如图1所示，当然，可以是同时设置在相邻的源极掺杂区105之间以及漏极掺杂区106之间，如图2所示，即所述虚拟结构104在所述隔离结构102上的投影位于所述源极掺杂区105之间、和/或所述虚拟结构104在所述隔离结构102上的投影位于所述漏极掺杂区106之间。位于所述漏极掺杂区106之间的虚拟结构与栅极结构之间的间距为s，位于所述源极掺杂区105之间的虚拟结构与栅极结构之间的间距为t，在一示例中，因为漏极会加电压，要考虑穿通的问题，源极不用加电压，不需要考虑穿通的问题，s的长度设置为0.5～1um，可以是0.6μm、0.8μm，t长度可以依据实际进行灵活设计。
在进一步示例中，在所述第一方向上所述虚拟结构104还延伸至相邻两个所述有源区的所述源极掺杂区105或所述漏极掺杂区106上方形成交叠区域。如图3所示，以虚拟结构104位于相邻有源区的漏极掺杂区106之间为例进行说明，所述虚拟结构104横跨下方的所述隔离结构102，并且进一步向两侧延伸，在一示例中，延伸两侧与所述漏极掺杂区106的交叠区域在第一方向上的宽度为d，在一示例中，延伸至两侧漏极掺杂区的距离相等，d长度为0.05～0.2μm，例如，可以是0.08μm、0.1μm、0.12μm、0.15μm、0.18μm。虚拟结构相当于阻挡了LDD的离子注入，相当于使LDD浓度下降，减小了穿通的风险。在一示例中，LDD掺杂的剂量介于5e10n/cm2-5e13n/cm2之间，例如可以选择为5e12n/cm2；Np的掺杂剂量为介于1e11n/cm2-5e15n/cm2之间，例如可以选择为1e13n/cm2、5e11n/cm2、5e15n/cm2。可选地，沿所述第一方向上，所述交叠区域的尺寸介于对应所述源极掺杂区或所述漏极掺杂区尺寸的1/5-1/3之间。其中，将所述虚拟结构104设置在所述漏极掺杂区之间位置的所述隔离结构上，有利于对后续注入离子(如LDD掺杂离子或源漏NP掺杂离子)的阻挡，有利于阻挡部分掺杂离子进入隔离结构、源极掺杂区及漏极掺杂区等结构当中，从而可以有效实现相邻晶体管之间的隔离，提高击穿电压(punch BV)，降低击穿风险(punch-through risk)。进一步，形成所述交叠区域，可以有利于提高离子阻挡的效果，扩宽隔离结构在该方向的宽度，有利于提高晶体管之间的隔离，可以不影响器件的沟道，不影响器件源漏区的作用的发挥。并且，本发明的上述方案，无需增大隔离结构尺寸(STI space)，从而无需增加芯片尺寸(chip size)，不会使得器件单位成本增加。无需降低LDD掺杂区的掺杂剂量(LDD dose)，不会因为降低LDD掺杂而导致器件的BVDs受到影响，不会增加器件失效(break down)风险。也无需增加FLD dose，打在隔离区下面的离子注入，以增大衬底浓度，减小耗尽，降低器件的穿通风险。不会使得器件的body effect(体效应)由此受到影响，而使得电压传输效率降低。无需进行上述牺牲便可以降低器件击穿风险。另外，如图12所示，显示出利用本发明的一种形成虚拟结构与不形成虚拟结构示例的电压电流曲线图，图中TCAD仿真数据可以看到，punch BV提高了0.8V。
作为示例，所述有源区中还形成有位于所述栅极结构两侧的LDD掺杂区。其中，外围器件(例如，HVNMOS)可以在源漏极和栅极结构之间具有LDD掺杂区可以减小漏极施加有高电压时的电场，需要说明的是，所述LDD掺杂区即本领域熟知的轻掺杂漏极区(LightlyDoped Drain)。
另外，如图5-11所示，并参阅图1-4，本发明还提供一种半导体器件结构的制备方法，其中，本发明上述方案中的半导体器件结构优选采用本发明的半导体器件结构的制备方法制备得到，当然，还可以采用其他方法制备，所述制备方法包括如下步骤：
首先，如图5中的S1及图6所示，提供半导体衬底100.。所述半导体衬底100可以是本实施例中所述半导体器件结构中进行描述的任意半导体衬底，在此不再赘述。
接着，如图5中的S2及图7所示，在所述半导体衬底100中形成多个有源区101及隔离结构102，所述有源区101及所述隔离结构102沿第一方向交替间隔排布，所述有源区101沿第二方向延伸，所述第一方向与所述第二方向相垂直。所述有源区及所述隔离结构可以参考本实施例中在所述半导体器件结构中进行描述的任意半导体衬底，在此不再赘述。
另外，在一示例中，形成所述有源区101和所述隔离结构102之前还在所述半导体衬底100中进行离子注入，形成阱区100a。所述有源区101及所述隔离结构102形成在所述阱区100a中。其中，外围器件(例如位线驱动器晶体管)的阱区100a可以包括用于n沟道MOSFET的p型掺杂阱和用于p沟道MOSFET的n型掺杂阱，并且分别被称为p阱和n阱。阱的掺杂剂分布和浓度影响外围器件的器件特性。对于具有低阈值电压(Vt)的MOSFET器件，阱可以以较低浓度掺杂，并且可以形成低电压p阱或低电压n阱。对于具有高Vt的MOSFET，阱可以以更高的浓度掺杂，并且可以形成高电压p阱或高电压n阱。在一些实施例中，为了提供与p型衬底的电隔离，可以在高电压p阱下方形成深的n阱以用于具有高Vt的n沟道MOSFET(也称为高电压nMOSFET或HV NMOS 450-3)。其中，n阱的形成可以包括任何合适的n型掺杂剂，例如磷、砷、锑等，和/或其任何组合。p阱的形成可以包括任何合适的p型掺杂剂，例如硼。掺杂剂的掺入可以通过离子注入，然后进行活化退火，或通过在外延期间对有源器件区域进行原位掺杂来实现。
作为示例，提供一种隔离结构102的形成方法，所述隔离结构102周围的阱区或衬底材料形成有源区。其中，可以通过使用光刻和蚀刻对衬底进行图案化、填充绝缘材料并抛光该绝缘材料以在半导体衬底100上形成共面的表面来形成隔离结构102，可以是STI。用于STI的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。STI的绝缘材料可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)、低电压化学气相沉积(LPCVD)、高密度等离子体(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射、热氧化或氮化或其组合的技术进行沉积。STI的形成还可以包括高温退火步骤，以使所设置的绝缘材料致密以改善电隔离。当然，可以采用其他STI结构。
接着，如图5中的S3及图8-10所示，于所述半导体衬底100上制备栅极结构103及虚拟结构104，其中，所述栅极结构103至少形成在所述有源区101上，所述虚拟结构104至少形成在相邻所述有源区101之间的所述隔离结构102上，且在所述第二方向上所述栅极结构103与所述虚拟结构104之间具有间距。所述栅极结构103及所述虚拟结构104的结构特征可以参见本实施例中在所述半导体器件结构部分的描述，在此不再赘述。
作为示例，所述栅极结构103与所述虚拟结构104基于同一工艺同时制备。所述虚拟结构104与所述栅极结构103基于同一工艺同时制备，虚拟结构104的引入也不需改变任何工艺条件和步骤，工艺简单可行。
作为示例，所述栅极结构103包括若干个与所述有源区101一一对应的栅极单元107，所述栅极单元107沿所述第一方向上横跨对应的所述有源区101，且各所述栅极单元107基于同一金属层108电连接。
作为示例，所述栅极结构103包括条状栅，所述条状栅沿所述第一方向上横跨各个所述有源区101。
作为示例，在所述第一方向上，相邻所述栅极单元107之间具有间距，且相邻两个所述有源区101对应的所述栅极单元107与所述有源区101之间的所述虚拟结构104在所述第一方向上的投影具有交叠。
在一示例中，提供一种形成所述栅极结构103及所述虚拟结构104的方式，栅极结构103及虚拟结构104可同时形成，不增加额外的工艺步骤。可以在所述半导体衬底100上先形成一层掩膜材料层，再对其图形化得到对应栅极结构及虚拟结构的图形窗口，再在所述窗口中形成栅极材料，得到所述栅极结构及所述虚拟结构。例如，在所述窗口中形成的栅极材料层可以包括栅极电介质以及形成在栅极电介质上的栅极导体层。
在一示例中，栅极电介质可以由氧化硅、氮化硅、氮氧化硅和/或高k电介质膜(例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜和/或其组合)制成。可以通过任何合适的方法来设置栅极电介质，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅射、MOCVD、ALD、热氧化或氮化或其组合。在另一示例中，栅极导体可以由金属或金属合金制成，例如钨、钴、镍、铜或铝和/或其组合。在一些实施例中，栅极导体还可以包括导电材料，例如氮化钛(TiN)、氮化钽(TaN)等。栅极导体可以通过任何合适的沉积方法形成，例如溅射、热蒸发、电子束蒸发、ALD、PVD和/或其组合。在另一些示例中，栅极导体还可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他合适的材料、和/或其组合。在一些实施例中，可以将多晶材料与任何合适类型的掺杂剂(诸如硼、磷或砷等)结合。在一些实施例中，栅极导体也可以是具有上述材料的非晶半导体。
作为示例，形成所述栅极结构103及所述虚拟结构104后还包括步骤：对所述有源区101进行离子注入，以在所述栅极结构103两侧形成源极掺杂区105和漏极掺杂区106，以分别制备器件的源极和漏极。
作为示例，形成所述源极掺杂区105及所述漏极掺杂区106之后还包括步骤：对所述栅极结构103两侧的所述有源区101进行离子掺杂，以形成LDD掺杂区(图中未示出)。
其中，基于上述两种示例形成的源极掺杂区105、漏极掺杂区106和LDD掺杂区的结构特征及描述可以参见本实施例在半导体器件结构中的描述，在此不再赘述。
其中，在一示例中，源极/漏极与高浓度掺杂剂结合。例如，对于n型MOSFET，用于源极/漏极的掺杂剂可以包括任何合适的n型掺杂剂，例如磷、砷、锑等，和/或其任何组合。对于p型MOSFET，用于源极/漏极460-1的掺杂剂可以包括任何合适的p型掺杂剂，例如硼。可以通过离子注入，然后进行掺杂剂活化退火来实现掺杂剂参入。源极/漏极可以由与半导体衬底相同的材料制成，例如，硅。在一些实施例中，源极/漏极可以由与半导体衬底100不同的材料制成以实现高性能。例如，在硅衬底上，用于p型MOSFET的源极/漏极可以包括SiGe，并且用于n型MOSFET的源极/漏极460-2可以结合有碳。用不同的材料形成源极/漏极可以包括在源极/漏极区域中回蚀刻衬底材料，以及使用诸如外延的技术来设置新的源极/漏极材料。源极/漏极的掺杂也可以通过在外延期间的原位掺杂来实现。
另外，还可以沿着栅极结构的每一侧制备可选的源极/漏极扩展(LDD掺杂区)和/或晕圈区域(图中未示出)。源极/漏极扩展和/或晕圈区域位于栅极堆叠层下方的有源器件区域内部，可以对沟道长度小于约0.5μm的外围器件的改进的短沟道控制而实施。源极/漏极扩展和/或晕圈区域的形成可以类似于源极/漏极的形成，但是可以使用不同的注入条件(例如，剂量、角度、能量、种类等)来获得优化的掺杂轮廓、深度或浓度。
作为示例，所述虚拟结构104对应位于相邻所述有源区101的所述源极掺杂区105之间或所述漏极掺杂区106之间，此外，根据上述半导体器件结构中的描述，所述虚拟结构104也可以是同时设置在相邻的源极掺杂区105之间以及漏极掺杂区106之间，即所述虚拟结构104在所述隔离结构102上的投影位于所述源极掺杂区105之间、和/或所述虚拟结构104在所述隔离结构102上的投影位于所述漏极掺杂区106之间。在进一步示例中，在所述第一方向上所述虚拟结构104还延伸至相邻两个所述有源区101的所述源极掺杂区105或所述漏极掺杂区106上方形成交叠区域，其中，沿所述第一方向上，所述交叠区域的尺寸d介于对应所述源极掺杂区或所述漏极掺杂区尺寸的1/5-1/3之间。
综上所述，本发明半导体器件结构及其制备方法，在相邻有源区之间的隔离结构上制备虚拟结构，该虚拟结构在隔离结构上的投影位于源极掺杂区之间或漏极掺杂区之间，并可以进一步延伸至相邻的源极掺杂区或漏极掺杂区上方形成交叠区域，可以阻挡部分离子注入，有效提高位线存储器的击穿电压，降低击穿风险，虚拟结构与栅极结构可以同时制备，不需要改变任何工艺条件和步骤，工艺简单可行，本发明的虚拟结构可以不额外增加器件面积。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
半导体衬底；
位于所述半导体衬底内的多个有源区及隔离结构，所述有源区及所述隔离结构沿第一方向交替间隔排布，所述有源区沿第二方向延伸，所述第一方向与所述第二方向相垂直；
至少位于所述有源区上的栅极结构；以及
至少位于所述隔离结构上的虚拟结构，且在所述第二方向上所述栅极结构与所述虚拟结构之间具有间距；
所述有源区还形成有位于所述栅极结构两侧的源极掺杂区及漏极掺杂区，所述虚拟结构在所述隔离结构上的投影位于所述源极掺杂区之间、和/或所述虚拟结构在所述隔离结构上的投影位于所述漏极掺杂区之间。
2.根据权利要求1所述的半导体器件结构，其特征在于，所述栅极结构与所述虚拟结构的材质相同，所述栅极结构与所述虚拟结构的高度相同。
3.根据权利要求1所述的半导体器件结构，其特征在于，所述栅极结构包括若干个与所述有源区一一对应的栅极单元，所述栅极单元沿所述第一方向上横跨对应的所述有源区，且各所述栅极单元基于同一金属层电连接。
4.根据权利要求3所述的半导体器件结构，其特征在于，相邻所述栅极单元之间具有间距，相邻两个所述有源区对应的两个所述栅极单元与所述有源区之间对应的所述虚拟结构在所述第一方向上的投影相交叠。
5.根据权利要求1所述的半导体器件结构，其特征在于，所述栅极结构包括条状栅，所述条状栅沿所述第一方向上横跨各个所述有源区。
6.根据权利要求1所述的半导体器件结构，其特征在于，所述有源区中还形成有位于所述栅极结构两侧的轻掺杂漏极区。
7.根据权利要求1所述的半导体器件结构，其特征在于，所述半导体器件结构为位线驱动器。
8.根据权利要求1-7任一所述的半导体器件结构，其特征在于，在所述第一方向上，所述虚拟结构延伸至所述源极掺杂区上方形成交叠区域、或所述虚拟结构延伸至所述漏极掺杂区上方形成所述交叠区域。
9.根据权利要求8所述的半导体器件结构，其特征在于，沿所述第一方向上，所述交叠区域的尺寸介于对应所述源极掺杂区或所述漏极掺杂区尺寸的1/5-1/3之间。
10.一种半导体器件结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体衬底；
在所述半导体衬底中形成多个有源区及隔离结构，所述有源区及所述隔离结构沿第一方向交替间隔排布，所述有源区沿第二方向延伸，所述第一方向与所述第二方向相垂直；
于所述半导体衬底上制备栅极结构及虚拟结构，其中，所述栅极结构至少形成在所述有源区上，所述虚拟结构至少形成在所述隔离结构上，且在所述第二方向上所述栅极结构与所述虚拟结构之间具有间距；
对所述有源区进行离子注入，以在所述栅极结构两侧形成源极掺杂区和漏极掺杂区，所述虚拟结构在所述隔离结构上的投影位于所述源极掺杂区之间、和/或所述虚拟结构在所述隔离结构上的投影位于所述漏极掺杂区之间。
11.根据权利要求10所述的半导体器件结构的制备方法，其特征在于，所述栅极结构与所述虚拟结构基于同一工艺同时制备。
12.根据权利要求10所述的半导体器件结构的制备方法，其特征在于，所述栅极结构包括若干个与所述有源区一一对应的栅极单元，所述栅极单元沿所述第一方向上横跨对应的所述有源区，且各所述栅极单元基于同一金属层电连接；或者，所述栅极结构包括条状栅，所述条状栅沿所述第一方向上横跨各个所述有源区。
13.根据权利要求12所述的半导体器件结构的制备方法，其特征在于，相邻所述栅极单元之间具有间距，且相邻两个所述有源区对应的所述栅极单元与所述有源区之间的所述虚拟结构在所述第一方向上的投影具有交叠。
14.根据权利要求10所述的半导体器件结构的制备方法，其特征在于，形成所述源极掺杂区及所述漏极掺杂区之后还包括步骤：对所述栅极结构两侧的所述有源区进行离子掺杂，以形成轻掺杂漏极区。
15.根据权利要求10所述的半导体器件结构的制备方法，其特征在于，在所述第一方向上，所述虚拟结构延伸至所述源极掺杂区上方形成交叠区域、或所述虚拟结构延伸至所述漏极掺杂区上方形成所述交叠区域。
16.根据权利要求15所述的半导体器件结构的制备方法，其特征在于，沿所述第一方向上，所述交叠区域的尺寸介于对应所述源极掺杂区或所述漏极掺杂区尺寸的1/5-1/3之间。
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