CN116666362B - 半导体测试结构及其测试方法、半导体结构 - Google Patents
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Abstract
本申请涉及一种半导体测试结构及其测试方法、半导体结构，涉及半导体技术领域。所述半导体测试结构包括设置于衬底上的至少一个测试晶体管。测试晶体管包括栅极结构、源极结构和漏极结构。其中，栅极结构沿第一方向延伸。源极结构和漏极结构在衬底上的正投影分别位于栅极结构的两侧，且源极结构包括沿第一方向排布成行且间隔设置的多个测试源极，漏极结构包括沿第一方向排布成行且间隔设置的多个测试漏极。测试源极和测试漏极一一对应。上述半导体测试结构可以精确定位漏电位置，进而及时改善相应工艺。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体测试结构及其测试方法、半导体结构。
背景技术
电源管理集成电路（Power Management Integratedcircuit，简称PMIC）的本质是电源转换器，是将不稳定或者不适用的电源转换成电子产品可使用的稳定电源，并且该电源不受输入电压和负载变化的影响。
功率金属氧化物半导体（Power Metal Oxide Semiconductor，简称PowerMOS）在PMIC中起到控制电路通断的作用，但由于Power MOS对工艺的波动比较敏感，容易形成击穿电压（Breakdown Voltage，简称BV）薄弱点，在较低电压下出现漏电，进而引起整个PMIC的功能失效。
因此，如何精确定位漏电位置，进而及时改善相应工艺，是亟需解决的问题。
发明内容
基于此，有必要提供一种半导体测试结构及其测试方法、半导体结构，以精确定位漏电位置，进而对相应工艺进行及时改善。
首先，本申请实施例提供了一种半导体测试结构，包括设置于衬底上的至少一个测试晶体管。衬底包括沿第一方向排布呈行的多个有源区。测试晶体管包括栅极结构、源极结构和漏极结构。其中，栅极结构沿第一方向延伸，并位于一行有源区的上方。源极结构和漏极结构在衬底上的正投影分别位于栅极结构的两侧，且源极结构包括沿第一方向排布成行且间隔设置的多个测试源极，漏极结构包括沿第一方向排布成行且间隔设置的多个测试漏极。测试源极和测试漏极一一对应并与对应的有源区相连接。
本申请实施例中，半导体测试结构如上所述。上述半导体测试结构中，源极结构包括沿第一方向排布成行且间隔设置的多个测试源极，漏极结构包括沿第一方向排布成行且间隔设置的多个测试漏极。也即，本申请意想不到的效果为：上述半导体测试结构将源极结构和漏极结构分割成多个互相隔离的测试源极和测试漏极，等同于将宽长比高的测试晶体管划分为多个宽长比低的子晶体管；如此，上述半导体测试结构在进行相关测试阶段（例如晶圆接受测试）时，可以精确定位到测试晶体管中出现漏电的子晶体管；故上述半导体测试结构能够精准定位出漏电位置，从而提高了工艺纠错的效率，缩短了相关半导体产品的开发周期，削减了产品的开发经费，进而提高了产品的市场竞争力。
可选地，测试晶体管的数量为多个，且多个测试晶体管沿第二方向排布呈列；第二方向与第一方向相交。其中，相邻两个测试晶体管共用位于其栅极结构之间的源极结构或漏极结构。
可选地，衬底包括有源区，有源区包括第一型阱区以及位于第一型阱区的多个掺杂区，且多个掺杂区包括第一型掺杂区和第二型掺杂区；其中，任一测试源极位于一个第一型掺杂区和一个第二型掺杂区上方，并与第一型掺杂区和第二型掺杂区接触连接；任一测试漏极位于一个第二型掺杂区上方，并与第二型掺杂区接触连接。
可选地，位于源极结构下方的掺杂区与位于漏极结构下方的掺杂区之间沿第二方向具有间隔。
可选地，栅极结构位于第一型阱区上方，且栅极结构在衬底上的正投影位于间隔内。
可选地，半导体测试结构还包括：至少一个栅极引出电极，位于栅极结构至少一端的上表面，且栅极引出电极在衬底上的正投影位于有源区外。
可选地，半导体测试结构还包括多个源极引出电极和多个漏极引出电极。多个源极引出电极分别设置于对应测试源极的上表面。多个漏极引出电极分别设置于对应测试漏极的上表面。其中，半导体测试结构还包括：层叠设置的第一金属图案层和第二金属图案层；测试源极为第一金属图案层位于第一区域的部分；测试漏极为第一金属图案层位于第二区域的部分；源极引出电极为第二金属图案层位于第一区域的部分；漏极引出电极为第二金属图案层位于第二区域的部分。
可选地，栅极引出电极为第二金属图案层位于第三区域的部分。
上述半导体测试结构，可以通过栅极引出电极、源极引出电极和漏极引出电极将栅极结构、源极结构和漏极结构连接，以实现测试晶体管的整体特性。
可选地，栅极结构的材料包括多晶硅。
可选地，源极结构和漏极结构的材料包括金属硅化物。
可选地，同一行的有源区在第一方向上等间距排布；同一个源极结构中的各测试源极在第一方向上等间距排布；同一个漏极结构中的各测试漏极在第一方向上等间距排布。
其次，本申请实施例还提供了一种半导体结构，包括衬底以及如前述实施例中任一项所述的半导体测试结构。
本申请实施例中，半导体结构采用如上结构，该半导体结构所能实现的技术效果与前述实施例中的半导体测试结构所能具有的技术效果相同，此处不再详述。
最后，本申请实施例还提供了一种半导体测试方法，包括以下步骤：
提供如前述实施例中任一项所述的半导体测试结构。
对半导体测试结构进行晶圆接受测试，以基于测试源极和对应测试漏极之间的漏电电流确定测试晶体管的漏电位置。
本申请实施例中，半导体测试采用如上方法，该半导体测试方法所能实现的技术效果与前述实施例中的半导体测试结构所能具有的技术效果相同，此处不再详述。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种半导体测试结构/半导体结构的俯视结构示意图；
图2为另一种半导体测试结构/半导体结构的俯视结构示意图；
图3为图2所示的半导体测试结构/半导体结构沿AA’方向的剖面结构示意图；
图4为图2所示的半导体测试结构/半导体结构沿BB’方向的剖面结构示意图；
图5为又一种半导体测试结构/半导体结构的俯视结构示意图；
图6为又一种半导体测试结构/半导体结构的俯视结构示意图；
图7为一种半导体测试方法的流程图；
图8为一种半导体测试结构的制备方法的流程图；
图9为一种半导体测试方法中步骤S11所得结构的俯视结构示意图；
图10为一种半导体测试方法中步骤S12所得结构的俯视结构示意图；
图11为一种半导体测试方法中步骤S13所得结构的俯视结构示意图；
图12为一种半导体测试方法中步骤S15所得一种结构的俯视结构示意图；
图13为一种半导体测试方法中步骤S15所得另一种结构的俯视结构示意图；
图14为一种半导体测试方法中步骤S15所得又一种结构的俯视结构示意图；
图15为一种半导体测试结构/半导体结构的等效电路示意图。
附图标记说明：
1-衬底；10-有源区；11-第一型阱区；1111-第一型掺杂区；1112a-第二型掺杂a区；1112b-第二型掺杂b区；21-栅极结构；21A-栅极引出电极；22-源极结构；221-测试源极；22A-源极引出电极；23-漏极结构；231-测试漏极；23A-漏极引出电极；M-子晶体管；L1-第一金属图案层；L2-第二金属图案层；R1-第一区域；R2-第二区域；R3-第三区域。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在此使用时，“沉积”工艺包括但不限于物理气相沉积（Physical VaporDeposition，简称PVD）、化学气相沉积（Chemical VaporDeposition，简称CVD）或原子层沉积（Atomic Layer Deposition，简称ALD）。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
电源管理集成电路（Power Management Integratedcircuit，简称PMIC）的本质是电源转换器，是将不稳定或者不适用的电源转换成电子产品可使用的稳定电源，并且该电源不受输入电压和负载变化的影响。常见的有低压差线性稳压器（Low Drop-outRegulator，简称LDO）、直流（Direct Current，简称DC）-DC开关电源芯片和电荷泵等。
功率金属氧化物半导体（Power Metal Oxide Semiconductor，简称PowerMOS）在PMIC中起到控制电路通断的作用。但由于Power MOS宽长比较大且占据较多的芯片面积，对工艺的波动更加敏感，容易形成击穿电压（Breakdown Voltage，简称BV）薄弱点，在较低电压下出现漏电 (如：金属硅化物异常引起的漏极到源极的漏电)，进而引起整个PMIC的功能失效。
在PMIC等相关产品开发阶段，需要发现工艺波动导致的 BV薄弱点并及时改善。目前，半导体测试结构虽然能够监控漏电的出现，但是无法精准定位漏电位置，只能针对可能的原因 (如：离子注入工艺、金属硅化物退火温度等) 进行统一纠错，增加了纠错的难度，导致产品开发周期变长，研发经费上升。
因此，如何精确定位漏电位置，进而及时改善相应工艺，是亟需解决的问题。
基于此，本申请希望提供一些能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
请参阅图1，本申请实施例提供了一种半导体测试结构，包括设置于衬底1上的至少一个测试晶体管。衬底1包括有源区10。测试晶体管包括栅极结构21、源极结构22和漏极结构23。其中，栅极结构21沿第一方向（例如X方向）延伸，并位于有源区10的上方。源极结构22和漏极结构23在有源区10上的正投影分别位于栅极结构21的两侧，且源极结构22包括沿第一方向（例如X方向）排布成行且间隔设置的多个测试源极221，漏极结构23包括沿第一方向（例如X方向）排布成行且间隔设置的多个测试漏极231。测试源极221和测试漏极231一一对应。
本申请实施例中，半导体测试结构如上所述。上述半导体测试结构中，源极结构22包括沿第一方向（例如X方向）排布成行且间隔设置的多个测试源极221，漏极结构23包括沿第一方向（例如X方向）排布成行且间隔设置的多个测试漏极231。也即，上述半导体测试结构将源极结构22和漏极结构23分割成多个互相隔离的测试源极221和测试漏极231，等同于将宽长比高的测试晶体管划分为多个宽长比低的子晶体管M。如此，上述半导体测试结构在进行相关测试阶段（例如晶圆接受测试）时，可以精确定位到测试晶体管中出现漏电的子晶体管M。故上述半导体测试结构能够精准定位出漏电位置，从而提高了工艺纠错的效率，缩短了相关半导体产品的开发周期，削减了产品的开发经费，进而提高了产品的市场竞争力。
在一些示例中，请参阅图2，半导体测试结构还包括：至少一个栅极引出电极21A，位于栅极结构21至少一端的上表面，且栅极引出电极21A在衬底1上的正投影位于有源区10外。此处，示例地，半导体测试结构可以包括两个栅极引出电极21A位于栅极结构21两端的上表面。
在一些示例中，请继续参阅图2，半导体测试结构还包括多个源极引出电极22A和多个漏极引出电极23A。多个源极引出电极22A分别设置于对应测试源极221的上表面。多个漏极引出电极23A分别设置于对应测试漏极231的上表面。
可选地，每个测试源极221的上表面至少设置一个源极引出电极22A。相应地，每个测试漏极231的上表面至少设置一个漏极引出电极23A。
在一些示例中，请参阅图2~图4，有源区10包括第一型阱区11以及位于第一型阱区11的多个掺杂区111，且该多个掺杂区包括第一型掺杂区1111、第二型掺杂a区1112a和第二型掺杂b区1112b。其中，任一测试源极221位于一个第一型掺杂区1111和一个第二型掺杂a区1112a上方，并与该第一型掺杂区1111和第二型掺杂a区1112a接触连接，如此，可以改善测试晶体管的导通阻抗。任一测试漏极231位于一个第二型掺杂b区1112b上方，并与该第二型掺杂b区1112b接触连接。
示例地，源极结构22下方的掺杂区111与位于漏极结构23下方的掺杂区111之间沿所述第二方向（例如Y方向）具有间隔。第一型掺杂区1111和一个第二型掺杂a区1112a沿第一方向（例如X方向）交替设置；第二型掺杂b区1112b沿第一方向（例如X方向）延伸。
示例地，栅极结构21位于第一型阱区11上方，且栅极结构21在衬底1上的正投影位于间隔内。
在一些示例中，第一型阱区11可以为N型阱区，也可以为P型阱区。
示例地，第一型阱区11为P型阱区时，第一型掺杂区1111为P型掺杂区，第二型掺杂a区1112a和第二型掺杂b区1112b为N型掺杂区。
此处，如图2示例地，每个测试源极221的上表面设置两个源极引出电极22A，两个源极引出电极22A分别与对应的第一型掺杂区1111和第二型掺杂a区1112a相连接。每个测试漏极231的上表面设置两个漏极引出电极23A，两个漏极引出电极23A均与第二型掺杂b区1112b相连接。
其中，测试源极221为第一金属图案层L1位于第一区域R1的部分；测试漏极231为第一金属图案层L2位于第二区域R2的部分。源极引出电极22A为第二金属图案层L2位于第一区域R1的部分；漏极引出电极23A为第二金属图案层L2位于第二区域R2的部分。栅极引出电极21A为第二金属图案层L2位于第三区域R3的部分。
此处，第一区域R1为测试源极221对应第一型掺杂区1111和第二型掺杂a区1112a所在的区域。多个第一区域R1沿第一方向（例如X方向）延伸并具有间隔。第二区域R2为测试漏极231对应第二型掺杂b区1112b所在的区域。多个第二区域R2与多个第一区域R1一一对应，且沿第一方向（例如X方向）延伸并具有间隔。第三区域R3位于栅极结构21的两端，且第三区域R3在衬底上的正投影位于有源区10外。
可选地，栅极引出电极21A、源极引出电极22A和漏极引出电极23A的材料包括导电金属。如此，可以通过栅极引出电极21A、源极引出电极22A和漏极引出电极23A将栅极结构21、源极结构22和漏极结构23连接，以实现测试晶体管的整体特性。
可选地，栅极结构21的材料包括多晶硅。
可选地，源极结构22和漏极结构23的材料包括金属硅化物。例如，源极结构22和漏极结构23的材料可以为硅化钴（CoSi）。
在一些示例中，同一个源极结构22中的各测试源极221在第一方向（例如X方向）上等间距排布；同一个漏极结构23中的各测试漏极231在第一方向（例如X方向）上等间距排布。
在一些示例中，请参阅图5和图6，测试晶体管的数量为多个，且多个测试晶体管沿第二方向（例如Y方向）排布呈列。第二方向（例如Y方向）与第一方向（例如X方向）相交。其中，相邻两个测试晶体管共用位于其栅极结构21之间的源极结构22或漏极结构23。
请参阅图1~图6，本申请实施例还提供了一种半导体结构，包括衬底以及如前述实施例中任一项所述的半导体测试结构。
本申请实施例中，半导体结构采用如上结构，该半导体结构所能实现的技术效果与前述实施例中的半导体测试结构所能具有的技术效果相同，此处不再详述。
可选地，衬底1的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side Polished Wafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
本申请实施例还提供了一种半导体测试方法，该半导体测试方法所能实现的技术效果与前述实施例中的半导体测试结构所能具有的技术效果相同，此处不再详述。请参阅图7，半导体测试方法包括步骤S10~S20。
S10：提供如前述实施例中任一项所述的半导体测试结构。
S20：对半导体测试结构进行晶圆接受测试，以基于测试源极和对应测试漏极之间的漏电电流确定测试晶体管的漏电位置。
在一些示例中，请参阅图8，步骤S10包括步骤S11~S15。
S11：提供衬底，于衬底的有源区内形成第一型阱区。
S12：于第一型阱区的第三区域内形成交替设置的多个第一型掺杂区和多个第二型掺杂区；于第一型阱区的第四区域内形成第二型掺杂区；第三区域和第四区域均沿第一方向延伸，且沿第二方向具有间隔。
S13：于第一型阱区的上方形成至少一个沿第一方向延伸的栅极结构；栅极结构在衬底上的正投影位于间隔内。
S14：于第三区域的上表面形成源极结构，源极结构包括沿第一方向排布成行且间隔设置的多个测试源极；任一测试源极位于一个第一型掺杂区和一个第二型掺杂区上方，并与该第一型掺杂区和第二型掺杂区接触连接。
S15：于第四区域的上表面形成漏极结构，漏极结构包括沿第一方向排布成行且间隔设置的多个测试漏极；任一测试漏极位于一个第二型掺杂区上方，并与该第二型掺杂区接触连接。
可选地，在步骤S11中，请参阅图9，衬底1的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
在一些示例中，第一型阱区11可以为N型阱区，也可以为P型阱区。
可选地，可以采用离子注入于衬底1的有源区10内形成第一型阱区11。
可选地，在步骤S12中，请参阅图10，于第一型阱区11的第三区域内形成交替设置的多个第一型掺杂区1111和多个第二型掺杂a区1112a；于第一型阱区11的第四区域内形成第二型掺杂b区1112b；第三区域和第四区域均沿第一方向（例如X方向）延伸，且沿第二方向（例如Y方向）具有间隔。
在一些示例中，可以采用离子注入于第一型阱区11内形成第一型掺杂区1111、第二型掺杂a区1112a和第二型掺杂b区1112b。
可选地，在步骤S13中，请参阅图11，以一个栅极结构21为例，于第一型阱区11的上方形成一个沿第一方向（例如X方向）延伸的栅极结构21。栅极结构21在衬底1上的正投影位于间隔内。
可选地，栅极结构21的材料包括多晶硅。
可选地，在步骤S14中，请参阅图12，于第三区域的上表面形成源极结构22，源极结构22包括沿第一方向（例如X方向）排布成行且间隔设置的多个测试源极221；任一测试源极23位于一个第一型掺杂区1111和一个第二型掺杂a区1112a上方，并与该第一型掺杂区1111和第二型掺杂a区1112a接触连接。
在一些示例中，源极结构22在衬底1上的正投影位于栅极结构21的一侧。
可选地，在步骤S15中，请继续参阅图12，于第二区域的上表面形成漏极结构23，漏极结构23包括沿第一方向（例如X方向）排布成行且间隔设置的多个测试漏极231；任一测试漏极231位于一个第二型掺杂b区1112b上方，并与该第二型掺杂b区1112b接触连接。
在一些示例中，漏极结构23在衬底1上的正投影位于栅极结构21背离源极结构22的一侧。
在一些示例中，测试源极221和测试漏极231一一对应。
可选地，源极结构22和漏极结构23可以采用一步工艺形成。示例地，形成源极结构22和漏极结构23包括：于衬底1的上表面形成第一金属层；图案化第一金属层以第一金属图案层；其中，测试源极221和测试漏极231分别为第一金属图案层位于不同区域的部分。
可选地，源极结构22和漏极结构23的材料包括金属硅化物。例如，源极结构22和漏极结构23的材料可以为硅化钴（CoSi）。
其中，栅极结构21、源极结构22和漏极结构23共同构成测试晶体管。
在一些示例中，请参阅图13和图14，测试晶体管的数量可以为多个，且多个测试晶体管沿第二方向（例如Y方向）排布呈列。第二方向（例如Y方向）与第一方向（例如X方向）相交。其中，相邻两个测试晶体管共用位于其栅极结构21之间的源极结构22或漏极结构23。
在一些示例中，请参阅图2~图 4，步骤S15之后还包括：形成栅极引出电极21A、源极引出电极22A和漏极引出电极23A。
可选地，至少一个栅极引出电极21A，位于栅极结构21至少一端的上表面，且栅极引出电极21A在衬底1上的正投影位于有源区10外。
可选地，栅极引出电极21A、源极引出电极22A和漏极引出电极23A的材料包括导电金属。
可选地，多个源极引出电极22A分别设置于对应测试源极221的上表面。多个漏极引出电极23A分别设置于对应测试漏极231的上表面。
在一些示例中，栅极引出电极21A、源极引出电极22A和漏极引出电极23A可以采用一步工艺形成。示例地，形成栅极引出电极21A、源极引出电极22A和漏极引出电极23A包括：于栅极结构21、源极结构22和漏极结构23的上表面形成第二金属层；图案化第二金属层以第二金属图案层；其中，栅极引出电极21A和源极引出电极22A、漏极引出电极23A分别为第二金属图案层位于不同区域的部分。如此，可以通过栅极引出电极21A、源极引出电极22A和漏极引出电极23A将栅极结构21、源极结构22和漏极结构23连接，以实现测试晶体管的整体特性。
在步骤S20中，请参阅图15，对半导体测试结构进行晶圆接受测试，以基于测试源极和对应测试漏极之间的漏电电流确定测试晶体管的漏电位置。
上述半导体测试结构将源极结构22和漏极结构23分割成多个互相隔离的测试源极221和测试漏极231，等同于将宽长比高的测试晶体管划分为多个宽长比低的子晶体管M。如此，当进行晶圆接受测试时，可以基于漏电电流确定测试晶体管中出现漏电的子晶体管M的位置，从而提高了工艺纠错的效率。
示例地，当监控到漏电时，先通过微光显微镜（Emission Microscope，简称EMMI）粗略定位出现漏电的具体位置，再通过芯片去层处理至暴露出栅极引出电极21A、源极引出电极22A和漏极引出电极23A，最后通过纳米探针电性量测EMMI的定位区域，以找出出现漏电的子晶体管M的位置。
本申请意想不到的效果为：上述半导体测试结构将源极结构22和漏极结构23分割成多个互相隔离的测试源极221和测试漏极231，等同于将宽长比高的测试晶体管划分为多个宽长比低的子晶体管M。如此，上述半导体测试结构在进行相关测试阶段（例如晶圆接受测试）时，可以精确定位到测试晶体管中出现漏电的子晶体管M。故上述半导体测试结构能够精准定位出漏电位置，从而提高了工艺纠错的效率，缩短了相关半导体产品的开发周期，削减了产品的开发经费，进而提高了产品的市场竞争力。
在本说明书的描述中，上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种半导体测试结构，其特征在于，包括设置于衬底上的至少一个测试晶体管；所述测试晶体管包括：栅极结构、源极结构和漏极结构；其中，
所述栅极结构沿第一方向延伸；
所述源极结构和所述漏极结构在所述衬底上的正投影分别位于所述栅极结构的两侧，且所述源极结构包括沿所述第一方向排布成行且间隔设置的多个测试源极，所述漏极结构包括沿所述第一方向排布成行且间隔设置的多个测试漏极；所述测试源极和所述测试漏极沿第二方向一一对应，所述第二方向和所述第一方向相交；
所述衬底包括有源区，所述有源区包括第一型阱区以及位于第一型阱区的多个掺杂区，且所述多个掺杂区包括第一型掺杂区和第二型掺杂区；其中，任一所述测试源极位于一个所述第一型掺杂区和一个所述第二型掺杂区上方，并与所述第一型掺杂区和所述第二型掺杂区接触连接；任一所述测试漏极位于一个所述第二型掺杂区上方，并与所述第二型掺杂区接触连接。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述测试晶体管的数量为多个，且多个所述测试晶体管沿第二方向排布呈列；所述第二方向与所述第一方向相交；
其中，相邻两个所述测试晶体管共用位于其所述栅极结构之间的所述源极结构或所述漏极结构。
3.根据权利要求1所述的半导体测试结构，其特征在于，位于所述源极结构下方的所述掺杂区与位于所述漏极结构下方的所述掺杂区之间沿所述第二方向具有间隔。
4.根据权利要求1所述的半导体测试结构，其特征在于，所述栅极结构位于所述第一型阱区上方，且所述栅极结构在所述衬底上的正投影位于所述间隔内。
5.根据权利要求1或2所述的半导体测试结构，其特征在于，还包括：
至少一个栅极引出电极，位于所述栅极结构至少一端的上表面，且所述栅极引出电极在所述衬底上的正投影位于有源区外。
6.根据权利要求5所述的半导体测试结构，其特征在于，还包括：
多个源极引出电极，分别设置于对应所述测试源极的上表面；
多个漏极引出电极，分别设置于对应所述测试漏极的上表面；
其中，所述半导体测试结构还包括：层叠设置的第一金属图案层和第二金属图案层；所述测试源极为所述第一金属图案层位于第一区域的部分；所述测试漏极为所述第一金属图案层位于第二区域的部分；所述源极引出电极为所述第二金属图案层位于第一区域的部分；所述漏极引出电极为所述第二金属图案层位于第二区域的部分；所述栅极引出电极为所述第二金属图案层位于第三区域的部分。
7.根据权利要求1或2所述的半导体测试结构，其特征在于，
同一个所述源极结构中的各所述测试源极在所述第一方向上等间距排布；
同一个所述漏极结构中的各所述测试漏极在所述第一方向上等间距排布。
8.一种半导体结构，其特征在于，包括：
衬底；
以及，如权利要求1至7中任一项所述的半导体测试结构。
9.一种半导体测试方法，其特征在于，包括：
提供如权利要求1~7中任一项所述的半导体测试结构；
对所述半导体测试结构进行晶圆接受测试，以基于所述测试源极和对应所述测试漏极之间的漏电电流确定所述测试晶体管的漏电位置。
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