CN104808126A - Mos晶体管的测试结构及测试方法 - Google Patents

Abstract

一种MOS晶体管的测试结构及测试方法。所述MOS晶体管包括衬底、源极、漏极以及栅极，所述MOS晶体管的测试结构包括：第一驱动电极，通过第一导电插塞连接至所述源极；第一感应电极，通过第二导电插塞连接至所述源极；第二驱动电极，通过第三导电插塞连接至所述漏极；第二感应电极，通过第四导电插塞连接至所述漏极；第三驱动电极，通过第五导电插塞连接至所述栅极；第三感应电极，通过第六导电插塞连接至所述栅极。本发明提供的MOS晶体管的测试结构和测试方法，消除了因测试电极的寄生电阻和导电插塞的寄生电阻对测试结果的影响，提高了测试MOS晶体管电阻的精确度。

Description

MOS晶体管的测试结构及测试方法

技术领域

本发明涉及半导体测试技术领域，特别涉及一种MOS晶体管的测试结构及测试方法。

背景技术

在半导体工艺中，MOS晶体管的许多重要参数和性能都与其漏极和源极之间的串联电阻有关。因此，对MOS晶体管进行建模和仿真验证之前，需要使用测试设备对MOS晶体管的源漏串联电阻进行测试。

图1是现有的一种MOS晶体管及其测试结构的剖面结构示意图。参考图1，所述MOS晶体管包括：衬底100；位于所述衬底100内的源极101和漏极102；位于所述衬底100上方的栅极103。所述MOS晶体管的源漏串联电阻Rm为源极寄生电阻Rs、漏极寄生电阻Rd以及沟道寄生电阻Rch之和。所述MOS晶体管的测试结构包括：第一测试电极S，所述第一测试电极S通过第一导电插塞T1连接至所述源极101；第二测试电极D，所述第二测试电极D通过第二导电插塞T2连接至所述漏极102；第三测试电极G，所述第三测试电极G通过第三导电插塞T3连接至所述栅极103。

图2是图1所示的MOS晶体管及其测试结构的电路结构示意图。结合图1和图2，测试所述源漏串联电阻Rm时，通过所述第一测试电极S和第一导电插塞T1对所述源极101施加源极电压Vs，通过所述第二测试电极D和第二导电插塞T2对所述漏极102施加漏极电压Vd，通过所述第三测试电极G和第三导电插塞T3对所述栅极103施加栅极电压Vg。通常，对所述源极101施加的源极电压Vs为0V。

对所述MOS晶体管的各个电极施加电压后，通过所述第一测试电极S、第一导电插塞T1、第二测试电极D以及第二导电插塞T2测试所述MOS晶体管的漏极电流Id。根据所述MOS晶体管的特性，获取所述源漏串联电阻Rm：rm=Uds/id，其中，rm为所述源漏串联电阻Rm的电阻值，Uds为所述MOS晶体管的漏源电压的电压值，即所述漏极电压Vd减去所述源极电压Vs的电压值，id为所述漏极电流Id的电流值。需要说明的是，所述源漏串联电阻Rm的电阻值rm跟随所述栅极电压Vg的电压值变化，即施加不同电压值的栅极电压Vg，获得的所述源漏串联电阻Rm的电阻值rm也不同。

在某些建模和仿真验证中，不仅需要知晓所述源漏串联电阻Rm，还需要知晓所述源极寄生电阻Rs和所述漏极寄生电阻Rd之和。现有技术中，测试所述源极寄生电阻Rs和所述漏极寄生电阻Rd之和时，选取至少两个沟道宽度相同而沟道长度不同的MOS晶体管进行测试。所述沟道宽度和所述沟道长度均是指设计值，由于制造工艺的限制，所述沟道宽度和所述沟道长度的设计值和实际值之间往往存在偏差。

在施加相同栅极电压的条件下，采用前述方法获取每个MOS晶体管的源漏串联电阻Rm的电阻值rm。参考图3，建立二维坐标系：横坐标表示MOS晶体管的设计沟道长度Lm，纵坐标表示MOS晶体管的源漏串联电阻Rm；根据每个MOS晶体管的源漏串联电阻Rm的电阻值rm和其对应的设计沟道长度Lm的长度值，在所述二维坐标系中作出离散点；对所述离散点进行线性拟合得到MOS晶体管的源漏串联电阻Rm随其设计沟道长度Lm变化的特性曲线，图3中是以选取5个MOS晶体管进行测试为例。采用相同的方法，在施加不同栅极电压的条件下，获取至少两条MOS晶体管的源漏串联电阻Rm随其设计沟道长度Lm变化的特性曲线。图3中示出了四条MOS晶体管的源漏串联电阻Rm随其设计沟道长度Lm变化的特性曲线（L1，L2，L3，L4），四条特性曲线（L1，L2，L3，L4）相交于点a。

根据MOS晶体管的特性：rm=（rd+rs）+（lm-ΔL）/μ×Co×W×（Vgs-VT），其中，rd为所述漏极寄生电阻Rd的电阻值，rs为所述源极寄生电阻Rs的电阻值，lm为所述设计沟道长度Lm的长度值，ΔL为所述设计沟道长度Lm与实际沟道长度的偏差值，μ为所述MOS晶体管的载流子迁移率，Co为所述MOS晶体管的栅极单位面积氧化层电容的电容值，W为所述MOS晶体管的沟道宽度的宽度值，Vgs为所述栅极电压Vg减去所述源极电压Vs的电压值，VT为所述MOS晶体管的阈值电压的电压值。结合图3和上述公式，点a对应的横坐标值为所述设计沟道长度Lm与实际沟道长度的偏差值ΔL，点a对应的纵坐标值为所述漏极寄生电阻Rd的电阻值rd与所述源极寄生电阻Rs的电阻值rs之和。

所述第一测试电极S、所述第一导电插塞T1、所述第二测试电极D、所述第二导电插塞T2、所述第三测试电极G以及所述第三导电插塞T3均存在寄生电阻，在所述源极寄生电阻Rs和所述漏极寄生电阻Rd的电阻值较大时，各测试电极和各导电插塞的寄生电阻可以忽略不计，采用现有技术的方法获取所述源漏电阻Rm、源极寄生电阻Rs、漏极寄生电阻Rd以及所述设计沟道长度Lm与实际沟道长度的偏差值ΔL是可行的。然而，随着半导体技术的进步，所述源极寄生电阻Rs和所述漏极寄生电阻Rd的电阻值做得越来越小，采用现有技术获得的所述MOS晶体管电阻的精确度低，影响建模和仿真验证的准确性。

发明内容

本发明解决的是测试MOS晶体管电阻精确度低的问题。

为解决上述问题，本发明提供一种MOS晶体管的测试结构，所述MOS晶体管包括衬底、源极、漏极以及栅极，所述MOS晶体管的测试结构包括：

第一驱动电极，通过第一导电插塞连接至所述源极；

第一感应电极，通过第二导电插塞连接至所述源极；

第二驱动电极，通过第三导电插塞连接至所述漏极；

第二感应电极，通过第四导电插塞连接至所述漏极；

第三驱动电极，通过第五导电插塞连接至所述栅极；

第三感应电极，通过第六导电插塞连接至所述栅极。

基于上述MOS晶体管的测试结构，本发明还提供一种MOS晶体管的测试方法，包括：执行电压及电流获得步骤，以获得所述MOS晶体管的栅源电压、漏源电压以及漏极电流；

其中，所述电压及电流获得步骤包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位、所述第二感应电极的电位以及所述第三感应电极的电位以获得所述栅源电压和所述漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得所述漏极电流。

基于上述MOS晶体管的测试结构，本发明还提供另一种MOS晶体管的测试方法，包括：

设置所述第二导电插塞到所述栅极的距离以及所述第四导电插塞到所述栅极的距离均为可调距离；

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻；

改变所述可调距离的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线；

根据所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线，所述MOS晶体管的沟道寄生电阻等于所述可调距离的距离值为零时对应的所述MOS晶体管的源漏串联电阻；

其中，所述电阻获得步骤包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位以及所述第二感应电极的电位以获得漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流；

根据所述MOS晶体管的源漏串联电阻等于所述漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻。

基于上述MOS晶体管的测试结构，本发明还提供另一种MOS晶体管的测试方法，包括：

设置所述第二导电插塞到所述栅极的距离为最小安全距离，设置所述第四导电插塞到所述栅极的距离为可调距离；

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻；

改变所述可调距离的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线；

根据所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线，所述MOS晶体管的最小源极寄生电阻与沟道寄生电阻之和等于所述可调距离的距离值为零时对应的所述MOS晶体管的源漏串联电阻；

其中，所述电阻获得步骤包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位以及所述第二感应电极的电位以获得漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流；

根据所述MOS晶体管的源漏串联电阻等于所述漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻。

基于上述MOS晶体管的测试结构，本发明还提供另一种MOS晶体管的测试方法，包括：

设置所述第四导电插塞到所述栅极的距离为最小安全距离，设置所述第二导电插塞到所述栅极的距离为可调距离；

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻；

改变所述可调距离的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线；

根据所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线，所述MOS晶体管的最小漏极寄生电阻与沟道寄生电阻之和等于所述可调距离的距离值为零时对应的所述MOS晶体管的源漏串联电阻；

其中，所述电阻获得步骤包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位以及所述第二感应电极的电位以获得漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流；

根据所述MOS晶体管的源漏串联电阻等于所述漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻。

基于上述MOS晶体管的测试结构，本发明还提供另一种MOS晶体管的测试方法，包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位、所述第二感应电极的电位、所述第四感应电极的电位以及所述第五感应电极的电位以获得第一漏源电压和第二漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流，其中，所述第一漏源电压等于所述第二感应电极的电位减所述第一感应电极的电位，所述第二漏源电压等于所述第五感应电极的电位减所述第四感应电极的电位；

根据所述MOS晶体管的源漏串联电阻等于所述第一漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻；

根据所述MOS晶体管的源漏串联电阻、所述第一导电插塞的寄生电阻以及所述第三导电插塞的寄生电阻之和等于所述第二漏源电压比上所述漏极电流，获得所述第一导电插塞的寄生电阻和所述第三导电插塞的寄生电阻之和。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的MOS晶体管的测试结构，所述MOS晶体管的源极、漏极以及栅极均分别与两个测试电极相连，其中，一个测试电极作为驱动电极，另一个测试电极作为感应电极。测试所述MOS晶体管的电阻时，提供驱动和测试是分开进行的，无大电流流过所述感应电极，消除了因测试电极的寄生电阻和导电插塞的寄生电阻对测试结果的影响，提高了测试MOS晶体管电阻的精确度。

本发明的可选方案中，第一导电插塞的数量、第二导电插塞的数量、第三导电插塞的数量以及第四导电插塞的数量均为至少两个，减小了导电插塞的寄生电阻，进一步提高了测试MOS晶体管电阻的精确度。

本发明的可选方案中，第一导电插塞到栅极的距离大于第二导电插塞到栅极的距离，第三导电插塞到栅极的距离大于第四导电插塞到栅极的距离，第五导电插塞与栅极的连接端到栅极的中心的距离大于第六导电插塞与栅极的连接端到栅极的中心的距离，通过测试电极获得的源极电压、漏极电压以及栅极电压更为精确，进一步提高了测试MOS晶体管电阻的精确度。

基于本发明提供的MOS晶体管的测试结构，本发明提供的MOS晶体管的测试方法能够精确获得所述MOS晶体管的源漏串联电阻、转移特性曲线、输出特性曲线、沟道寄生电阻、最小源极寄生电阻、最小漏极寄生电阻以及所述第二导电插塞的寄生电阻和所述第四导电插塞的寄生电阻之和。

附图说明

图1是现有的一种MOS晶体管及其测试结构的剖面结构示意图；

图2是图1所示的MOS晶体管及其测试结构的电路结构示意图；

图3是图1所示的MOS晶体管的源漏串联电阻随其设计沟道长度变化的变化关系示意图；

图4是本发明实施例提供的一种MOS晶体管及其测试结构的剖面结构示意图；

图5是图4所示的MOS晶体管及其测试结构的版图示意图；

图6是图4所示的MOS晶体管及其测试结构的立体结构示意图；

图7是本发明实施方式的测试所述MOS晶体管的源漏串联电阻的流程示意图；

图8是图4所示的第二导电插塞到栅极的距离与第四导电插塞到栅极的距离均为可调距离时所述MOS晶体管的源漏串联电阻随可调距离变化的变化关系示意图；

图9是图4所示的第二导电插塞到栅极的距离为最小安全距离、第四导电插塞到栅极的距离均为可调距离时所述MOS晶体管的源漏串联电阻随可调距离变化的变化关系示意图；

图10是图4所示的第四导电插塞到栅极的距离为最小安全距离、第二导电插塞到栅极的距离均为可调距离时所述MOS晶体管的源漏串联电阻随可调距离变化的变化关系示意图；

图11是本发明实施例提供的另一种MOS晶体管及其测试结构的剖面结构示意图；

图12是图10所示的MOS晶体管及其测试结构的版图示意图；

图13是图10所示的MOS晶体管及其测试结构的立体结构示意图。

具体实施方式

参考图1，由于所述第一测试电极S、所述第一导电插塞T1、所述第二测试电极D、所述第二导电插塞T2、所述第三测试电极G以及所述第三导电插塞T3均存在寄生电阻，所述源极101的电压与所述源极电压Vs之间存在误差，所述漏极102的电压与所述漏极电压Vd之间存在误差，所述栅极103的电压与所述栅极电压Vg之间存在误差。因此，采用图1所示的MOS晶体管的测试结构测试所述MOS晶体管的电阻，测试结果精确度低。

本发明技术方案提供一种MOS晶体管的测试结构及测试方法，通过设置驱动电极和感应电极，将提供驱动和进行测试分开操作，无大电流流过所述感应电极，提高了测试MOS晶体管电阻的精确度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4～图6分别是本发明实施例提供的一种MOS晶体管及其测试结构的剖面结构示意图、版图示意图以及立体结构示意图。参考图4～图6，所述MOS晶体管包括：衬底400；位于所述衬底400内的源极401和漏极402；位于所述衬底400上方的栅极403。所述MOS晶体管的源漏串联电阻Rm为源极寄生电阻Rs、漏极寄生电阻Rd以及沟道寄生电阻Rch之和。

所述MOS晶体管的测试结构包括第一驱动电极FS、第一感应电极SS、第二驱动电极FD、第二感应电极SD、第三驱动电极FG以及第三感应电极SG。其中，所述第一驱动电极FS通过第一导电插塞连接至所述源极401；所述第一感应电极SS通过第二导电插塞连接至所述源极401；所述第二驱动电极FD通过第三导电插塞连接至所述漏极402；所述第二感应电极SD通过第四导电插塞连接至所述漏极；所述第三驱动电极FG通过第五导电插塞T5连接至所述栅极403；所述第三感应电极SG通过第六导电插塞T6连接至所述栅极403。

需要说明的是，所述第一导电插塞的数量、所述第二导电插塞的数量、所述第三导电插塞的数量以及所述第四导电插塞的数量可以均为一个，也可以均为至少两个，以减小所述第一导电插塞、所述第二导电插塞、所述第三导电插塞以及所述第四导电插塞的寄生电阻。当所述第一导电插塞的数量、所述第二导电插塞的数量、所述第三导电插塞的数量以及所述第四导电插塞的数量均为至少两个时，每个第一导电插塞到所述栅极403的距离相等，每个第二导电插塞到所述栅极403的距离相等，每个第三导电插塞到所述栅极403的距离相等，每个第四导电插塞到所述栅极403的距离相等。

在本实施例中，以所述第一导电插塞的数量、所述第二导电插塞的数量、所述第三导电插塞的数量以及所述第四导电插塞的数量均为四个进行说明。具体地，所述第一驱动电极FS通过第一导电插塞（T11～T14）连接至所述源极401；所述第一感应电极SS通过第二导电插塞（T21～T24）连接至所述源极401；所述第二驱动电极FD通过第三导电插塞（T31～T34）连接至所述漏极402；所述第二感应电极SD通过第四导电插塞（T41～T44）连接至所述漏极。所述第一导电插塞（T11～T14）到所述栅极403的距离相等，所述第二导电插塞（T21～T24）到所述栅极403的距离相等，所述第三导电插塞（T31～T34）到所述栅极403的距离相等，所述第四导电插塞（T41～T44）到所述栅极403的距离相等。

采用本发明实施例的MOS晶体管的测试结构测试所述MOS晶体管的电阻时，所述第一驱动电极FS、所述第二驱动电极FD以及所述第三驱动电极FG适于接收测试电压，所述第一感应电极SS、所述第二感应电极SD以及所述第三感应电极SG分别适于感应所述源极401、所述漏极402以及所述栅极403的电压。将所述第一感应电极SS、所述第二感应电极SD以及所述第三感应电极SG设置在电流经过的通路上，感应到的电压精确度更高。

因此，在本实施例中，所述第一导电插塞（T11～T14）到所述栅极403的距离d1大于所述第二导电插塞（T21～T24）到所述栅极403的距离d2，所述第三导电插塞（T31～T34）到所述栅极403的距离d3大于所述第四导电插塞（T41～T44）到所述栅极403的距离d4。所述第五导电插塞T5与所述栅极403的连接端以及所述第六导电插塞T6与所述栅极403的连接端位于所述栅极403的同一侧，所述第五导电插塞T5与所述栅极403的连接端到所述栅极403的中心的距离大于所述第六导电插塞T6与所述栅极403的连接端到所述栅极403的中心的距离。其中，所述栅极403的中心为所述栅极403的表面的几何中心。

本发明实施例提供的MOS晶体管的测试结构，所述MOS晶体管的源极401、漏极402以及栅极403均分别与两个测试电极相连，其中，一个测试电极作为驱动电极，另一个测试电极作为感应电极。测试所述MOS晶体管的电阻时，通过所述第一驱动电极FS、第二驱动电极FD以及第三驱动电极SG对所述源极401、漏极402以及栅极403提供驱动电压，通过所述第一感应电极SS、第二感应电极SD以及第三感应电极SG感应所述源极401、漏极402以及栅极403的电压。由于提供驱动和测试是分开进行的，无大电流流过所述第一感应电极SS、第二感应电极SD以及第三感应电极SG，消除了因测试电极的寄生电阻和导电插塞的寄生电阻对测试结果的影响，提高了测试MOS晶体管电阻的精确度。

以下对如何采用本实施例的MOS晶体管的测试结构测试所述MOS晶体管的电阻进行详细说明。图7是本发明实施方式的测试所述MOS晶体管的源漏串联电阻Rm的流程示意图。参考图7，测试所述MOS晶体管的源漏串联电阻Rm包括：

步骤S11：施加源极电压Vs至所述第一驱动电极FS，施加漏极电压Vd至所述第二驱动电极FD，施加栅极电压Vg至所述第三驱动电极FG。通常，对所述第一驱动电极FS施加的源极电压Vs为0V。

步骤S12：测试所述第一感应电极SS的电位、所述第二感应电极SD的电位以及所述第三感应电极SG的电位以获得栅源电压Vgs和漏源电压Vds，测试从所述第二驱动电极FD流向所述第一驱动电极FS的电流以获得漏极电流Id。具体地，测试所述第一感应电极SS的电位、所述第二感应电极SD的电位以及所述第三感应电极SG的电位时，采用具有高输入阻抗的测量仪器，无大电流流过所述第一感应电极SS、所述第二感应电极SD、所述第三感应电极SG、所述第二导电插塞（T21～T24）、所述第四导电插塞（T21～T24）以及所述第六导电插塞T6，所述第一感应电极SS的电位即为所述源极401的电位，所述第二感应电极SD的电位即为所述漏极402的电位，所述第三感应电极SG的电位即为所述栅极403的电位。因此，所述栅源电压Vgs等于所述第三感应电极SG的电位减所述第一感应电极SS的电位，所述漏源电压Vds等于所述第二感应电极SG的电位减所述第一感应电极SS的电位。

步骤S11和步骤S12为电压及电流获得步骤，适于获得所述MOS晶体管的栅源电压Vgs、漏源电压Vds以及漏极电流Id。

步骤S13：根据所述MOS晶体管的源漏串联电阻Rm等于所述漏源电压Vds比上所述漏极电流Id获得所述MOS晶体管的源漏串联电阻。需要说明的是，根据所述MOS晶体管的特性，所述源漏串联电阻Rm的电阻值跟随所述栅极电压Vg的电压值变化，即施加不同电压值的栅极电压Vg，获得的所述源漏串联电阻Rm的电阻值也不同。

采用本实施例的MOS晶体管的测试结构还可以测试所述MOS晶体管的转移特性曲线和输出特性曲线。具体地，测试所述MOS晶体管的转移特性曲线和输出特性曲线包括：

改变所述源极电压Vs、漏极电压Vd以及栅极电压Vg的电压值，重复执行所述电压及电流获得步骤，即重复执行步骤S11和步骤S12，获得不同电流值的漏极电流Id以及不同电压值的栅源电压Vgs和漏源电压Vds。根据不同电流值的漏极电流Id及其对应的不同电压值的栅源电压Vgs获得所述MOS晶体管的转移特性曲线，根据不同电流值的漏极电流Id及其对应的不同电压值的漏极电压Vds获得所述MOS晶体管的输出特性曲线。本领域技术人员知晓如何根据不同电流值的漏极电流Id及其对应的不同电压值的栅源电压Vgs获得所述MOS晶体管的转移特性曲线，也知晓如何根据不同电流值的漏极电流Id及其对应的不同电压值的漏源电压Vds获得所述MOS晶体管的输出特性曲线，在此不再赘述。

采用本实施例的MOS晶体管的测试结构还可以测试所述沟道寄生电阻Rch。具体地，测试所述MOS晶体管的沟道寄生电阻Rch包括：

设置所述第二导电插塞（T21～T24）到所述栅极403的距离d2以及所述第四导电插塞（T41～T44）到所述栅极403的距离d4均为可调距离d0。

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻Rm。所述电阻获得步骤包括：施加源极电压Vs至所述第一驱动电极FS，施加漏极电压Vd至所述第二驱动电极FD，施加栅极电压Vg至所述第三驱动电极FG；测试所述第一感应电极SS的电位以及所述第二感应电极SD的电位以获得漏源电压Vds，测试从所述第二驱动电极FD流向所述第一驱动电极的FS电流以获得漏极电流Id；根据所述MOS晶体管的源漏串联电阻Rm等于所述漏源电压Vds比上所述漏极电流Id获得所述MOS晶体管的源漏串联电阻Rm。所述电阻获得步骤与步骤S11～步骤S13类似，具体操作可参考对步骤S11～步骤S13的描述，在此不再赘述。

改变所述可调距离d0的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻Rm随所述可调距离d0变化的特性曲线。具体地，参考图8，以X轴为所述可调距离d0、Y轴为所述MOS晶体管的源漏串联电阻Rm建立二维坐标系；根据所述可调距离d0的不同距离值及其对应的MOS晶体管的源漏串联电阻Rm的电阻值在所述二维坐标系中作出离散点；对所述离散点进行线性拟合，获得所述MOS晶体管的源漏串联电阻Rm随所述可调距离d0变化的特性曲线L11。

对所述离散点进行线性拟合有多种方式，最为简单的一种即为两点确定一条直线，因此，重复执行一次所述电阻获得步骤就可获得所述特性曲线L11。重复执行所述电阻获得步骤的次数可根据实际需求进行确定，重复次数越多，获得的离散点越多，获得的所述特性曲线L11也更为精确。

由于所述第二导电插塞（T21～T24）到所述栅极403的距离d2以及所述第四导电插塞（T41～T44）到所述栅极403的距离d4均等于所述可调距离d0，所述源极寄生电阻Rs和所述漏极寄生电阻Rd的电阻值相等。因此：rm=rch+2*rs，其中，rm为所述MOS晶体管的源漏串联电阻Rm的电阻值，rch为所述沟道寄生电阻Rch的电阻值，rs为所述源极寄生电阻Rs的电阻值，亦即所述漏极寄生电阻Rd的电阻值。

所述源极寄生电阻Rs随所述可调距离d0呈线性关系变化，因此：rm=rch+2*k*x，k为所述特性曲线L11的斜率值，x为所述可调距离d0的距离值。当所述可调距离d0的距离值x为0时，所述MOS晶体管的源漏串联电阻Rm与所述沟道寄生电阻Rch相等，因此，所述沟道寄生电阻Rch的电阻值rch为所述特性曲线L11与Y轴的交点对应的纵坐标值。

采用本实施例的MOS晶体管的测试结构还可以测试所述MOS晶体管的最小源极寄生电阻，所述MOS晶体管的最小源极寄生电阻是指所述第二导电插塞（T21～T24）到所述栅极403的距离为最小安全距离时的源极寄生电阻Rs。所述最小安全距离是指两个导体间保持绝缘的最小距离，即所述第二导电插塞（T21～T24）与所述栅极403保持绝缘的最小距离。具体地，测试所述MOS晶体管的最小源极寄生电阻包括：

设置所述第二导电插塞（T21～T24）到所述栅极403的距离为最小安全距离，设置所述第四导电插塞（T41～T44）到所述栅极403的距离为可调距离d0。

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻Rm。所述电阻获得步骤包括：施加源极电压Vs至所述第一驱动电极FS，施加漏极电压Vd至所述第二驱动电极FD，施加栅极电压Vg至所述第三驱动电极FG；测试所述第一感应电极SS的电位以及所述第二感应电极SD的电位以获得漏源电压Vds，测试从所述第二驱动电极FD流向所述第一驱动电极的FS电流以获得漏极电流Id；根据所述MOS晶体管的源漏串联电阻Rm等于所述漏源电压Vds比上所述漏极电流Id获得所述MOS晶体管的源漏串联电阻Rm。所述电阻获得步骤与步骤S11～步骤S13类似，具体操作可参考对步骤S11～步骤S13的描述，在此不再赘述。

改变所述可调距离d0的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻Rm随所述可调距离d0变化的特性曲线。具体地，参考图9，以X轴为所述可调距离d0、Y轴为所述MOS晶体管的源漏串联电阻Rm建立二维坐标系；根据所述可调距离d0的不同距离值及其对应的MOS晶体管的源漏串联电阻Rm的电阻值在所述二维坐标系中作出离散点；对所述离散点进行线性拟合，获得所述MOS晶体管的源漏串联电阻Rm随所述可调距离变化的特性曲线L12。获得所述特性曲线L12的具体方法与获得所述特性曲线L11的方法类似，在此不再赘述。

由于所述第二导电插塞（T21～T24）到所述栅极403的距离为最小安全距离，所述第四导电插塞（T41～T44）到所述栅极403的距离均为可调距离d0，所述源极寄生电阻Rs的电阻值固定，所述漏极寄生电阻Rd的电阻值随所述可调距离d0变化，因此：rm=rch+rsm+rd，其中，rm为所述MOS晶体管的源漏串联电阻Rm的电阻值，rch为所述沟道寄生电阻Rch的电阻值，rsm为所述最小源极寄生电阻的电阻值，rd为所述漏极寄生电阻Rd的电阻值。

所述漏极寄生电阻Rd随所述可调距离d0呈线性关系变化，因此：rm=rch+rsm+k*x，k为所述特性曲线L12的斜率值，x为所述可调距离d0的距离值。当所述可调距离d0的距离值x为0时，所述MOS晶体管的源漏串联电阻Rm等于所述沟道寄生电阻Rch加上所述最小源极寄生电阻，因此，所述沟道寄生电阻Rch的电阻值rch加上所述最小源极寄生电阻的电阻值rsm为所述特性曲线L12与Y轴的交点对应的纵坐标值。所述沟道寄生电阻Rch的电阻值rch可根据前述实施例获得，因此，通过本实施例提供的测试方法可以获得所述最小源极电阻的电阻值rsm。

基于与测试所述MOS晶体管的最小源极寄生电阻相同的原理，采用本实施例的MOS晶体管的测试结构还可以测试所述MOS晶体管的最小漏极寄生电阻，所述MOS晶体管的最小漏极寄生电阻是指所述第四导电插塞（T41～T44）到所述栅极403的距离为最小安全距离时的漏极寄生电阻Rd。所述最小安全距离是指两个导体间保持绝缘的最小距离，即所述第四导电插塞（T41～T44）与所述栅极403保持绝缘的最小距离。具体地，测试所述MOS晶体管的最小源漏极寄生电阻包括：

设置所述第四导电插塞（T41～T44）到所述栅极403的距离为最小安全距离，设置所述第二导电插塞（T21～T24）到所述栅极403的距离为可调距离d0。

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻Rm。所述电阻获得步骤包括：施加源极电压Vs至所述第一驱动电极FS，施加漏极电压Vd至所述第二驱动电极FD，施加栅极电压Vg至所述第三驱动电极FG；测试所述第一感应电极SS的电位以及所述第二感应电极SD的电位以获得漏源电压Vds，测试从所述第二驱动电极FD流向所述第一驱动电极的FS电流以获得漏极电流Id；根据所述MOS晶体管的源漏串联电阻Rm等于所述漏源电压Vds比上所述漏极电流Id获得所述MOS晶体管的源漏串联电阻Rm。所述电阻获得步骤与步骤S11～步骤S13类似，具体操作可参考对步骤S11～步骤S13的描述，在此不再赘述。

改变所述可调距离d0的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻Rm随所述可调距离d0变化的特性曲线。具体地，参考图10，以X轴为所述可调距离、Y轴为所述MOS晶体管的源漏串联电阻Rm建立二维坐标系；根据所述可调距离d0的不同距离值及其对应的MOS晶体管的源漏串联电阻Rm的电阻值在所述二维坐标系中作出离散点；对所述离散点进行线性拟合，获得所述MOS晶体管的源漏串联电阻Rm随所述可调距离变化的特性曲线L13。获得所述特性曲线L13的具体方法与获得所述特性曲线L11的方法类似，在此不再赘述。

由于所述第四导电插塞（T41～T44）到所述栅极403的距离为最小安全距离，所述第二导电插塞（T21～T24）到所述栅极403的距离均为可调距离d0，所述漏极寄生电阻Rs的电阻值固定，所述源极寄生电阻Rs的电阻值随所述可调距离d0变化，因此：rm=rch+rdm+rs，其中，rm为所述MOS晶体管的源漏串联电阻Rm的电阻值，rch为所述沟道寄生电阻Rch的电阻值，rdm为所述最小漏极寄生电阻的电阻值，rs为所述源极寄生电阻Rs的电阻值。

所述源极寄生电阻Rs随所述可调距离d0呈线性关系变化，因此：rm=rch+rdm+k*x，k为所述特性曲线L13的斜率值，x为所述可调距离d0的距离值。当所述可调距离d0的距离值x为0时，所述MOS晶体管的源漏串联电阻Rm等于所述沟道寄生电阻Rch加上所述最小漏极寄生电阻，因此，所述沟道寄生电阻Rch的电阻值rch加上所述最小漏极寄生电阻的电阻值rdm为所述特性曲线L13与Y轴的交点对应的纵坐标值。所述沟道寄生电阻Rch的电阻值rch可根据前述实施例获得，因此，通过本实施例提供的测试方法可以获得所述最小漏极电阻的电阻值rdm。

图11～图13分别是本发明实施例提供的另一种MOS晶体管及其测试结构的剖面结构示意图、版图示意图以及立体结构示意图。参考图11～图13，所述MOS晶体管包括：衬底400；位于所述衬底400内的源极401和漏极402；位于所述衬底400上方的栅极403。所述MOS晶体管的源漏串联电阻Rm为源极寄生电阻Rs、漏极寄生电阻Rd以及沟道寄生电阻Rch之和。

所述MOS晶体管的测试结构包括第一驱动电极FS、第一感应电极SS、第二驱动电极FD、第二感应电极SD、第三驱动电极FG、第三感应电极SG、第四感应电极SS’以及第五感应电极SD’。其中，所述第一驱动电极FS通过第一导电插塞（T11～T14）连接至所述源极401；所述第一感应电极SS通过第二导电插塞（T21～T24）连接至所述源极401；所述第二驱动电极FD通过第三导电插塞（T31～T34）连接至所述漏极402；所述第二感应电极SD通过第四导电插塞（T41～T44）连接至所述漏极402；所述第三驱动电极FG通过第五导电插塞T5连接至所述栅极403；所述第三感应电极SG通过第六导电插塞T6连接至所述栅极403。

所述第一驱动电极FS、所述第一感应电极SS、所述第二驱动电极FD、所述第二感应电极SD、所述第三驱动电极FG、第三感应电极SG以及各导电插塞的具体结构可参考对图4～图6对应的实施例的描述，在此不再赘述。所述第四感应电极SS’连接至所述第一驱动电极FS，所述第五感应电极SD’连接至所述第二驱动电极FD。

采用本实施例的MOS晶体管的测试结构可以测试所述第一导电插塞（T11～T14）的寄生电阻与所述第三导电插塞（T31～T34）的寄生电阻之和。具体地，测试所述第一导电插塞（T11～T14）的寄生电阻与所述第三导电插塞（T31～T34）的寄生电阻之和包括：

施加源极电压Vs至所述第一驱动电极FS，施加漏极电压Vd至所述第二驱动电极FD，施加栅极电压Vg至所述第三驱动电极FG。

测试所述第一感应电极SS的电位、所述第二感应电极SD的电位、所述第四感应电极SS’的电位以及所述第五感应电极SD’的电位以获得第一漏源Vds1和第二漏源电压Vds2，测试从所述第二驱动电极FD流向所述第一驱动电极FS的电流以获得漏极电极Id。其中，所述第一漏源电压Vds1等于所述第二感应电极SD的电位减所述第一感应电极SS的电位，所述第二漏源电压Vds2等于所述第五感应电极的电位SD’减所述第四感应电极SS’的电位。所述第一漏源电压Vds1为所述漏极402与所述源极401之间的电压，所述第二漏源电压Vds2为所述漏极402与所述源极401之间的电压、所述第一导电插塞（T11～T14）的电压以及所述第三导电插塞（T31～T34）的电压之和。

根据所述MOS晶体管的源漏串联电阻Rm等于所述第一漏源电压Vds1比上所述漏极电流Id获得所述MOS晶体管的源漏串联电阻Rm。根据所述MOS晶体管的源漏串联电阻Rm、所述第一导电插塞（T11～T14）的寄生电阻以及所述第三导电插塞（T31～T34）的寄生电阻之和等于所述第二漏源电压Vds2比上所述漏极电流Id，获得所述第一导电插塞（T11～T14）的寄生电阻和所述第三导电插塞（T31～T34）的寄生电阻之和。

在本实施例中，所述第一导电插塞（T11～T14）的寄生电阻和所述第三导电插塞（T31～T34）的数量相等，因此，根据所述第一导电插塞（T11～T14）的寄生电阻和所述第三导电插塞（T31～T34）的寄生电阻之和可以获得每个导电插塞的寄生电阻。

综上所述，本发明提供的MOS晶体管的测试结构和测试方法，消除了因测试电极的寄生电阻和导电插塞的寄生电阻对测试结果的影响，提高了测试MOS晶体管电阻的精确度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种MOS晶体管的测试结构，所述MOS晶体管包括衬底、源极、漏极以及栅极，其特征在于，所述MOS晶体管的测试结构包括：

第一驱动电极，通过第一导电插塞连接至所述源极；

第一感应电极，通过第二导电插塞连接至所述源极；

第二驱动电极，通过第三导电插塞连接至所述漏极；

第二感应电极，通过第四导电插塞连接至所述漏极；

第三驱动电极，通过第五导电插塞连接至所述栅极；

第三感应电极，通过第六导电插塞连接至所述栅极。

2.如权利要求1所述的MOS晶体管的测试结构，其特征在于，所述第一导电插塞的数量、所述第二导电插塞的数量、所述第三导电插塞的数量以及所述第四导电插塞的数量均为至少两个；每个第一导电插塞到所述栅极的距离相等；每个第二导电插塞到所述栅极的距离相等；每个第三导电插塞到所述栅极的距离相等；每个第四导电插塞到所述栅极的距离相等。

3.如权利要求1或2所述的MOS晶体管的测试结构，其特征在于，所述第一导电插塞到所述栅极的距离大于所述第二导电插塞到所述栅极的距离，所述第三导电插塞到所述栅极的距离大于所述第四导电插塞到所述栅极的距离。

4.如权利要求1所述的MOS晶体管的测试结构，其特征在于，所述第五导电插塞与所述栅极的连接端以及所述第六导电插塞与所述栅极的连接端位于所述栅极的同一侧。

5.如权利要求4所述的MOS晶体管的测试结构，其特征在于，所述第五导电插塞与所述栅极的连接端到所述栅极的中心的距离大于所述第六导电插塞与所述栅极的连接端到所述栅极的中心的距离。

6.如权利要求1所述的MOS晶体管的测试结构，其特征在于，还包括第四感应电极和第五感应电极；所述第四感应电极连接至所述第一驱动电极，所述第五感应电极连接至所述第二驱动电极。

7.一种MOS晶体管的测试方法，基于权利要求1至5任一项所述的MOS晶体管的测试结构，其特征在于，包括：

执行电压及电流获得步骤，以获得所述MOS晶体管的栅源电压、漏源电压以及漏极电流；

其中，所述电压及电流获得步骤包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位、所述第二感应电极的电位以及所述第三感应电极的电位以获得所述栅源电压和所述漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得所述漏极电流。

8.如权利要求7所述的MOS晶体管的测试方法，其特征在于，还包括：根据所述MOS晶体管的源漏串联电阻等于所述漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻。

9.如权利要求7所述的MOS晶体管的测试方法，其特征在于，还包括：改变所述源极电压、漏极电压以及栅极电压的电压值，重复执行所述电压及电流获得步骤，以获得所述MOS晶体管的转移特性曲线和输出特性曲线。

10.一种MOS晶体管的测试方法，基于权利要求1至5任一项所述的MOS晶体管的测试结构，其特征在于，包括：

设置所述第二导电插塞到所述栅极的距离以及所述第四导电插塞到所述栅极的距离均为可调距离；

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻；

改变所述可调距离的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线；

根据所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线，所述MOS晶体管的沟道寄生电阻等于所述可调距离的距离值为零时对应的所述MOS晶体管的源漏串联电阻；

其中，所述电阻获得步骤包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位以及所述第二感应电极的电位以获得漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流；

根据所述MOS晶体管的源漏串联电阻等于所述漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻。

11.如权利要求10所述的MOS晶体管的测试方法，其特征在于，所述获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线包括：

以X轴为所述可调距离、Y轴为所述MOS晶体管的源漏串联电阻建立二维坐标系；

根据所述可调距离的不同距离值及其对应的MOS晶体管的源漏串联电阻的电阻值在所述二维坐标系中作出离散点；

对所述离散点进行线性拟合，获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线。

12.一种MOS晶体管的测试方法，基于权利要求1至5任一项所述的MOS晶体管的测试结构，其特征在于，包括：

设置所述第二导电插塞到所述栅极的距离为最小安全距离，设置所述第四导电插塞到所述栅极的距离为可调距离；

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻；

改变所述可调距离的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线；

根据所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线，所述MOS晶体管的最小源极寄生电阻与沟道寄生电阻之和等于所述可调距离的距离值为零时对应的所述MOS晶体管的源漏串联电阻；

其中，所述电阻获得步骤包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位以及所述第二感应电极的电位以获得漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流；

根据所述MOS晶体管的源漏串联电阻等于所述漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻。

13.如权利要求12所述的MOS晶体管的测试方法，其特征在于，所述获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线包括：

以X轴为所述可调距离、Y轴为所述MOS晶体管的源漏串联电阻建立二维坐标系；

根据所述可调距离的不同距离值及其对应的MOS晶体管的源漏串联电阻的电阻值在所述二维坐标系中作出离散点；

对所述离散点进行线性拟合，获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线。

14.一种MOS晶体管的测试方法，基于权利要求1至5任一项所述的MOS晶体管的测试结构，其特征在于，包括：

设置所述第四导电插塞到所述栅极的距离为最小安全距离，设置所述第二导电插塞到所述栅极的距离为可调距离；

执行电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻；

改变所述可调距离的距离值，重复执行所述电阻获得步骤，以获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线；

根据所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线，所述MOS晶体管的最小漏极寄生电阻与沟道寄生电阻之和等于所述可调距离的距离值为零时对应的所述MOS晶体管的源漏串联电阻；

其中，所述电阻获得步骤包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位以及所述第二感应电极的电位以获得漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流；

根据所述MOS晶体管的源漏串联电阻等于所述漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻。

15.如权利要求14所述的MOS晶体管的测试方法，其特征在于，所述获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线包括：

以X轴为所述可调距离、Y轴为所述MOS晶体管的源漏串联电阻建立二维坐标系；

根据所述可调距离的不同距离值及其对应的MOS晶体管的源漏串联电阻的电阻值在所述二维坐标系中作出离散点；

对所述离散点进行线性拟合，获得所述MOS晶体管的源漏串联电阻随所述可调距离变化的特性曲线。

16.一种MOS晶体管的测试方法，基于权利要求6所述的MOS晶体管的测试结构，其特征在于，包括：

施加源极电压至所述第一驱动电极，施加漏极电压至所述第二驱动电极，施加栅极电压至所述第三驱动电极；

测试所述第一感应电极的电位、所述第二感应电极的电位、所述第四感应电极的电位以及所述第五感应电极的电位以获得第一漏源电压和第二漏源电压，测试从所述第二驱动电极流向所述第一驱动电极的电流以获得漏极电流，其中，所述第一漏源电压等于所述第二感应电极的电位减所述第一感应电极的电位，所述第二漏源电压等于所述第五感应电极的电位减所述第四感应电极的电位；

根据所述MOS晶体管的源漏串联电阻等于所述第一漏源电压比上所述漏极电流获得所述MOS晶体管的源漏串联电阻；

根据所述MOS晶体管的源漏串联电阻、所述第一导电插塞的寄生电阻以及所述第三导电插塞的寄生电阻之和等于所述第二漏源电压比上所述漏极电流，获得所述第一导电插塞的寄生电阻和所述第三导电插塞的寄生电阻之和。