CN1679031A - 集成电路中提取筛选的互连线路的寄生电阻电容的方法与系统 - Google Patents

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Abstract

本发明揭示了一种提取寄生电阻及电容值以便仿真一集成电路的性能的方法(200)、系统(100)及计算机程序产品。可识别一集成电路中的一选定数目的互连线路(204)(相关互连线路)。可修整其中包含该集成电路中一列表的晶体管的网表，其方式为在该网表中选择相关互连线路的驱动端上的各沟道连接区域中的那些晶体管、以及相关互连线路的接收端上的那些晶体管(205，206)。可提取被连接到这些相关互连线路的各布局层的寄生电阻及电容值(208)。然后可使这些提取的寄生电阻及电容值与被连接到该修整的网表中的那些布局层的晶体管相关联(209)。通过以前文所述的方式提取寄生电阻及电容值，即可进行计算较不繁复的RC提取，因而可使用较少的内存及处理能力。

Description

集成电路中提取筛选的互连线路的寄生电阻电容的方法与系 统
技术领域
本发明涉及电子设计自动化领域，特别是涉及使用比先前技术更少的内存及处理能力来提取集成电路中所选择的互连线路(interconnection)的寄生电阻及电容的方法与系统。
背景技术
通常被称为电子设计自动化(Electronic Design Automation；简称EDA)的领域已经进展到可处理苛求的且复杂的半导体集成电路设计工作。EDA意指使用计算机来设计及仿真一般称为″芯片″的集成电路上的电子电路的性能。计算机非常适用于执行与设计程序相关联的工作，这是因为可将计算机编程以将大型且复杂的电路精简或分解为多个较简单的功能单元。
在已设计出半导体芯片的电路且在实体上已将该电路布局好之后，即可测试集成电路的作业，以便验证该芯片是否正确地工作。其中一项测试可测定芯片中与例如晶体管的电子装置的互连线路(亦即布线或网路)相关联的寄生效应特性。亦即，其中一项测试可测定布线寄生电阻及电容的特性，而这种方式在本文中被称为″电阻电容(RC)提取″(Resistance Capacitance extraction)。这些布线寄生效应由半导体制程所引起。测定布线寄生效应的特性是相当重要的，这是因为布线寄生效应会影响到芯片中的电子信号自一点传输到另一点的延迟，因而可能会影响到处理速度。信号路径中存在的电阻及/或电容可能使芯片中的信号耗用较长的时间才能自一点传输到另一点。此外，寄生效应可能影响到一般被称为″电子迁移″的一种现象。电子迁移意指使信号线中的金属随着使用时间而沿着电流的路径迁移的问题。最后在诸如数年等的一段时间之后，该电子迁移现象可能造成断路，使信号路径中的信号中断，因而造成芯片故障。可能造成电子迁移现象的高电流密度可能由一较大的电容负载所引起。
测定互连线路的寄生电阻及电容的特性的一种方法是假定互连线路中的每个金属层的单位长度的寄生电阻及电容是一固定值。然而，在互连线路单位长度中的实际寄生效应并不是固定的，而是随着金属线宽度、电介质厚度及其它制造及设计特性而变化。因此，该方法可能会产生不精确的结果，尤其对于包含多个复杂的互连线路层的互连线路更可能会产生不精确的结果。
一些EDA供货商已开发出用来执行RC提取的更精确的方法。例如，由AVANT！CORPORATION所供应的一般被称为STAR-R软件的一种软件工具利用一个四步骤的提取程序执行RC提取，以便计算电子信号的延迟。在第一步骤中，对设计中的每个互连线路执行一只有电容(C-only)的提取。在第二步骤中，对该设计中的每个互连线路执行一只有电阻(R-only)的提取。在第三步骤中，执行延迟计算，以便将只有电阻的延迟与只有电容的延迟比较。该延迟计算耗用了相当长的CPU时间。以将每个互连线路逐一比较的方式，如果只有电阻的延迟与只有电容的延迟间的差异超过某一误差准则，则识别该互连线路，以便进行详细的寄生RC提取。在第四步骤中，使用一分布式阻抗模型(distributedimpedance model)来解决窄金属间隔及其它深亚微米效应的复杂性，而对所识别的互连线路执行详细提取。虽然这些EDA供货商可能已开发出可更精确地执行RC提取的软件工具，但是这些软件工具需要对每个互连线路执行计算繁复的RC提取，因而需要大量的内存及处理能力。
因此，需要开发出一种可精确地仿真集成电路的性能的软件工具，这种软件工具是对一集成电路中的所选择的互连线路执行RC提取，而无须对每个互连线路执行计算繁复的RC提取，因而使用比先前技术较少的内存及处理能力。
发明内容
在一些实施例中，至少可部分地解决前文概述的这些问题，这些实施例识别集成电路中的一选择数目的互连线路(相关互连线路)，并修整其中包含集成电路中一表列的晶体管的网表(netlist)，其方式为在该网表中只选择相关互连线路的驱动端的各沟道连接区域中的那些晶体管、以及相关互连线路的接收端的那些晶体管。可提取连接到这些相关互连线路的各布局层(layout layer)的寄生电阻及电容值。然后可使这些提取的寄生电阻及电容值与连接到该修整的网表中的那些布局层的晶体管相关联。通过使用相关互连线路的驱动端的各沟道连接区域中的一修整的网表的晶体管及这些相关互连线路的接收端的晶体管，即可进行计算较不繁复的RC提取，因而可使用比先前技术较少的内存及处理能力。此外，通过使每个被提取的布局层的寄生电容及电阻值与该修整的网表中的每个晶体管相关联，即可对集成电路的性能进行精确的仿真。
在本发明的一实施例中，一种提取寄生电阻及电容值以便仿真一集成电路的性能的方法可包含下列步骤：识别一特定互连线路(相关互连线路)。然后可识别相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、以及相关互连线路的接收端的一个或多个晶体管。亦即，可识别连接到相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、以及连接到相关互连线路的接收端的一个或多个晶体管。
然后可自该集成电路的整体布局中提取连接到该相关互连线路的各布局层。亦即，可提取在电气上连接到这些相关互连线路的任何组成部分。可提取各个被提取的布局层的寄生电容及电阻值。可使各个被提取的布局层的这些被提取的寄生电容及电阻值与所识别的相关互连线路的驱动端及接收端的这些所识别的一个或多个晶体管相关联。
前文已相当广泛地概述了本发明的一个或多个实施例的特征及技术优点，以助于了解下文中对本发明的详细说明。下文中将说明构成本发明权利要求的主题的本发明额外的特征及优点。
附图说明
结合下列附图参阅下文中的详细说明，将更容易了解本发明，这些附图有：
图1是根据本发明配置的计算机系统；
图2是一种根据本发明而提取寄生电阻及电容值以便执行延迟分析的方法的流程图；以及
图3是一种根据本发明而提取寄生电阻及电容值以便执行电子迁移分析的方法的流程图。
具体实施方式
请注意，纵然下文中将说明提取寄生电阻及电容值以执行一延迟及一电子迁移分析，但是可将下文中概述的本发明的原理应用于诸如电源线网电压降分析、时钟网络分析、耦合分析等的其它类型的分析。又请注意，对此项技术具有一般知识者可将本发明的原理应用于这些类型的分析。又请注意，执行此类分析的实施例将仍系在本发明的范围内。又请注意，为了易于阅读，可将寄生电容或寄生电阻分别简单地称为″电容″或″电阻″。
图1-计算机系统的硬件配置
图1标出诸如工作站等的计算机系统100的典型硬件配置，代表了用来实施本发明的一硬件环境。计算机系统100可有一处理器110，且由系统总线112将该处理器110连接到各种其它的组件。一操作系统140可在处理器110上执行，并控制及协调图1所示的各种组件的功能。根据本发明原理的一应用程序150可配合操作系统140而执行，并提供向操作系统140的呼叫，其中这些呼叫执行要由应用程序150执行的各种功能或服务。应用程序150可包括诸如一种以参照图2所述提取寄生电阻及电容值以便分析延迟的程序、以及一种以参照图3所述提取寄生电阻及电容值以便分析电子迁移的程序。只读存储器(ROM)116可被连接到系统总线112，并包含一用来控制计算机系统100的某些基本功能的基本输入/输出系统(BIOS)。也可将随机存取存储器(RAM)114及磁盘适配器118连接到系统总线112。请注意，可将包括操作系统140及应用程序150的软件组件加载到随机存取存储器114中，而随机存取存储器114可以是计算机系统100的用来执行的主存储器。磁盘适配器118可以是与诸如磁盘驱动器等的磁盘单元120互通信息的一小型计算机系统接口(SCSI)适配器。请注意，以参照图2所述提取寄生电阻及电容值以便分析延迟的本发明的程序可存放在磁盘单元120或应用程序150中。又请注意，以参照图3所述提取寄生电阻及电容值以便分析电子迁移的本发明的程序可存放在磁盘单元120或应用程序150中。
请参阅图1，计算机系统100可进一步包含一连接到系统总线112的通信适配器134。通信适配器134可将系统总线112连接到诸如局域网(LAN)或广域网(WAN)等的外部网络，使计算机系统100能够与其它这类系统通信。也可将各输入/输出(I/O)装置通过用户接口适配器122及显示适配器136而连接到系统总线112。可将键盘124、鼠标126及扬声器130通过用户接口适配器122连接到系统总线112。可通过任一个此类装置将事件数据输入到计算机系统100。显示监视器138可通过显示适配器136连接到系统总线112。在这种方式下，用户可通过键盘124或鼠标126向计算机系统100输入，并可通过显示器138而从计算机系统100接收输出。
本发明的实施例包括形式为其程序被设计成执行本发明所述的一种或多种方法的计算机系统以及形式为一计算机程序产品的实施例。根据计算机系统实施例，用来执行这些一种或多种方法的指令集存放在如上文所述而配置的一个或多个计算机系统的随机存取存储器114中。在计算机系统100需要用到之前，可将指令集以计算机程序产品形式储存在另一计算机存储器中，例如，磁盘单元120，(其可包括诸如最后将用于磁盘单元120的光盘或软盘等的可移除式存储器)。此外，还可将该计算机程序产品储存在另一计算机中，且在需要时由一网络或诸如互联网等的外部网络将该计算机程序产品传送到用户的工作站。本领域技术人员应当了解，这些指令集的实体储存会在物理上改变用来储存这些指令集的介质，从而在该介质上载有计算机可读取的信息。该改变可以是电气、磁性、化学或一些其它的物理改变。
图2-提取寄生电阻及电容值以便分析延迟的方法
图2是本发明一种提取寄生电阻及电容值来仿真一集成电路的性能以便分析延迟的方法200的一具体实施例的流程图。如″背景技术″一节中所述，虽然一些电子设计自动化(EDA)供货商可能已开发出可比先前的方法更精确地执行电阻电容(RC)提取的软件工具，但是这些软件工具需要对集成电路中的每个互连线路执行计算繁复的RC提取，因而需要大量的内存及处理能力。因此，需要开发出一种可精确地仿真集成电路的性能的软件工具，这种软件工具对集成电路中的所选择的互连线路执行RC提取，而无须对每个互连线路执行计算繁复的RC提取，因而使用比先前技术较少的内存及处理能力。方法200是一种可精确地仿真集成电路的性能的方法，且该方法无须对该集成电路中的每个互连线路执行计算繁复的RC提取，因而使用比先前技术较少的内存及处理能力。请注意，图2标出诸如延迟分析等的一种类型的分析，在执行下文所述的RC提取时，可对集成电路执行该延迟分析。请注意，在执行下文所述的RC提取时，可对集成电路执行诸如电源线网电压降分析(power grid voltage drop analysis)或耦合分析等的其它类型的分析，且本领域技术人员应当了解这些类型的分析。又请注意，执行此类分析的实施例也在本发明的范围内。
请配合图1而参阅图2，在步骤201中，可提取一集成电路中的每个互连线路(亦即网路)的寄生电容。亦即，可使用诸如益华电脑(Candace Design System，Inc.的地址为2655 Seely Avenue，SanJose，CA 95134)制造的″Vampire″等的软件工具来量测每个互连线路的寄生电容。互连线路意指一集成电路中的诸如各晶体管等各电子装置之间的接线或网路(net)。
在步骤202中，可计算该集成电路中的每个互连线路的最大电阻的估计值。在一实施例中，可使用下列的方程式来计算互连线路的最大电阻的估计值：
Rest＝(intCap*metalRes)/(minMetalCap*minWireWidth)  (EQ2)
其中Rest是互连线路的估计的最大电阻；其中intCap是步骤201中得到的所提取的互连线路寄生电容；其中metalRes是互连线路的一估计电阻系数；其中minMetalCap是互连线路的估计最小电容；且其中minWireWidth是互连线路的估计最小宽度。可从由制程接收的电阻系数、电容及互连线路宽度值得到这些估计的电阻系数、最小电容及互连线路最小宽度。
在步骤203中，可使用下列的方程式来计算集成电路中的每个互连线路的估计延迟：
Delayest＝.5*Rest*intCap+Rest*Cgate    (EQ2)
其中Delayest是电子信号自互连线路中的某一点至另一点的估计延迟；且其中Cgate是连接到互连线路的每个晶体管的每个栅极的估计总电容。可自制程中取得连接到互连线路的每个晶体管的每个栅极的估计总电容。
在本发明的另一实施例中，可用如下文所述的方式计算互连线路的估计电容及估计电阻，而决定一电子信号自该互连线路中的某一点至另一点的估计延迟。
可利用下列方程式来估计一互连线路的电容：
Capest＝(maxDist*maxMetalCap)            (EQ3)
其中Capest是该互连线路的估计电容；其中maxDist是该互连线路的最大距离估计值；且其中maxMetalCap是该互连线路的估计最大电容。可自布局取得估计最大距离，且可自制程取得该互连线路的最大电容。
可利用下列方程式来估计一互连线路的电阻：
Rest＝(maxDist*metalRes)/minWireWidth    (EQ4)
其中Rest是该互连线路的估计电阻；其中metalRes是该互连线路的一估计电阻系数；且其中minWireWidth是该互连线路的一估计最小宽度。
使用EQ3及EQ4的结果时，可使用下列的方程式来计算一电子信号自互连线路中的某一点至另一点的估计延迟：
Delayest＝.5*Rest*Capest+Rest*Cgate      (EQ5)
其中Delayest是一电子信号自互连线路中的某一点至另一点的估计延迟；且其中Cgate是连接到互连线路的每个晶体管的每个栅极的估计总电容。
在步骤204中，可识别各相关互连线路。在一实施例中，如果步骤203中计算出的电子信号自互连线路中的某一点至另一点的估计延迟超过一预先选择的临界值，则可识别出相关互连线路。
在步骤205中，可识别这些相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、以及这些相关互连线路的接收端的一个或多个晶体管。亦即，可识别连接到这些相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、以及连接到这些相关互连线路的接收端的一个或多个晶体管。互连线路的驱动端意指电子信号自一驱动器发出的互连线路端。互连线路的接收端意指电子信号引出而将为一接收器所接收的互连线路端。沟道连接区域意指在相关互连线路与电源及接地线之间连接的一系列晶体管。
在步骤206中，可通过在其中包含集成电路中的所有晶体管列表的一网表中选择在步骤205中识别出的晶体管修整该网表，以产生一份数目较少的晶体管列表。通过修整该网表以产生一份数目较少的晶体管列表，而可用下文所详述的方式执行计算较不繁复的RC提取，因而使用了比先前技术更少的内存及处理能力。此外，通过选择这些相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、及这些相关互连线路的接收端的一个或多个晶体管，即可如下文所详述的方式精确地仿真集成电路的性能。
在步骤207中，可自集成电路的整体布局提取连接到这些相关互连线路的各布局层。亦即，可提取在电气上连接到这些相关互连线路的任何组成部分。例如，可提取连接到这些相关互连线路的通孔。在另一个例子中，可提取这些相关互连线路的金属接点。可使用诸如Vampire等各种市场上供应的软件工具来提取连接到这些相关互连线路的布局层。在本发明的一实施例中，在提取连接到这些相关互连线路的布局层时，可得到连接到所提取的这些布局层的晶体管的坐标。这些坐标可指示这些晶体管在集成电路的整体布局中的位置。如将在下文中说明的，可利用这些坐标使每个被提取的布局层的寄生电容及电阻值与修整的网表中的各特定晶体管相关联。
在步骤208中，可提取每个被提取的布局层的寄生电容及电阻值。可利用诸如Vampire等市场上供应的软件工具来提取(亦即量测)每个被提取的布局层的寄生电容及电阻。
在步骤209中，可使每个被提取的布局层的被提取的寄生电容及电阻值与修整的网表中的各特定晶体管相关联。如前文所述，在步骤207中，可得到连接到这些被提取的布局层的各晶体管的坐标。通过这些坐标，可使每个被提取的布局层的这些被提取的寄生电容及电阻值与连接到修整的网表中那些被提取的布局层的每个晶体管相关联。
通过使用由这些相关互连线路的驱动端的各沟道连接区域中的各晶体管及这些相关互连线路的接收端的各晶体管构成的修整的网表，即可以将在下文所详述的方式执行计算较不繁复的RC提取，因而使用比先前技术更少的内存及处理能力。此外，通过使每个被提取的布局层的寄生电容及电阻值与修整的网表中的每个晶体管相关联，即可对集成电路的性能执行精确的仿真。
在步骤210中，可执行一分析。例如，可执行与集成电路中的电子信号的延迟有关的分析。请注意，使用所提取的寄生电容及电阻值来决定一集成电路中的电子信号的延迟是本领域所公知的技术，因而为了顾及说明书的简洁，将不详细说明上述的过程。请注意，可使用前文所述的本发明的原理来执行诸如电源线网电压降分析、时钟网络分析、耦合分析、电子迁移分析等的其它分析。例如将在下文中参照图3进一步所说明的，可使用前文所述的本发明的原理来仿真集成电路的性能，以便测试电子迁移。
请注意，可按照与所提供的不同的顺序来执行方法200，且图2的说明中所提供的该顺序仅为举例说明。又请注意，可采用几乎同时的方式执行图2中的某些步骤。
图3-提取寄生电阻及电容值以便分析电子迁移的方法
图3是本发明一种提取寄生电阻及电容值来仿真集成电路的性能以便分析电子迁移的方法300的一具体实施例的流程图。
请配合图1来参阅图3，在步骤301中，可计算流经集成电路中的每个互连线路的估计平均或均方根(rms)电流。在一实施例中，可使用下列方程式来计算流经一互连线路的平均电流：
Iave＝crossMult*maxCap*Vdd*frequency*toggle      (EQ6)
其中Iave是流经该互连线路的估计平均电流；其中crossMult是交叉电流(交叉电流可意指自电源经过该互连线路而直接流到接地点的电流)的换算值；其中maxCap是该互连线路的估计最大电容；其中Vdd是电源供应电压；其中frequency是与该互连线路相关联的时钟的频率；且其中toggle是根据一信号的切换活动而由用户界定的一值，例如1用于时钟及动态门，且.5用于数据信号，这是因为数据信号的切换速率是时钟及动态门的切换速率的一半。
在本发明的一实施例中，可利用下列的方程式来计算流经一互连线路的rms电流：
Irms＝square root(4/3)*maxCap*crossMult*vdd*squareroot(1/(frequency*toggleO)*square root(trf)           (EQ 7)
其中Irms是流经该互连线路的电流的均方根值；且其中trf是诸如时钟信号等的信号的上升时间。
在步骤302中，可识别各相关互连线路。在一实施例中，如果在步骤301中计算出的估计平均电流或估计rms电流超过一预先选择的临界值，则可识别各相关互连线路。
在步骤303中，可识别这些相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、以及这些相关互连线路的接收端的一个或多个晶体管。亦即，可识别连接到这些相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、以及连接到这些相关互连线路的接收端的一个或多个晶体管。互连线路的驱动端意指电子信号自一驱动器发出的互连线路端。互连线路的接收端意指电子信号引出而将为一接收器所接收的互连线路端。沟道连接区域意指在相关互连线路与电源及接地线之间连接的一系列晶体管。
在步骤304中，可通过在其中包含集成电路中的所有晶体管列表的一网表中选择在步骤303中识别出的晶体管修整该网表，以产生一份数目较少的晶体管列表。通过修整该网表以产生一份数目较少的晶体管列表，而可用下文所详述的方式执行计算较不繁复的RC提取，因而使用了比先前技术更少的内存及处理能力。此外，通过选择这些相关互连线路的驱动端的一个或多个沟道连接区域中的一个或多个晶体管、及这些相关互连线路的接收端的一个或多个晶体管，即可如下文所详述的方式精确地仿真集成电路的性能。
在步骤305中，可自集成电路的整体布局提取连接到这些相关互连线路的各布局层。亦即，可提取在电气上连接到这些相关互连线路的任何组成部分。例如，可提取连接到这些相关互连线路的通孔。在另一个例子中，可提取这些相关互连线路的金属接点。可使用诸如Vampire等各种市场上供应的软件工具来提取被连接到这些相关互连线路的布局层。在本发明的一实施例中，在提取被连接到这些相关互连线路的布局层时，可得到连接到所提取的这些布局层的晶体管的坐标。这些坐标可指示这些晶体管在集成电路的整体布局中的位置。如将在下文中说明的，可利用这些坐标使每个被提取的布局层的寄生电容及电阻值与修整的网表中的各特定晶体管相关联。
在步骤306中，可提取每个所提取的布局层的寄生电容及电阻值。可利用诸如Vampire等的市场上供应的软件工具来提取(亦即量测)每个所提取的布局层的寄生电容及电阻。
在步骤307中，可使每个被提取的布局层的被提取的寄生电容及电阻值与修整的网表中的各特定晶体管相关联。如前文所述，在步骤305中，可得到连接到这些被提取的布局层的各晶体管的坐标。通过这些坐标，可使每个被提取的布局层的这些被提取的寄生电容及电阻值与连接到修整的网表中的那些被提取的布局层的每个晶体管相关联。
通过使用由这些相关互连线路的驱动端的各沟道连接区域中的各晶体管及这些相关互连线路的接收端的各晶体管构成的修整的网表，即可采用将在下文所详述的方式执行计算较不繁复的RC提取，因而使用比先前技术更少的内存及处理能力。此外，通过使每个被提取的布局层的寄生电容及电阻值与修整的网表中的每个晶体管相关联，即可对集成电路的性能执行精确的仿真。
在步骤308中，可执行一分析。例如，可利用方法300测试一集成电路中的电子迁移。请注意，使用所提取的寄生电容及电阻值来测试一集成电路中的电子迁移是本领域公知的技术，因而为了顾及说明书的简洁，将不详细说明上述的过程。
请注意，可按照与所提供的不同的顺序来执行方法300，且图3的说明中所提供的该顺序仅为举例说明。又请注意，可采用几乎同时的方式执行图3中的某些步骤。
虽然已参照多个实施例而说明了本系统、计算机程序产品、及方法，但是并非将本发明限制在本说明书所述及的特定形式；相反地，本发明将涵盖可以被合理地包含在权利要求所界定的本发明的精神及范围内的此类替代、修改及等效物。请注意，只是为了组织的目的而使用了一些标题，且这些标题的用意并非在于限制说明书或权利要求的范围。
产业利用性
电子设计自动化供应商已开发出较先前方法更能精确执行RC提取的工具，但是这些软件工具需要对每个互连线路执行计算繁复的RC提取，因而需要大量的内存及处理能力。因此，需要开发出一种可精确地仿真集成电路的性能的软件工具，这种软件工具对一集成电路中的所选择的互连线路执行RC提取，而无须对每个互连线路执行计算繁复的RC提取，因而使用比先前技术更少的内存及处理能力。

Claims (10)

1.一种提取寄生电阻及电容值以仿真一集成电路的性能的方法，该方法包含下列步骤：
识别一集成电路中的一互连线路(204)；
识别该被识别的互连线路的一驱动端上的一个或多个沟道连接区域中的一个或多个晶体管(205)；
识别该被识别的互连线路的一接收端上的一个或多个晶体管(205)；
该集成电路的一整体布局提取被连接到该被识别的互连线路的各布局层(207)；
提取每个这些被提取的布局层的寄生电阻及电容值(208)；以及
使每个这些被提取的布局层的这些被提取的电阻及电容值与该被识别的互连线路的该驱动端上的及该接收端上的这些被识别的一个或多个晶体管相关联(209)。
2.一种在一机器可读介质上实施的计算机程序产品，用于提取寄生电阻及电容值，以便仿真一集成电路的性能，该计算机程序产品包含下列程序步骤：
识别一集成电路中的一互连线路(204)；
识别该被识别的互连线路的一驱动端上的一个或多个沟道连接区域中的一个或多个晶体管(205)；
识别该被识别的互连线路的一接收端上的一个或多个晶体管(205)；
自该集成电路的一整体布局提取被连接到该被识别的互连线路的各布局层(207)；
提取每个这些被提取的布局层的寄生电阻及电容值(208)；以及
使每个这些被提取的布局层的这些被提取的电阻及电容值与该被识别的该互连线路的该驱动端上的及该接收端上的这些被识别的一个或多个晶体管相关联(209)。
3.一种系统，包含：
一内存单元(114)，该内存单元可操作用于储存一计算机程序，用以提取寄生电阻及电容值，以便仿真一集成电路的性能；以及
一处理器(110)，其连接到该内存单元(114)，其中该处理器响应该计算机程序而包含：
可操作用于识别该集成电路中的一互连线路(204)的电路；
可操作用于识别该被识别的互连线路的一驱动端上的一个或多个沟道连接区域中的一个或多个晶体管(205)的电路；
可操作用于识别该被识别的互连线路的一接收端上的一个或多个晶体管(205)的电路；
可操作用于自该集成电路的一整体布局提取连接到该被识别的互连线路的各布局层(207)的电路；
可操作用于提取每个这些被提取的布局层的寄生电阻及电容值(208)的电路；以及
可操作用于使每个这些被提取的布局层的这些被提取的电阻及电容值与该被识别的互连线路的该驱动端上的及该接收端上的这些被识别的一个或多个晶体管相关联(209)的电路。
4.如权利要求1、2或3所述的方法、计算机程序产品或系统，其中所述互连线路根据估计的延迟超过一临界值而识别。
5.如权利要求4所述的方法或计算机程序产品，其中根据该估计的延迟而识别该集成电路中的该互连线路的该步骤包含下列步骤：
提取该集成电路中的该互连线路的一寄生电容；
计算该集成电路中的该互连线路的一最大电阻的估计值；以及
利用该提取的寄生电容及该估计的最大电阻来计算一估计的延迟。
6.如权利要求5所述的方法或计算机程序产品，其中该最大电阻的该估计值等于下列方程式：
Rest＝(intCap*metalRes)/(minMetalCap*minWireWidth)
其中Rest是该最大电阻的该估计值；
其中intCap是该被提取的寄生电容；
其中metalRes是该被识别的互连线路的一估计电阻系数；
其中minMetalCap是该被识别的互连线路的一估计最小电容；以及
其中minWireWidth是该被识别的互连线路的一估计最小宽度。
7.如权利要求6所述的方法或计算机程序产品，其中该估计的延迟等于下列方程式：
Delayest＝.5*Rest*intCap+Rest*Cgate
其中Delayest是该估计的延迟；以及
其中Cgate是连接到该被识别的互连线路的每个晶体管的每个栅极的一估计总电容。
8.如权利要求1或2所述的方法或计算机程序产品，其中该互连线路根据流经该互连线路的一估计电流超过一临界值而识别。
9.如权利要求1或2所述的方法或计算机程序产品，进一步包含下列步骤：
自该集成电路中的晶体管的一网表选择该被识别的互连线路的该驱动端上的及该接收端上的这些被识别的一个或多个晶体管，以便产生一修整的网表。
10.如权利要求1或2所述的方法或计算机程序产品，进一步包含下列步骤：
执行一分析，以便测试下面至少一项或更多项：延迟及电子迁移。
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