KR20050039863A - 집적회로에서 여파된 상호접속에 대한 배선 기생 추출 - Google Patents

집적회로에서 여파된 상호접속에 대한 배선 기생 추출 Download PDF

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Abstract

집적회로의 성능을 시뮬레이션하기 위하여 성능값을 시뮬레이션하기 하도록 기생 저항 및 커패시턴스 값을 추출하기 위한 방법(200), 시스템(100), 및 컴퓨터 프로그램 제품이 제공된다. 집적회로에서 선택된 수의 상호접속("관심있는 상호접속")은 식별될 수 있다(204). 집적회로의 트랜지스터 리스트를 포함하는 네트리스트는 관심있는 상호접속의 구동측 상의 채널 접속 영역에 있는 네트리스트의 트랜지스터, 및 관심있는 상호접속의 수신측 상의 트랜지스터를 선택함으로써 잘라진다(205,206). 관심있는 상호접속에 접속된 레이아웃 층에 대한 기생 저항 및 커패시턴스 값은 추출될 수 있다(208). 이 추출된 기생 저항 및 커패시턴스 값은 잘라낸 네트리스트의 레이아웃 층에 접속된 트랜지스터와 관련될 수 있다(209). 상술한 바와같이 기생 저항 및 커패시턴스를 추출함으로써, 보다 적은 연산-집중 RC 추출이 이루어질 수 있으며, 이에 따라 보다 작은 메모리 및 처리 전력을 사용할 수 있다.

Description

집적회로에서 여파된 상호접속에 대한 배선 기생 추출{EXTRACTING WIRING PARASITICS FOR FILTERED INTERCONNECTIONS IN AN INTERGRATED CIRCUIT}
본 발명은 전자 설계 자동화 분야에 관한 것으로, 특히 종래 기술보다 작은 메모리 및 처리 전력을 사용하여 집적회로에서 선택된 상호접속의 기생 저항 및 커패시턴스를 추출하는 것에 관한 것이다.
일반적으로 "전자 설계 자동화(EDA)"를 의미하는 분야는 반도체 집적회로 설계의 수요 및 복잡한 태스크를 처리하도록 발전되었다. EDA는 일반적으로 "칩"으로서 언급되는 집적회로 상에서 컴퓨터를 사용하여 전자회로 성능을 설계하고 시뮬레이션하는 것을 의미한다. 컴퓨터는 이상적으로 설계 과정과 관련된 태스크를 수행하는데 적합할 수 있는데, 이는 컴퓨터는 크고 복잡한 회로를 다수의 단순한 기능으로 감소시키거나 분해하도록 프로그래밍될 수 있기 때문이다.
반도체 칩용 회로가 설계되고 물리적으로 레이아웃된 이후에, 집적회로의 동작은 칩이 적절하게 작동하는지를 검증하기 위해 테스트될 수 있다. 이 테스트들 중 하나는 칩의 예를 들어, 트랜지스터인 전자 디바이스들 사이에서 상호접속(즉, 배선 또는 네트)과 관련된 기생 효과를 특징짓는 것일 수 있다. 즉, 테스트들 중 하나는 본원에서 "저항 커패시턴스 (RC) 추출"로서 언급되는 배선 저항 및 커패시턴스 기생을 특징지을 수 있다. 이 배선 기생 효과는 반도체 제조 공정으로부터 발생한다. 배선 기생을 특징짓는 것은 중요하며, 이는 배선 기생들이 칩의 한 지점에서 다른 지점으로의 전자 신호의 지연에 영향을 주며, 이에 따라 처리 속도에 영향을 주기 때문이다. 신호 경로상에 놓여진 저항 그리고/또는 커패시턴스에 의해, 신호가 칩의 한 지점에서 다른 지점으로 전파되는데 긴 시간이 걸릴 수 있다. 더욱이, 기생 효과는 일반적으로 "일렉트로마이그레이션(electromigration)"으로 언급되는 것에 영향을 줄 수 있다. 일렉트로마이그레이션은 신호 라인의 금속이 시간이 지남에 따라 전류 경로를 따라 이동되는 문제점에 관한 것이다. 결국 시간 주기(예를 들어, 수 년)에 대해, 이 일렉트로마이그레이션은 개방 회로를 야기하며, 이에 따라 신호는 신호 경로에서 간섭되며 칩의 고장을 가져올 수 있다. 일렉트로마이그레이션을 야기하는 고 전류 밀도는 큰 커패시턴스 부하로부터 발생될 수 있다.
상호접속의 기생 커패시턴스 및 저항을 특징짓는 일 방법은 상호접속의 각 금속층에 대한 기생 저항 및 커패시턴스를 단위 길이당 일정한 값으로 가정하는 것이다. 그러나, 상호접속의 길이에서 실제 기생 효과는 단위 길이당 일정하기보다는 금속 라인 폭, 절연 두께, 및 다른 제조 및 설계 특성과 함께 변한다. 따라서, 이 방법은 특히 다중의 복잡한 상호접속 층을 포함하는 상호접속에 대해 부정확한 결과를 가져올 수 있다.
RC 추출을 수행하는 더욱 정밀한 방법은 EDA 벤더에 의해 개발되었다. 예컨대, 일반적으로 AVANT! 코포레이션의 STAR-R 소프트웨어로서 언급되는 일 소프트웨어 툴은 4단계 추출 과정을 사용하여 전자 신호의 지연을 계산하기 위해 RC 추출을 수행한다. 우선, 단지 커패시턴스만의 추출(C-only)은 설계의 모든 상호접속에서 수행된다. 둘째로, 저항만의 추출(R-only)은 설계의 모든 상호접속에서 추출된다. 세째로, 지연 계산은 R-only 지연은 C-only 지연에 비교하기 위해 수행된다. 지연 계산은 상당한 량의 CPU 시간을 소모한다. 상호접속 기반에 의한 상호접속상에서, 만일 R-only 지연과 C-only 지연 사이의 차이가 일정 에러 조건을 초과한다면, 상호접속은 세부적인 기생 RC 추출을 위해 식별된다. 네째로, 세부적인 추출은 좁은 금속 공간의 복잡성 및 다른 깊은 서브미크론 효과에 대처하기 위해 분포된 임피던스 모델을 사용하여 식별된 상호접속상에서 수행된다. EDA 벤더가 더욱 정확하게 RC 추출을 수행하는 툴을 개발하였지만은, 이 툴은 각 상호접속에 대한 연산-집중 RC 추출을 요구하며, 이에 따라 상당한 량의 메모리 및 처리 전력을 요구한다.
따라서, 집적회로의 선택된 상호접속 상에서 RC 추출을 수행하고 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용함으로써 정확하게 집적회로의 성능을 시뮬레이션하면서도 상호접속에 대한 연산-집중 RC 추출을 회피하는 툴을 개발하는 것이 바람직하다.
도 1은 본 발명에 따른 컴퓨터 시스템을 도시한다.
도 2는 본 발명에 따른 지연 분석을 수행하기위한 기생 저항 및 커패시턴스 값을 추출하는 방법의 플로우챠트이다.
도 3은 본 발명에 따른 일렉트로마이그레이션 분석을 수행하기위한 기생 저항 및 커패시턴스 값을 추출하는 방법의 플로우챠트이다.
상기 개괄된 문제점은 일부 실시예에서 집적회로의 선택된 수의 상호접속("관심있는 상호접속")을 식별하고, 단지 관심있는 상호접속의 구동측 상의 채널 접속 영역에 있는 네트리스트(netlist)의 트랜지스터 및 관심있는 상호접속의 수신측 상의 트랜지스터를 선택함으로써 집적회로의 트랜지스터 리스트를 포함하는 네트리스트를 잘라냄으로써 적어도 부분적으로 해결될 수 있다. 관심있는 상호접속에 접속된 레이아웃 층에 대한 기생 저항 및 커패시턴스 값은 추출될 수 있다. 이 추출된 기생 저항 및 커패시턴스 값은 이후에 잘라낸 네트리스트의 레이아웃 층에 접속된 트랜지스터와 관련될 수 있다. 관심있는 상호접속의 구동측상의 채널 접속 영역의 트랜지스터 및 관심있는 상호접속의 수신측상의 트랜지스터의 잘라낸 네트리스트를 사용함으로써, 보다 적은 연산-집중 RC 추출이 이루어질 수 있으며 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용하게 된다. 더욱이, 추출된 레이아웃 층 각각의 기생 커패시턴스 및 저항 값을 잘라낸 네트리스트의 트랜지스터 각각에 관련시킴으로써, 집적회로 성능의 정확한 시뮬레이션이 이루어질 수 있다.
본 발명의 일 실시예에서, 집적회로의 성능을 시뮬레이션하기 위해 기생 저항 및 커패시턴스 값을 추출하는 방법은 특정 상호접속("관심있는 상호접속")을 식별하는 단계를 포함할 수 있다. 관심있는 상호접속의 구동측상에서 채널 접속 영역의 트랜지스터 및 관심있는 상호접속의 수신측 상의 트랜지스터는 이후에 식별될 수 있다. 즉, 관심있는 상호접속의 구동측에 접속된 채널 접속 영역의 트랜지스터 및 관심있는 상호접속의 수신측에 접속된 트랜지스터는 식별될 수 있다.
관심있는 상호접속에 접속된 레이아웃 층은 이후에 집적회로의 전체 레이아웃으로부터 추출된다. 즉, 관심있는 상호접속에 전기적으로 접속된 어떠한 것도 추출될 수 있다. 추출된 레이아웃 층 각각에 대한 기생 커패시턴스 및 저항 값은 관심있는, 식별된 상호접속의 구동측 및 수신측상의 식별된 트랜지스터와 관련될 수 있다.
상술한 사항은 이하의 본 발명의 상세한 설명이 잘 이해되도록 하나 이상의 본 발명의 실시예의 특징 및 기술적 이점을 보다 넓게 개괄하였다. 본 발명의 청구범위의 주제를 형성하는 본 발명의 부가적인 특징 및 이점은 하기에서 설명될 것이다.
하기의 상세한 설명이 하기의 도면과 연관되어 고려될 때에, 본 발명은 더 잘 이해될 수 있다.
비록 하기에서 지연 및 일렉트로마이그레이션 분석을 수행하는 기생 저항 및 커패시턴스 값의 추출을 논의하지만은, 하기에서 개괄된 바와같이 본 발명의 원리는 예를 들어, 파워 그리드 전압 강하 분석, 클록 네트워크 분석, 결합 분석인 다른 종류의 분석에 적용될 수 있음을 주목하자. 기술 분야의 당업자는 본 발명의 원리를 이런 종류의 분석에 적용할 수 있음을 더 주목하자. 이 분석을 수행하는 실시예는 본 발명의 범주내에 있는 것을 더 주목하자. 기생 커패시턴스 및 기생 저항은 읽기의 편리를 위해 단순히 "커패시턴스" 또는 "저항"으로서 언급될 수 있다.
도 1 - 컴퓨터 시스템의 하드웨어 구성
도 1은 본 발명을 실시하는 하드웨어 구성을 나타내는 예를 들어, 워크스테이션인 컴퓨터 시스템(100)의 전형적인 하드웨어 구성을 도시한다. 컴퓨터 시스템(100)은 시스템 버스(112)에 의해 다양한 다른 요소에 연결된 처리기(110)를 가질 수 있다. 운영 체제(140)는 처리기(110)상에서 실행되며, 제어를 제공하며, 도 1의 다양한 요소의 기능을 조정할 수 있다. 본 발명의 원리에 따른 애플리케이션(150)은 운영 체제(140)와 연관되어 실행되며, 호출이 애플리케이션(150)에 의해 수행될 다양한 기능 또는 서비스를 구현하는 운영 체제(140)에 호출을 제공할 수 있다. 애플리케이션(150)은 예를 들어, 도 2와 연관되어 논의될 바와같이 지연을 분석하기 위한 기생 저항 및 커패시턴스 값을 추출하는 프로그램, 도 3과 연관되어 논의될 바와같이 일렉트로마이그레이션을 분석하기 위한 기생 저항 및 커패시턴스 값을 추출하는 프로그램을 포함할 수 있다. 읽기-전용 메모리(ROM)(116)은 시스템 버스(112)에 연결되며, 컴퓨터 시스템(100)의 일정한 기초 기능을 제어하는 기본 입/출력 시스템("BIOS")을 포함할 수 있다. 랜덤 액세스 메모리(RAM)(114) 및 디스크 어댑터(118)는 또한 시스템 버스(112)에 연결될 수 있다. 운영 체제(140) 및 애플리케이션(150)을 포함하는 소프트웨어 요소가 실행을 위해 컴퓨터 시스템(100)의 메인 메모리가 될 수 있는 RAM(114)으로 로딩될 수 있음을 주목해야 한다. 디스크 어댑터(118)는 예를 들어, 디스크 드라이브인 디스크 유닛(120)과 통신하는 소형 컴퓨터 시스템 인터페이스("SCSI") 어댑터가 될 수 있다. 도 2와 연관되어 논의된 바와같이 지연을 분석하기위한 기생 저항 및 커패시턴스 값을 추출하는 본 발명의 프로그램은 디스크 유닛(120) 또는 애플리케이션(150)내에 있을 수 있다. 도 3과 연관되어 논의된 바와같이 일렉트로마이그레이션을 분석하기위한 기생 저항 및 커패시턴스 값을 추출하는 본 발명의 프로그램은 디스크 유닛(120) 또는 애플리케이션(150)내에 있을 수 있다.
도 1을 참조하면, 컴퓨터 시스템(100)은 버스(112)에 연결된 통신 어댑터(134)를 더 포함할 수 있다. 통신 어댑터(134)는 예를 들어, 근거리망(LAN), 광역망(WAN)인 외부 네트워크와 버스(112)를 상호접속하며, 이는 컴퓨터 시스템(100)이 이런 다른 시스템과 통신하도록 한다. 입/출력(I/O) 디바이스는 또한 사용자 인터페이스 어댑터(122) 및 디스플레이 어댑터(136)를 통해 시스템 버스(112)에 접속될 수 있다. 키보드(124), 마우스(126) 및 스피커(130) 모두는 사용자 인터페이스 어댑터(122)를 통해 버스(112)에 상호접속될 수 있다. 이벤트 데이터는 이들 모든 디바이스를 통해 컴퓨터 시스템(100)에 입력될 수 있다. 디스플레이 모니터(138)는 디스플레이 어댑터(136)에 의해 시스템 버스(112)에 접속될 수 있다. 이런 방식으로, 사용자는 키보드(124) 또는 마우스(126)를 통해 컴퓨터 시스템(100)에 입력하고, 디스플레이(138)를 통해 컴퓨터 시스템(100)으로부터 출력을 수신할 수 있다.
본 발명의 구현은 본원에서 설명된 방법 또는 방법들을 실행하기 위해 프로그래밍된 컴퓨터 시스템으로서, 및 컴퓨터 프로그램 제품으로서의 구현을 포함한다. 컴퓨터 시스템 구현에 따르면, 방법 또는 방법들을 실행하기 위한 명령 세트는 상술된 바와같이 일반적으로 구성된 하나 이상의 컴퓨터 시스템의 랜덤 액세스 메모리(114) 내에 있다. 컴퓨터 시스템(100)에 의해 요구되기 까지, 명령 세트는 (디스크 드라이브(120)에 최종적인 사용을 위한 광 디스크 또는 플로피 디스크와 같은 제거가능한 메모리를 포함할 수 있는) 예를 들어, 디스크 드라이브인 다른 컴퓨터 메모리의 컴퓨터 프로그램 제품으로서 저장될 수 있다. 더욱이, 컴퓨터 프로그램 제품은 또한 다른 컴퓨터에 저장되어, 바람직할 때에 네트워크 또는 인터넷과 같은 외부 네트워크에 의해 사용자의 워크스테이션으로 전송될 수 있다. 기술분야의 당업자는 명령 세트의 물리적 저장소가 저장된 매체를 물리적으로 변경시켜, 이에 따라 매체는 컴퓨터 판독가능한 정보를 수반하게 됨을 알 것이다. 이 변경은 전기적, 자기적, 또는 어떤 다른 물리적 변경이 될 수 있다.
도 2 - 지연 분석을 위한 기생 저항 및 커패시턴스를 추출하는 방법
도 2는 지연을 분석하기 위해 집적회로의 성능을 시뮬레이션하도록 기생 저항 및 커패시턴스 값을 추출하기 위한 방법(200)인 본 발명의 일 실시예의 플로우챠트이다. 배경기술 부분에서 진술된 바와같이, 전자 설계 자동화(EDA) 벤더가 종래 방법보다 더욱 정확하게 저항 커패시턴스 (RC) 추출을 수행하는 툴을 개발하였지만은, 이 툴들은 집적회로의 각 상호접속을 위한 연산-집중 RC 추출을 요구하며 이에 의해 상당한 량의 메모리 및 처리 전력을 요구한다. 따라서, 집적회로의 선택된 상호접속 상에서 RC 추출을 수행하여 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용함으로써, 정확하게 집적회로의 성능을 시뮬레이션하면서 각 상호접속을 위한 연산-집중 RC 추출을 회피하는 툴을 개발하는 것이 바람직하다. 방법(200)은 집적회로의 각 상호접속을 위한 연산-집중 RC 추출을 회피하고 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용하면서도 집적회로의 성능을 정확하게 시뮬레이션하는 방법이다. 도 2는 하기에서 설명될 바와같이 RC 추출의 수행과 동시에 집적회로 상에서 수행될 수 있는 예를 들어, 지연 분석인 일종의 분석을 도시한다. 예를 들어, 파워 그리드 전압 강하 분석, 결합 분석인 다른 종류의 분석은 하기에서 논의될 바와같이 RC 추출의 수행과 동시에 집적회로 상에서 수행되며, 이런 종류의 분석들은 기술분야의 당업자에 의해 인식될 것이다. 이런 분석을 수행하는 실시예들이 본 발명의 범주 내에 드는 것임을 더 주목해야 한다.
도 1에 연관되어 도 2를 참조하면, 단계(201)에서, 집적회로에서 각 상호접속(즉, 네트)을 위한 기생 커패시턴스는 추출될 수 있다. 즉, 각 상호접속을 위한 기생 커패시턴스는 칸다스 설계 시스템, 인코포레이티드.(Candace Design System, Inc.)에 의해 제조된 "Vampire"와 같은 소프트웨어 툴을 사용하여 측정될 수 있다. (칸다스 설계 시스템, 인코포레이티드.는 캘리포니아 95134, 산호세, 시리 애비뉴 2655에 위치하고 있다). 상호접속은 집적회로의 예를 들어, 트랜지스터인 전자 디바이스들 사이의 배선 또는 네트를 의미할 수 있다.
단계(202)에서, 집적회로의 각 상호접속을 위한 최대 저항 추정이 계산될 수 있다. 일 실시예에서, 상호접속의 최대 저항 추정은 하기 식을 이용하여 계산될 수 있다;
Rest = (intCap*metaRes)/(miniMetalCap*minWireWidth) (EQ1)
여기서, Rest는 상호접속의 추정 최대 저항이며, intCap은 단계(201)에서 획득된 상호접속을 위한 추출된 기생 커패시턴스이며; metalRes는 상호접속의 추정된 저항성이며, minMetalCap은 상호접속의 추정된 최소 커패시턴스이며, 그리고 minWireWidth는 상호접속의 추정된 최소 폭이다. 상호접속의 추정된 저항성, 최소 커패시턴스 및 최소 폭은 제조 공정으로부터 얻은 저항성, 커패시턴스 및 상호접속 폭 값으로부터 획득된다.
단계(203)에서, 추정된 지연은 하기 식을 사용하여 집적회로의 각 상호접속을 위해 계산될 수 있다:
Delayest = .5*Rest*intCap + Rest*Cgate (EQ2)
여기서, Delayest는 상호접속에서 한 지점에서 다른 지점으로의 전자 신호의 추정된 지연이며; Cgate는 상호접속에 접속된 각 트랜지스터의 각 게이트의 추정된 총 커패시턴스이다. 상호접속에 접속된 각 트랜지스터의 각 게이트의 추정된 총 커패시턴스는 제조 공정으로부터 획득될 수 있다.
본 발명의 다른 실시예에서, 상호접속의 한 지점에서 다른 지점으로의 전자 신호의 추정된 지연은 하기에서 설명될 바와같이 상호접속의 추정 커패시턴스 및 추정 저항을 계산함으로써 결정될 수 있다.
상호접속의 커패시턴스는 하기 식을 사용하여 추정될 수 있다;
Capest = (maxDist*maxMetalCap) (EQ3)
여기서, Capest는 상호접속의 추정 커패시턴스이며, maxDist는 상호접속의 최대 거리 추정이며, 그리고 maxMetalCap는 상호접속의 추정 최대 커패시턴스이다. 추정 최대 거리는 레이아웃으로부터 획득될 수 있으며, 상호접속의 최대 커패시턴스는 제조 공정으로부터 획득될 수 있다.
상호접속의 저항은 하기 식을 이용하여 추정될 수 있다:
Rest = (maxDist*metalRes)/minWireWidth (EQ4)
여기서, Rest는 상호접속의 추정 저항이며; metalRes는 상호접속의 추정 저항성이며, 그리고 minWireWidth는 상호접속의 추정 최소 폭이다.
EQ3 및 EQ4의 결과를 이용하여, 집적회로에서 상호접속의 일 지점에서 다른 지점으로의 전자 신호의 추정 지연은 하기 식을 이용하여 계산될 수 있다:
Delayest = .5*Rest*Capest + Rest*Cgate (EQ5)
여기서, Delast는 상호접속에서 일 지점에서 다른 지점으로의 전자 신호의 추정 지연이며, Cgate는 상호접속에 접속된 각 트랜지스터의 각 게이트의 추정 총 커패시턴스이다.
단계(204)에서, 관심있는 상호접속은 식별될 수 있다. 일 실시예에서, 관심있는 상호접속은 만일 단계(203)에서 계산된 상호접속에서 일 지점에서 다른 지점으로의 전자 신호의 추정 지연이 사전-선택된 문턱값을 초과한다면 식별될 수 있다.
단계(205)에서, 관심있는 상호접속의 구동측 상의 채널 접속 영역의 트랜지스터, 및 관심있는 상호접속의 수신측 상의 트랜지스터는 식별될 수 있다. 즉, 관심있는 상호접속의 구동측에 접속된 채널 접속 영역의 트랜지스터, 및 관심있는 상호접속의 수신측에 접속된 트랜지스터는 식별될 수 있다. 상호접속의 구동측은 전자 신호가 드라이버로부터 발산하는 상호접속의 측(side)을 의미한다. 상호접속의 수신측은 전자 신호가 수신기에 수신되도록 빠져나가는 상호접속의 측을 의미한다. 채널 접속 영역은 관심있는 상호접속 및 전원 및 접지 레일 사이에 접속된 트랜지스터 어레이를 의미할 수 있다.
단계(206)에서, 집적회로에서 모든 트랜지스터의 리스팅(listing)을 포함하는 네트리스트는 트랜지스터의 더 작은 리스트를 생성하기 위해 네트리스트에서 단계(205)에서 식별된 트랜지스터를 선택함으로써 잘라낼 수 있다. 작은 트랜지스터 리스트를 생성하기 위해 네트리스트를 잘라냄으로써, 적은 연산-집중 RC 추출이 하기에서 설명될 바와 같이 이루어지며, 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용하게 된다. 더욱이, 관심있는 상호접속의 구동측 상의 채널 접속 영역이 트랜지스터, 및 관심있는 상호접속의 수신측 상의 트랜지스터를 선택함으로써, 집적회로의 성능은 하기에서 설명될 바와같이 정확하게 시뮬레이션될 수 있다.
단계(207)에서, 관심있는 상호접속에 접속된 레이아웃 층은 집적회로의 전체 레이아웃으로부터 추출될 수 있다. 즉, 관심있는 상호접속에 전기적으로 접속된 어떤 것도 추출될 수 있다. 예를 들어, 관심있는 상호접속에 접속된 바이어스는 추출될 수 있다. 다른 예에서, 관심있는 상호접속의 금속 접촉이 추출될 수 있다. 관심있는 상호접속에 접속된 레이아웃 층은 Vampire와 같은 상업적으로 이용가능한, 다양한 소프트웨어 툴을 사용하여 추출될 수 있다. 본 발명의 일 실시예에서, 추출된 레이아웃 층에 접속된 트랜지스터의 좌표들은 관심있는 상호접속에 접속된 레이아웃 층을 추출하는 동안에 획득될 수 있다. 이들 좌표는 집적회로의 전체 레이아웃에서 트랜지스터의 위치를 표시할 수 있다. 이들 좌표는 추출된 레이아웃 층 각각에 대한 기생 저항 및 커패시턴스 값을 하기에서 논의될 바와같이 잘라낸 네트리스트의 특정 트랜지스터에 관련시키는데 사용될 수 있다.
단계(208)에서, 추출된 레이아웃 층 각각에 대한 기생 커패시턴스 및 저항 값은 추출될 수 있다. 추출된 레이아웃 층 각각에 대한 기생 커패시턴스 및 저항은 추출될 수 있으며, 즉, Vampire와 같은 상업적으로 이용가능한, 다양한 소프트웨어 툴을 이용할 수 있다.
단계(209)에서, 추출된 레이아웃 층 각각의 추출된 기생 커패시턴스 및 저항 값은 잘라낸 네트리스트의 특정 트랜지스터와 관련될 수 있다. 상술된 바와같이, 단계(207)에서, 추출된 레이아웃 층에 접속된 트랜지스터의 좌표가 획득될 수 있다. 이 좌표들을 가짐으로써, 추출된 레이아웃 층 각각의 추출된 기생 커패시턴스 및 저항 값은 잘라낸 네트리스트의 추출된 레이아웃 층에 접속된 트랜지스터 각각에 관련될 수 있다.
관심있는 상호접속의 구동측 상의 채널 접속 영역의 트랜지스터 및 관심있는 상호접속의 수신측 상의 트랜지스터의 잘라낸 네트리스트를 이용함으로써, 하기에서 상세화될 바와같이, 적은 연산-집중 RC 추출이 이루어질 수 있으며, 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용하게 된다. 더욱이, 추출된 레이아웃 층의 기생 커패시턴스 및 저항 값을 잘라낸 네트리스트의 트랜지스터 각각에 관련시킴으로써, 집적회로 성능의 정확한 시뮬레이션이 이루어질 수 있다.
단계(210)에서, 분석이 수행될 수 있다. 예컨대, 집적회로의 전자 신호의 지연의 분석이 수행될 수 있다. 추출된 기생 커패시턴스 및 저항 값을 사용하여 집적회로에서 전자 신호의 지연의 결정은 종래기술에서 알려지며, 이에 따라 간결성을 위해 상세히 설명되지 않을 것이다. 예를 들어, 파워 그리드 전압 강하 분석, 클록 네트워크 분석, 결합 분석, 일렉트로마이그레이션인 다른 분석들이 상술된 바와같이 본 발명의 원리를 사용하여 수행될 수 있음을 주목해야 한다. 예를 들어, 상술된 바와같이 본 발명의 원리를 사용한 집적회로의 성능은 도 3과 연관되어 하기에서 추가로 논의될 바와같이 일렉트로마이그레이션에 대한 테스트를 위해 시뮬레이션될 수 있다.
방법(200)이 제시된 것과 다른 순서로 실행될 수 있으며, 도 2의 논의에서 제시된 순서는 예시적임을 주목해야 한다. 도 2에 특정 단계들이 거의 동시에 실행될 수 있음을 더 주목해야 한다.
도 3 - 일렉트로마이그레이션을 분석하기 위한 기생 저항 및 커패시턴스 값을 추출하는 방법
도 3은 일렉트로마이그레이션을 분석하기 위해 집적회로의 성능을 시뮬레이션하도록 기생 저항 및 커패시턴스 값을 추출하는 방법(300)인 본 발명의 일 실시예의 플로우챠트이다.
도 1에 연관되어 도 3을 참조하면, 단계(301)에서, 집적회로의 각 상호접속을 통해 흐르는 추정 평균 또는 실효치(rms) 전류가 계산될 수 있다. 일 실시예에서, 상호접속을 통해 흐르는 평균 전류는 하기 식을 이용하여 계산될 수 있다:
Iave = crossMult*maxCap*Vdd*frequency*toggle (EQ6)
여기서, Iave는 상호접속을 통해 흐르는 추정 평균 전류이며, crossMult는 크로스-오버 전류(크로스-오버 전류는 상호접속을 통해 전원에서 접지로 직접 흐르는 전류를 의미함)의 스케일된 값이며; maxCap은 상호접속의 추정 최대 커패시턴스이며; Vdd는 전원의 전압이며; 주파수는 상호접속과 관련된 클록 주파수이며; 그리고 토글은 예를 들어, 클록에 대해 1, 데이터 신호에 대해 .5(데이터 신호가 클록 및 다이내믹 게이트의 절반 율로 스위칭하기 때문에)인 신호의 스위칭 활동에 기초한 사용자 정의된 값이다.
본 발명의 일 실시예에서, 상호접속을 통해 흐르는 rms 전류는 하기 식을 이용하여 계산될 수 있다:
Irms = square root(4/3)*maxCap*crossMult*vdd*square root(1/(frequency *toggle0)*square root(trf) (EQ7)
여기서, Irms는 상호접속을 통해 흐르는 전류의 실효치이며; 그리고 trf는 예를 들어, 클록 신호인 신호의 상승 시간이다.
단계(302)에서, 관심있는 상호접속이 식별될 수 있다. 일 실시예에서, 관심있는 상호접속은 만일 단계(301)에서 계산된 추정 평균 전류 또는 추정 rms 전류가 사전-선택된 문턱값을 초과하는 경우에 식별될 수 있다.
단계(303)에서, 관심있는 상호접속의 구동측 상에서 채널 접속 영역의 트랜지스터, 및 관심있는 상호접속의 수신측 상의 트랜지스터는 식별될 수 있다. 즉, 관심있는 상호접속의 구동측에 접속된 채널 접속 영역의 트랜지스터 및 관심있는 상호접속의 수신측 상에 접속된 트랜지스터가 식별될 수 있다. 상호접속의 구동측은 전자 신호가 구동기로부터 발산하는 상호접속 측을 의미할 수 있다. 상호접속의 수신측은 전자 신호가 수신기에 의해 수신되도록 빠져나가는 상호접속 측을 의미할 수 있다. 채널 접속된 영역은 관심있는 상호접속 및 전원 및 접지 레일 사이에 접속된 트랜지스터 어레이를 의미할 수 있다.
단계(304)에서, 집적회로에서 모든 트랜지스터 리스팅을 포함하는 네트리스트는 작은 트랜지스터 리스트를 생성하기 위해 네트리스트에서 단계(205)에서 식별된 트랜지스터를 선택함으로써 잘라낼 수 있다. 작은 트랜지스터 리스트를 생성하기 위해 네트리스트를 잘라냄으로써, 하기에서 상세히 설명될 바와같이 적은 연산-집중 RC 추출이 이루어질 수 있으며, 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용할 수 있다. 더욱이, 관심있는 상호접속의 구동측 상의 채널 접속 영역의 트랜지스터, 및 관심있는 상호접속의 수신측 상의 트랜지스터를 선택함으로써, 집적회로의 성능은 하기에서 상세히될 바와같이 정확하게 시뮬레이션될 수 있다.
단계(305)에서, 관심있는 상호접속에 접속된 레이아웃 층은 집적회로의 전체 레이아웃으로부터 추출될 수 있다. 즉, 관심있는 상호접속에 전기적으로 접속된 어떤 것도 추출될 수 있다. 예를 들어, 관심있는 상호접속에 접속된 바이어스가 추출될 수 있다. 다른 예에서, 관심있는 상호접속의 금속 접촉이 추출될 수 있다. 관심있는 상호접속에 접속된 레이아웃 층은 Vampire와 같은 상업적으로 이용가능한, 다양한 소프트웨어 툴을 사용하여 추출될 수 있다. 본 발명의 일 실시예에서, 추출된 레이아웃 층에 접속된 트랜지스터의 좌표들은 관심있는 상호접속에 접속된 레이아웃 층을 추출하는 동안에 획득될 수 있다. 이들 좌표는 집적회로의 전체 레이아웃에서 트랜지스터의 위치를 표시할 수 있다. 이들 좌표는 추출된 레이아웃 층 각각에 대한 기생 저항 및 커패시턴스 값을 하기에서 논의될 바와같이 잘라낸 네트리스트의 특정 트랜지스터에 관련시키는데 사용될 수 있다.
단계(306)에서, 추출된 레이아웃 층 각각에 대한 기생 커패시턴스 및 저항 값이 추출될 수 있다. 추출된 레이아웃 층 각각에 대한 기생 커패시턴스 및 저항이 추출될 수 있으며, 즉, Vampire와 같은 상업적으로 이용가능한, 다양한 소프트웨어 툴을 이용할 수 있다.
단계(307)에서, 추출된 레이아웃 층 각각의 추출된 기생 커패시턴스 및 저항은 잘라낸 네트리스트의 특정 트랜지스터에 관련될 수 있다. 상술한 바와같이, 단계(305)에서, 추출된 레이아웃 층에 접속된 트랜지스터의 좌표가 획득될 수 있다. 이 좌표들을 가짐으로써, 추출된 레이아웃 층 각각의 추출된 기생 커패시턴스 및 저항 값은 잘라낸 네트리스트의 추출된 레이아웃 층에 접속된 트랜지스터 각각에 관련될 수 있다.
관심있는 상호접속의 구동측 상의 채널 접속 영역의 트랜지스터 및 관심있는 상호접속의 수신측 상의 트랜지스터의 잘라낸 네트리스트를 이용함으로써, 하기에서 상세화될 바와같이, 적은 연산-집중 RC 추출이 이루어질 수 있으며, 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용하게 된다. 더욱이, 추출된 레이아웃 층의 기생 커패시턴스 및 저항 값을 잘라낸 네트리스트의 트랜지스터 각각에 관련시킴으로써, 집적회로 성능의 정확한 시뮬레이션이 이루어질 수 있다.
단계(308)에서, 분석이 수행된다. 예를 들어, 일렉트로마이그레이션이 방법(300)을 사용하여 집적회로에서 테스트될 수 있다. 추출된 기생 커패시턴스 및 저항 값을 사용하여 집적회로에서 일렉트로마이그레이션을 위한 테스팅은 종래기술에서 알려지며, 이에 따라 간결성을 위해 상세히 설명되지 않을 것이다.
방법(300)이 제시된 것과 다른 순서로 실행될 수 있으며, 도 2의 논의에서 제시된 순서는 예시적임을 주목해야 한다. 도 3에 특정 단계들이 거의 동시에 실행될 수 있음을 더 주목해야 한다.
시스템, 컴퓨터 프로그램 제품, 및 방법이 몇개의 실시예에 연관되어 설명되었지만은, 이것이 본원에서 제시된 특정 형태에 한정되는 것으로 의도되지 않으며, 이와 반대로서, 첨부된 청구범위에 의해 정의된 바와같이 본 발명의 사상 및 범주 내에서 합리적으로 포함될 수 있는 것으로서 이런 대안, 변형 및 등가를 커버하는 것으로 의도된다. 상기사항은 단지 조직적인 목적을 위해 사용되며, 상세한 설명 또는 청구범위의 범주를 제한하도록 의도되지 않음을 주목해야 한다.
전자 설계 자동화(EDA) 벤더가 종래 방법보다 더욱 정확하게 저항 커패시턴스 (RC) 추출을 수행하는 툴을 개발하였지만은, 이 툴들은 집적회로의 각 상호접속을 위한 연산-집중 RC 추출을 요구하며 이에 의해 상당한 량의 메모리 및 처리 전력을 요구한다. 따라서, 집적회로의 선택된 상호접속 상에서 RC 추출을 수행하고 이에 의해 종래 기술보다 작은 메모리 및 처리 전력을 사용함으로써 정확하게 집적회로의 성능을 시뮬레이션하면서도 상호접속에 대한 연산-집중 RC 추출을 회피하는 툴을 개발하는 것이 바람직하다.

Claims (10)

  1. 집적회로의 성능을 시뮬레이션하기 위해 기생 저항 및 커패시턴스 값을 추출하기 위한 방법에 있어서,
    집적회로에서 상호접속을 식별하는 단계(204)와;
    상기 식별된 상호접속의 구동측 상의 하나 이상의 채널 접속 영역에서 하나 이상의 트랜지스터를 식별하는 단계(205)와;
    상기 식별된 상호접속의 수신측 상의 하나 이상의 트랜지스터를 식별하는 단계(206)와;
    상기 집적회로의 전체 레이아웃으로부터 상기 식별된 상호접속에 접속된 레이아웃 층을 추출하는 단계(207)와;
    상기 추출된 레이아웃 층 각각에 대한 기생 저항 및 커패시턴스를 추출하는 단계(208)와; 그리고
    상기 추출된 레이아웃 층 각각에 대한 기생 저항 및 거패시턴스 값을 상기 식별된 상호접속의 상기 구동측 및 상기 수신측 상의 상기 식별된 하나 이상의 트랜지스터와 관련시키는 단계(209)를 포함하는 것을 특징으로 하는 집적회로의 성능을 시뮬레이션하기 위해 기생 저항 및 커패시턴스 값을 추출하는 방법.
  2. 집적회로의 성능을 시뮬레이션하기 위해 기생 저항 및 커패시턴스 값을 추출하기 위한 머신 판독가능 매체에 구체화된 컴퓨터 프로그램 물에 있어서,
    집적회로에서 상호접속을 식별하는 프로그래밍 단계(204)와;
    상기 식별된 상호접속의 수신측 상의 하나 이상의 트랜지스터를 식별하는 프로그래밍 단계(206)와;
    상기 집적회로의 전체 레이아웃으로부터 상기 식별된 상호접속에 접속된 레이아웃 층을 추출하는 프로그래밍 단계(207)와;
    상기 추출된 레이아웃 층 각각에 대한 기생 저항 및 커패시턴스를 추출하는 프로그래밍 단계(208)와; 그리고
    상기 추출된 레이아웃 층 각각에 대한 기생 저항 및 거패시턴스 값을 상기 식별된 상호접속의 상기 구동측 및 상기 수신측 상의 상기 식별된 하나 이상의 트랜지스터와 관련시키는 프로그래밍 단계(209)를 포함하는 것을 특징으로 하는 집적회로의 성능을 시뮬레이션하기 위해 기생 저항 및 커패시턴스 값을 추출하는 머신 판독가능 매체에 구체화된 컴퓨터 프로그램 물.
  3. 집적회로의 성능을 시뮬레이션하기 위해 기생 저항 및 커패시턴스 값을 추출하기 위한 컴퓨터 프로그램을 저장하도록 동작가능한 메모리 유닛(114)과; 그리고
    상기 메모리 유닛(114)에 연결된 처리기(110)를 포함하여 구성되며,
    상기 처리기는:
    상기 컴퓨터 프로그램에 응답하며,
    집적회로에서 상호접속을 식별하도록 동작가능한 회로(204)와;
    상기 식별된 상호접속의 구동측 상의 하나 이상의 채널 접속 영역에서 하나 이상의 트랜지스터를 식별하도록 동작가능한 회로(205)와;
    상기 식별된 상호접속의 수신측 상의 하나 이상의 트랜지스터를 식별하도록 동작가능한 회로(206)와;
    상기 집적회로의 전체 레이아웃으로부터 상기 식별된 상호접속에 접속된 레이아웃 층을 추출하도록 동작가능한 회로(207)와;
    상기 추출된 레이아웃 층 각각에 대한 기생 저항 및 커패시턴스를 추출하도록 동작가능한 회로(208)와; 그리고
    상기 추출된 레이아웃 층 각각에 대한 기생 저항 및 거패시턴스 값을 상기 식별된 상호접속의 상기 구동측 및 상기 수신측 상의 상기 식별된 하나 이상의 트랜지스터와 관련시키도록 동작가능한 회로(209)를 포함하는 것을 특징으로 하는 시스템.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서, 상기 상호접속은 문턱값을 초과하는 추정된 지연에 기초하여 식별되는 것을 특징으로 하는 방법, 컴퓨터 프로그램 물 또는 시스템.
  5. 제 4항에 있어서, 상기 추정된 지연에 기초하여 상기 집적회로에서 상기 상호접속을 식별하는 단계는:
    상기 집적회로의 상호접속에 대한 기생 커패시턴스를 추출하는 것과;
    상기 집적회로의 상기 상호접속에 대한 상기 최대 저항의 추정을 계산하는 것과; 그리고
    상기 추정된 기생 커패시턴스 및 상기 추정된 최대 저항을 사용하여 추정된 지연을 계산하는 것을 포함하는 것을 특징으로 하는 방법 또는 컴퓨터 프로그램 물.
  6. 제 5항에 있어서, 상기 최대 저항의 추정은 식:
    Rest=(intCap*metalRes);(minMetalCap*minWireWidth)에 일치하며,
    여기서, Rest는 상기 최대 저항의 상기 추정이며;
    intCap은 상기 추출된 기생 커패시턴스이며;
    metalRes는 상기 식별된 상호접속의 추정된 저항성이며;
    minMetalCap은 상기 식별된 상호접속의 추정된 최소 커패시턴스이며; 그리고
    minWireWidth은 상기 식별된 상호접속의 추정된 최소 폭인 것을 특징으로 하는 방법 또는 컴퓨터 프로그램 물.
  7. 제 6항에 있어서, 상기 추정된 지연은 식:
    Delayest=.5*Rest*intCap+Rest*Cgate에 일치하며,
    여기서, Delayest는 상기 추정된 지연이며; 그리고
    Cgate는 상기 식별된 상호접속에 접속된 각 트랜지스터의 각 게이트의 추정된 총 커패시턴스인 것을 특징으로 하는 방법 또는 컴퓨터 프로그램 물.
  8. 제 1항 또는 제 2 항에 있어서, 상기 상호접속은 문턱값을 초과하는 상기 상호접속을 통한 추정된 전류 흐름에 기초하여 식별되는 것을 특징으로 하는 방법 또는 컴퓨터 프로그램 물.
  9. 제 1항 또는 제 2 항에 있어서, 잘라낸 네트리스트를 생성하기 위해 상기 집적회로의 트랜지스터 네트리스트로부터 상기 식별된 상호접속의 상기 구동측 및 상기 수신측 상의 상기 식별된 하나 이상의 트랜지스터를 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법 또는 컴퓨터 프로그램 물.
  10. 제 1항 또는 제 2항에 있어서, 적어도 하나 이상의 지연 및 일렉트로마이그레이션을 테스트하기 위해 분석을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법 또는 컴퓨터 프로그램 물.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110674612A (zh) * 2019-09-25 2020-01-10 华东师范大学 超大规模集成电路工艺的后道互连寄生电容电阻的建模方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6954914B2 (en) * 2003-03-24 2005-10-11 Sun Microsystems, Inc. Method and apparatus for signal electromigration analysis
US7043705B2 (en) * 2003-07-08 2006-05-09 Texas Instruments Incorporated Estimating current density parameters on signal leads of an integrated circuit
JP2006190149A (ja) * 2005-01-07 2006-07-20 Matsushita Electric Ind Co Ltd 半導体集積回路の低消費電力設計方法
US7480874B2 (en) * 2005-08-05 2009-01-20 Agere Systems Inc. Reliability analysis of integrated circuits
US20070204245A1 (en) * 2006-02-24 2007-08-30 Athena Design Systems, Inc. Method for accelerating the RC extraction in integrated circuit designs
US20080126061A1 (en) * 2006-08-11 2008-05-29 Hayes Jerry D Analysis techniques to reduce simulations to characterize the effect of variations in transistor circuits
US8010935B2 (en) * 2008-05-07 2011-08-30 Lsi Corporation Electronic design automation tool and method for optimizing the placement of process monitors in an integrated circuit
US7853915B2 (en) * 2008-06-24 2010-12-14 Synopsys, Inc. Interconnect-driven physical synthesis using persistent virtual routing
US20100185995A1 (en) * 2008-08-14 2010-07-22 Pikus Fedor G Electrostatic Damage Protection Circuitry Verification
JP2011065377A (ja) * 2009-09-16 2011-03-31 Renesas Electronics Corp 寄生素子の抽出システムと抽出方法
US8694950B2 (en) 2010-07-24 2014-04-08 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing electronic circuit designs with electrical awareness
JP5865734B2 (ja) * 2012-03-01 2016-02-17 株式会社Ｓｃｒｅｅｎホールディングス 領域分類装置、そのプログラム、基板検査装置、および領域分類方法
KR101937851B1 (ko) * 2012-06-27 2019-04-10 삼성전자 주식회사 반도체 집적 회로, 그 설계 방법 및 제조방법
CN104808126B (zh) * 2014-01-28 2018-02-16 中芯国际集成电路制造(上海)有限公司 Mos晶体管的测试结构及测试方法
CN103838927B (zh) * 2014-03-06 2018-02-16 上海华虹宏力半导体制造有限公司 电阻模块的spice电路仿真模型、spice仿真方法和装置
CN106875979B (zh) * 2015-12-11 2020-04-14 展讯通信（上海）有限公司 一种测量存储器ip核管脚电容的方法及装置
US20220147678A1 (en) * 2020-11-10 2022-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for capacitance extraction
CN113642277A (zh) * 2021-08-10 2021-11-12 中国科学院上海微系统与信息技术研究所 栅极寄生电容建模方法
CN116940929A (zh) * 2022-02-21 2023-10-24 华为技术有限公司 用于对电路进行仿真的方法、电子设备、计算机可读存储介质和程序产品

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828580A (en) 1994-11-08 1998-10-27 Epic Design Technology, Inc. Connectivity-based approach for extracting parasitic layout in an integrated circuit
US5872952A (en) 1995-04-17 1999-02-16 Synopsys, Inc. Integrated circuit power net analysis through simulation
US5790835A (en) 1996-01-02 1998-08-04 International Business Machines Corporation Practical distributed transmission line analysis
JP2865134B2 (ja) * 1996-08-07 1999-03-08 日本電気株式会社 シミュレーション方法及び装置
US5896300A (en) 1996-08-30 1999-04-20 Avant| Corporation Methods, apparatus and computer program products for performing post-layout verification of microelectronic circuits by filtering timing error bounds for layout critical nets
US5878053A (en) 1997-06-09 1999-03-02 Synopsys, Inc. Hierarchial power network simulation and analysis tool for reliability testing of deep submicron IC designs
US6182269B1 (en) 1997-08-06 2001-01-30 Lsi Logic Corporation Method and device for fast and accurate parasitic extraction
US6038383A (en) * 1997-10-13 2000-03-14 Texas Instruments Incorporated Method and apparatus for determining signal line interconnect widths to ensure electromigration reliability
US6289412B1 (en) 1998-03-13 2001-09-11 Legend Design Technology, Inc. Layout synopsizing process for efficient layout parasitic extraction and circuit simulation in post-layout verification
US6249903B1 (en) 1998-03-31 2001-06-19 Mcsherry Michael C. Method and apparatus for generating and maintaining electrical modeling data for a deep sub-micron integrated circuit design
US6230299B1 (en) * 1998-03-31 2001-05-08 Mentor Graphics Corporation Method and apparatus for extracting and storing connectivity and geometrical data for a deep sub-micron integrated circuit design
US6393602B1 (en) * 1998-10-21 2002-05-21 Texas Instruments Incorporated Method of a comprehensive sequential analysis of the yield losses of semiconductor wafers
US6412101B1 (en) 1999-06-08 2002-06-25 Hewlett-Packard Company Simultaneous path optimization (SPO) system and method
US6381730B1 (en) 1999-07-09 2002-04-30 Sequence Design, Inc. Method and system for extraction of parasitic interconnect impedance including inductance
US6363516B1 (en) * 1999-11-12 2002-03-26 Texas Instruments Incorporated Method for hierarchical parasitic extraction of a CMOS design
KR100339683B1 (ko) * 2000-02-03 2002-06-05 윤종용 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
JP2001265826A (ja) * 2000-03-16 2001-09-28 Nec Corp 回路シミュレーション方法および装置
US6473887B1 (en) * 2000-04-27 2002-10-29 International Business Machines Corporation Inclusion of global wires in capacitance extraction
US6553542B2 (en) * 2000-12-29 2003-04-22 Texas Instruments Incorporated Semiconductor device extractor for electrostatic discharge and latch-up applications

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110674612A (zh) * 2019-09-25 2020-01-10 华东师范大学 超大规模集成电路工艺的后道互连寄生电容电阻的建模方法
CN110674612B (zh) * 2019-09-25 2023-03-24 华东师范大学 集成电路工艺后道互连寄生电容电阻的建模方法

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