TWI519983B - 用於實施具有電感知之電子電路設計之方法、系統及製造物 - Google Patents

用於實施具有電感知之電子電路設計之方法、系統及製造物 Download PDF

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布魯斯 柳田
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阿克沙 夏
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Description

用於實施具有電感知之電子電路設計之方法、系統及製造物
極深次微米(VDSM)積體電路(IC)之最近進展已在整合系統之實體設計方法程序中引入了新的挑戰。
舉例而言，當整個晶片設計完成且關於實體設計之寄生及由電晶體汲取之電流的詳細資訊係已知時，多數習知電子電路設計工具集中注意力於電力柵格或互連件之佈局後驗證。在此等習知方法中，習知電路合成步驟後接著為佈局合成，且每一步驟係獨立於另一者進行。在整個實體佈局之完成後，此又繼之以實體或形式驗證步驟以檢查在佈局產生及提取後是否已達成所要的效能目標。在習知方法中反覆進行此等步驟，直至符合所要的效能目標。
然而，此反覆方法浪費了顯著量的資源，此係因為諸如置放工具、路由器等之各種實體設計工具及諸如示意圖編輯器、示意圖級模擬器等之各種示意圖設計工具不知道與該設計之實體資料相關聯的電寄生及與電寄生相關聯的電特性。
因此，存在對在設計階段早期實施具有電感知之電子電路設計之需要。
本發明呈現用於實施一具有電遷移感知之電子電路設計之方法、系統及電腦程式產品。本發明允許在設計階段早期之電感知，藉此與反覆方法對比，減少使用之資源量。
在一實施例中，實施一具有電遷移感知之電子電路設計涉及執行一程序，該程序包含：識別、判定或更新該電子電路設計之一部分實體設計之一組件的實體資料；特性化與該實體資料相關聯之一電寄生；及特性化與該電寄生相關聯之一電特性。
當該程序進一步包含確保該實體資料或與該電寄生或該電特性有關之其他資料之正確性時，可實現額外目標及優勢。確保正確性之動作可包括執行一基於提取之模擬。執行該基於提取之模擬之該動作可包括識別或建立一用於該電子電路之至少一部分的示意圖設計，及對該示意圖設計執行一模擬。在該程序進一步包括將該電寄生映射至一示意圖表示及將該示意圖表示提供至一模擬器以對該示意圖設計重新執行該模擬之情況下，亦可引起額外目標及優勢。在該程序進一步包括將一實體設計前模擬結果與一模擬後結果比較之情況下，亦可引起額外目標及優勢。當特性化該電寄生之動作包含執行一電遷移或一IR下降分析時，可實現額外目標及優勢。
當特性化該電寄生之該動作包含執行一電遷移或一IR下降分析且特性化該電特性之動作包含使用該電遷移或該IR下降分析之至少一結果判定該電特性時，可實現額外目標及優勢。
當特性化該電寄生之該動作包含執行一電遷移或一IR下降分析且確保該實體資料或與該電寄生或該電特性有關之其他資料之該正確性之該動作包含判定該電特性是否符合一與電遷移有關或一與IR下降有關之約束時，可實現額外目標及優勢。
當該程序進一步包含至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一提示及在一顯示器裝置上之一使用者介面中顯示該提示時，可實現額外目標及優勢。
當該程序進一步包含至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一調整及將該調整應用至該實體資料或應用至與該電寄生或該電特性有關之該其他資料時，可實現額外目標及優勢。將該調整應用至該實體資料之動作可作為一或多個器件之一置放之部分或一繞線程序之一部分來執行。
當該程序進一步包含至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一調整；將該調整應用至該實體資料或應用至與該電寄生或該電特性有關之該其他資料；及判定該調整是否造成對一或多個設計規則或一或多個約束之一或多個違反時，可實現額外目標及優勢。
當該程序進一步包含在一使用者介面中提供一在原位可定製資訊時，可實現額外目標及優勢。提供該在原位可定製資訊之動作可包括在一顯示器裝置上之一使用者介面之一第一顯示部分中顯示一實體設計之一部分；接收對該實體設計之該部分之一操縱；及判定且在該第一顯示部分中顯示對該操縱之一回應。
當該部分實體設計未通過一佈局對示意圖檢查或驗證時，可實現額外目標及優勢。
當在完成一網之建立或一現有網之修改之前或之時執行特性化該電寄生之該動作或特性化該電特性之該動作時，可實現額外目標及優勢。
當該程序進一步包含在一網或一部分網之建立或修改之完成後且在在該部分實體設計中的一第二網之建立或修改前驗證該電特性時，可實現額外目標及優勢。
當至少部分基於在一網經建立或完成之時該網上之一形狀或一組形狀執行特性化該電寄生之該動作或特性化該電特性之該動作時，可實現額外目標及優勢。
圖式說明本發明之各種實施例之設計及效用。應注意，該等圖未按比例繪製，且貫穿該等圖，類似結構或功能之元件由同樣的參考數字表示。為了更好地瞭解如何獲得本發明之各種實施例的以上列舉及其他優勢及目標，將參照本發明之特定實施例呈現以上簡要描述的本發明之較詳細描述，該等特定實施例說明於隨附圖式中。應理解此等圖式僅描繪了本發明之典型實施例且因此不應被認為限制其範疇，將經由使用隨附圖式以額外特定性及細節來描述及解釋本發明。
在一單一實施例中或在一些實施例中，本發明之各種實施例係針對一種用於實施具有電感知之電子電路設計之方法、系統及製造物。在實施方式、圖及申請專利範圍中描述了本發明之其他目標、特徵及優勢。
現將參看圖式詳細描述各種實施例，該等圖式係提供作為本發明之說明性實例，以便使熟習此項技術者能夠實踐本發明。值得注意地，該等圖及以下實例並不意謂限制本發明之範疇。在可使用已知組件(或方法或程序)部分或全部實施本發明之某些要素之情況下，將僅描述對於本發明之理解係必要的此等已知組件(或方法或程序)之彼等部分，且將省略此等已知組件(或方法或程序)之其他部分之詳細描述，以便不使本發明晦澀難懂。另外，本發明之各種實施例涵蓋藉由說明在本文中提及之組件的目前及未來已知等效物。
圖1說明在一些實施例中的用於實施具有電遷移感知之電子電路設計之方法或系統之最高層級方塊圖。圖1說明該系統可包含一或多個模組。舉例而言，在一些實施例中，在示意圖級中，該系統可包含約束模組、寄生估計模組或電路模擬模組等。
在一些實施例中，在實體域中，該系統亦可包含自動/輔助置放工具、自動/輔助全域/詳細繞線工具、繞線後最佳化工具、提取器、用於實施具有模擬感知之電子電路設計之模組、用於實施具有電遷移/IR下降感知之電子電路設計之模組、用於實施具有電感知之電子電路設計的約束驗證之模組、時序分析工具等。在一些實施例中，該系統包含一或多個示意圖級工具及一或多個實體級工具，但不包含需要完整佈局來進行操作且可包含(例如，但不限於)佈局後實體、形式或其他驗證工具、佈局對示意圖(LVS)工具等之任何佈局後工具。因為本文中描述之各種模組已執行該等功能且因此取代了對此等佈局後工具之需要。
在一些實施例中，該系統亦可包含一些需要電子電路設計之完整佈局的佈局後驗證工具。驗證工具可包含(例如)一些DRC(設計規則檢查)工具、一些佈局後寄生重新模擬工具、用於提取或篩選寄生之設計工具、用於電路模擬之設計工具、用於電遷移/IR下降分析或驗證之設計工具、實體驗證工具等。一些實施例係針對用於實施具有電感知之電子電路設計的由先前提到之子系統中之一些子系統執行的各種程序。在下列段落中將參考各種圖更詳細地描述系統之各種模組或方法之各種程序。
圖2A說明在一些實施例中的用於實施具有模擬感知之電子電路設計之程序或模組之更詳細圖。在一些實施例中，用於實施具有電感知之電子電路設計之程序或模組包含用於將計算節點210之使用者介面用於執行各種動作之程序或模組。在一些實施例中，該程序或模組亦可包含用於識別、判定或更新電子電路實體設計的網、器件或組件(下文被共同稱為「組件」)之實體資料之程序或模組(202)。
在一些實施例中，當設計者正實施或修改電子電路之實體設計時，可自實體設計工具或流程(諸如，佈局編輯器)內而非在一或多個實施例中自佈局後驗證工具或流程調用用於識別、判定或更新電子電路實體設計的組件之實體資料之程序。在一些實施例中，執行器件辨識及連接性任務以能夠將諸如一給定端子處的電流之電特性與附接至彼端子的合適的網映射。在一些實施例中，可引導連接性以階層式地橫越該等網且停在由使用者判定之層級上。
在一些實施例中，該程序或模組可進一步包含用於特性化與在202處經識別、判定或更新之實體資料相關聯的電寄生之程序或模組204。在一些實施例中，該方法或該系統亦可包含在202處的用於識別、判定或特性化與實體設計中之組件相關聯的器件參數之程序或模組。在一些實施例中，該方法或該系統亦可包含在202處的用於識別、判定或特性化與實體設計中之組件相關聯的電寄生或器件參數之程序或模組。在此等實施例中，電寄生及器件參數共同被稱作「電寄生」或簡稱為「寄生」。
在一些實施例中，可藉由兩階段方法完成與實體資料相關聯的電寄生之特性化。此程序開始於對特定網或部分網之選擇。在第一階段中，該程序識別應在沿著彼網之何處建立幾何描述。幾何描述可包括電線寬度及間距、導體及ILD(層間介電質)厚度或障壁材料之厚度。可經由API(應用程式設計介面)建立及提供普通描述。
第二階段可包括可將幾何描述轉譯、變換、轉換或映射(下文「映射」)至諸如電阻、電容或電感之等效寄生值之一或多個組件。可藉由常被稱作寄生提取之算術演算法或模型完成此轉譯、變換、轉換或映射(下文「映射」)。可經由使用組合底層物理之模型或知識與由各種解算器、模擬器或其組合提供之資料的半經驗方法來建立模型。在一些情況下，亦可藉由解算器完成對於電容之映射。
在一些實施例中，第二階段可將寄生提取用於一些網且將場解算器用於其他網。在一些實施例中，第二階段可在同一網上使用用於(例如)電阻之寄生提取與用於(例如)電容之場解算器的組合。在一些實施例中，可藉由將幾何尺寸及圖案映射至諸如R、L及C之對應寄生之提取工具來執行電寄生之特性化。在一些實施例中，電寄生之特性化包括使用將幾何尺寸及圖案映射至電容的場解算器(諸如，但不限於，一或多個EM場解算器)。
在一些實施例中，該程序或模組可進一步包含用於將電寄生提供至模擬器之程序或模組(206)，及用於使用所提供之電寄生執行一或多個模擬之程序或模組208。
在一或多個實施例中，當已建立或修改一單一網(或為一網之部分的一或多個形狀)時，但在下一個網或為下一個網之部分的一或多個形狀之建立或修改前，發生諸如(但不限於)用於構成一網之一或多個形狀的各種類型之R、L或C的電寄生之特性化及諸如(但不限於)各種類型之電流、電壓或電流密度的電行為或特性之隨後特性化以及檢查或驗證。在一些實施例中，亦可在正建立或修改一網時漸增地發生此等特性化或驗證。在一些實施例中，當正建立或修改連接至此等端子之一或多個網時，可使用模擬產生之端子電流。此外，在一些實施例中，當僅存在部分佈局時，可發生此等特性化或驗證。在此等實施例中，可與電子電路設計之實體設計之建立或修改協同地執行電子電路設計之模擬、重新模擬、特性化或驗證，使得在完成實體設計前解決電路組件之任何影響。
圖2B說明在一些實施例中的用於實施具有模擬感知之電子電路設計之程序或模組之更詳細圖。在一些實施例中，用於實施具有電感知之電子電路設計之程序或模組包含用於將計算節點272之使用者介面用於執行各種動作之程序或模組。在一些實施例中，該程序或模組亦可包含用於識別或建立電子電路之示意圖設計之程序或模組252。在一些實施例中，該程序或模組亦可包含在254處的用於在示意圖設計之完成時或在完成後不久使用示意圖設計執行一或多個模擬之程序或模組。
在一些實施例中，該程序或模組亦可包含用於識別、判定或更新電子電路實體設計的網、器件或組件(下文被共同稱為「組件」)之實體資料之程序或模組(256)。在一些實施例中，該程序或模組可進一步包含用於特性化與在256處經識別、判定或更新之實體資料相關聯的電寄生之程序或模組258。
在一些實施例中，該程序或模組亦可包含在260處的用於將與實體資料或佈局相關聯之電寄生映射至示意圖表示之程序或模組。在一些實施例中，該程序或模組亦可包含在262處的用於將電寄生提供至一模擬器之程序或模組。在一些實施例中，該程序或模組亦可包含在264處的用於使用至少所提供之電寄生執行一或多個模擬之程序或模組。在一些實施例中，將與實體資料相關聯之電寄生資料提供至矩陣解算器以用於靜態或暫態分析。執行矩陣解算器以產生用於該設計之器件及互連件組件的電壓及電流資料。在一些實施例中，用於實施具有模擬感知之電子電路設計之方法或系統包含在已建立或修改一單一網後調用模擬器或解算器之流程。
在一些實施例中，具有電感知之模擬或重新模擬可在實體設計前之示意圖建立階段期間執行，及可簡單地經儲存以供在實體設計期間使用。舉例而言，互連件繞線建立經由將電流自一或多個端子引導至一或多個端子之多個區段而連接一系列器件端子的網。端子電流界定進入且離開一特定網(諸如，信號網)之電流。在一些實施例中，可使用解算器估計經由實體資料(例如，電線區段、介層孔或介層孔叢集)之電流及電壓。
解算器或模擬器可為來自同一實體設計資料庫的實體設計工具軟體或流程或工作之部分以當建立或修改實體設計時允許實現較為互動的回饋。可將經由網之每一段的電流與電線之幾何形狀(例如，寬度)或介層孔組合以計算電流密度。
一些實施例使用與實體設計相關聯之電寄生來重新模擬設計。在此等實施例中，可能需要將電寄生映射至示意圖表示或接結至該示意圖內。該等寄生亦可被縮減為允許較快模擬之形式(在一些實施例中)，且保留用於需要較多模擬準確性之網之額外電容值。
舉例而言，用於一組網之電寄生可具有在節點之間的耦合電容值之全部集合。一集合可僅具有網間耦合電容，且其他集合可僅具有總電容且將所有耦合電容總括為接地。使諸如溫度之模擬參數與用於提取之參數匹配。模擬器提供用於在隨後程序中之各種檢查或驗證(諸如，但不限於，EM檢查或IR下降檢查)的諸如電壓及電流之電特性之寄生感知集合。一實施例為與各種檢查或驗證協同地完成佈局寄生之重新模擬且反之亦然，使得在完成佈局前解決電路組件之任何影響。
在一些實施例中，該程序或模組亦可包含在266處的用於將未經處理、經處理或經變換之模擬結果儲存於非暫時性電腦可讀儲存媒體中的資料庫或其他類型之資料結構中之程序或模組。
在一些實施例中，該程序或模組亦可包含在268處的用於在使用者介面中檢視、分類或比較儲存之模擬結果之程序或模組。在一些實施例中，該程序或模組亦可包含在270處的用於在執行了程序254後或在調用了模組254後直接比較實體設計前模擬結果與實體設計後模擬結果之程序或模組。
圖3A說明在一些實施例中的用於實施具有電遷移感知之電子電路設計之程序或模組之較多細節。歸因於電流密度，現代IC(積體電路)較易隨著時間過去受到損耗(電遷移或EM)，其要求某種程度的內建式容錯性及仔細的設計規劃。同時，在不斷縮小之晶片大小上所需求的增加之功率造成了在電力繞線內之較高電流密度。在類比設計中之單向電流亦要求跟蹤在信號網中的電流密度。較高電流及/或較高操作溫度誘發較顯著的EM效應，其中在晶片之壽命期間金屬線開始損耗。在類比設計中，單向電流及較小電線幾何形狀亦產生針對信號網之EM疑慮。
在一些實施例中，用於實施具有電遷移感知之電子電路設計之程序或模組包含用於將計算節點308之使用者介面用於執行各種動作之程序或模組。在一些實施例中，該程序或模組亦可包含用於識別、判定或更新電子電路實體設計的網、器件或組件(下文被共同稱為「組件」)之實體資料之程序或模組(302)。
在一些實施例中，實體資料可與網有關，網包含將電子電路設計中之各種其他組件連接在一起之一或多個電線或互連件。在一些實施例中，實體資料可與電子電路之實體設計(例如，佈局)中的單一組件有關。舉例而言，該方法或該系統可應用於判定一互連件區段是否遵守一或多個與電遷移有關之約束。在此實例中，實體資料可包含(例如)寬度、長度、沿著區段之橫截面積、金屬物件與介層孔物件之重疊等。在組件包含一電線區段之一些實施例中，電線區段之實體資料可包含材料(例如，銅、鋁或鎢)、一或多個實體屬性(諸如，熱導率、表面邊界活化能、等)及/或一或多個電屬性(諸如，電導、Blech距離或電阻率)。
在一些實施例中，實體資料可與包含一包含一源極及一汲極之組件的器件有關。一器件可包含(例如)場效電晶體。在此實例中，實體資料可包含實體器件層之描述及定義閘極、源極及汲極區域之幾何描述。在各種實施例中，實體資料可進一步包含材料及其相關聯之實體(例如，實體或電)屬性。在各種實施例中，該方法或系統可特性化與一網相關聯之形狀，且需要判定連接性以在網之間進行識別。
在一些實施例中，當設計者正實施或修改電子電路之實體設計時，自實體設計工具或流程(諸如，佈局編輯器)內而非自佈局後驗證工具或流程調用用於識別、判定或更新網、器件或電子電路實體設計的組件之實體資料之程序。在一些實施例中，執行器件辨識及連接性任務以能夠將諸如一給定端子處的電流之電特性與附接至彼端子的合適的網映射。在一些實施例中，可引導連接性以階層式地橫越該等網且停在由使用者判定之層級上。
在一些實施例中，該程序或模組可進一步包含用於特性化與在302處經識別、判定或更新之實體資料相關聯的電寄生之程序或模組304。在一些實施例中，該程序或模組可進一步包含用於將電寄生提供至模擬器之程序或模組，及一用於特性化與寄生及/或實體資料相關聯之電特性之程序或模組306。
在一些實施例中，電寄生包含與實體資料相關聯之電阻、自感或耦合電感或電容。在實體設計中之互連件區段之實例中，該方法或該系統可藉由使用電阻率、區段之長度及沿著區段之橫截面積來特性化此特定互連件區段之電阻。在一些實施例中，系統監視及跟蹤與設計之建立及改變(例如，一網之建立或一網中的電線區段之加寬)相關聯的相關實體資料。
在一些實施例中，可自動應用電阻及電容模型以計算寄生資料。因此，可當已建立或修改或正建立或修改實體設計物件時互動式地產生寄生。在一些實施例中，部分設計物件之集合(包括在經互動式地分析之電子電路設計中的一或多個物件之集合)可形成部分佈局。在各種實施例中，部分佈局包含零或多個實體設計物件，且因此未通過佈局對示意圖(LVS)檢查或驗證。在一或多個實施例中，各種特性化程序或模組之結果可經儲存以用於隨後電分析程序，或可額外地按寄生形式顯示。
在一些實施例中，當正建立或修改連接至此等端子之一或多個網時，可使用模擬產生之端子電流。此外，在一些實施例中，當僅存在部分佈局時，可發生此等特性化或驗證。在此等實施例中，可與電子電路設計之實體設計之建立或修改協同地執行電寄生之模擬、重新模擬、特性化或驗證，使得在完成實體設計前解決電路組件之任何影響。
在一或多個實施例中，當已建立或修改一單一網(或為一網之部分的一或多個形狀)時，但在下一個網或為下一個網之部分的一或多個形狀之建立或修改前，發生諸如(但不限於)用於構成一網之一或多個形狀的各種類型之R、L或C的寄生之特性化及諸如(但不限於)各種類型之電流、電壓或電流密度的電行為或特性之隨後特性化以及約束驗證。在一些實施例中，亦可在正建立或修改一網時漸增地發生此等特性化或驗證。在一些實施例中，當正建立或修改連接至此等端子之一或多個網時，可使用模擬產生之端子電流。此外或在替代方案中，在一些實施例中，當僅存在部分佈局時，可發生此等特性化或驗證。在此等實施例中，可與電子電路設計之實體設計之建立或修改協同地執行電寄生之模擬、重新模擬、特性化或驗證，使得在完成實體設計前解決電路組件之任何影響。
圖3B說明在一些實施例中的用於實施具有電遷移感知之電子電路設計之程序或模組之更詳細圖。在一些實施例中，用於實施具有電遷移感知之電子電路設計之程序或模組包含用於將計算節點368之使用者介面用於執行各種動作之程序或模組。在一些實施例中，該程序或模組亦可包含在352處的用於在實體級處識別、判定或更新電子電路設計之網、器件或組件之實體資料之程序或模組。在一些實施例中，該程序或模組亦可包含在354處的用於特性化與實體資料相關聯之電寄生之程序或模組。
在一些實施例中，用於實施具有電遷移感知之電子電路設計之程序或模組可進一步包含在356處的特性化與電寄生相關聯之電特性之程序或模組。在一些實施例中，用於實施具有電遷移(EM)感知之電子電路設計之程序或模組可進一步包含在358處的識別或判定與電特性相關聯的與EM有關之約束之程序或模組。在一些實施例中，用於實施具有電遷移感知之電子電路設計之程序或模組可進一步包含在360處的確保實體資料或與與EM有關之約束有關的其他資料之正確性之程序或模組。
在一些實施例中，在不符合與EM有關之約束之此等實施例中，用於實施具有電遷移感知之電子電路設計之程序或模組可進一步包含在362處的計算或判定一或多個調整或提供用以校正實體資料之一或多個提示之程序或模組。在一些實施例中，用於實施具有電遷移感知之電子電路設計之程序或模組可進一步包含在364處的檢查或判定以確保在362處所計算或判定之一或多個調整不違反其他設計規則、約束或要求之程序或模組。在一些實施例中，用於實施具有電遷移感知之電子電路設計之程序或模組可進一步包含在366處的應用該一或多個調整中之至少一些以修正實體資料或對使用者顯示該一或多個提示之程序或模組。在一些實施例中，應用該一或多個調整中之至少一些之程序或模組係作為一置放程序或一繞線程序之部分執行，或係作為置放模組或繞線模組之部分而被調用。在一些實施例中，在執行了程序366或調用了模組366後，用於實施具有電遷移感知之電子電路設計之程序或模組可循環回至352以進一步識別、判定或更新實體資料或額外實體資料，且如上所述重複該等程序或模組直至獲得令人滿意的結果。
圖4A說明在一些實施例中的用於實施具有IR下降感知之電子電路設計之程序或模組之較多細節。在一些實施例中，用於實施具有IR下降感知之電子電路設計之程序或模組包含用於將計算節點410之使用者介面用於執行各種動作之程序或模組。在一些實施例中，該程序或模組亦可包含在402處的用於在實體級處識別、判定或更新電子電路設計之網、器件或組件之實體資料之程序或模組。
在一些實施例中，當設計者正實施或修改電子電路之實體設計時，可自實體設計工具或流程(諸如，佈局編輯器)內而非自佈局後驗證工具或流程調用用於識別、判定或更新電子電路實體設計的組件之實體資料之程序。在一些實施例中，執行器件辨識及連接性任務以能夠將諸如一給定端子處的電流之電特性與附接至彼端子的合適的網映射。在一些實施例中，可引導連接性以階層式地橫越該等網且停在由使用者判定之層級上。
在一些實施例中，該程序或模組亦可包含在404處的用於特性化與實體資料相關聯之電寄生之程序或模組。在一些實施例中，該程序或模組亦可包含在406處的用於特性化與電寄生及/或實體資料相關聯之電特性之程序或模組。在一些實施例中，該程序或模組亦可包含在408處的用於將與電寄生或實體資料相關聯之電特性儲存於非暫時性電腦可讀儲存媒體中或在顯示器裝置上顯示電特性或其他有關資料之程序或模組。
在一或多個實施例中，當建立或修改一網(或為一網之部分的一或多個形狀)時，但在下一個網或為下一個網之部分的一或多個形狀之建立或修改前，發生在404處的諸如(但不限於)用於構成一網之形狀的各種類型之R、L或C的寄生之特性化及在406處的諸如(但不限於)各種類型之電流、電壓或電流密度的電行為或特性之隨後特性化。在一些實施例中，此特性化可當正建立或修改每一網時漸增地發生，且可當僅存在一部分佈局時發生。在一些實施例中，當正建立或修改連接至此等端子之一或多個網時，可使用模擬產生之端子電流。
圖4B說明在一些實施例中的用於實施具有IR下降感知之電子電路設計之程序或模組之較多細節。在一些實施例中，用於實施具有IR下降感知之電子電路設計之程序或模組包含用於將計算節點468之使用者介面用於執行各種動作之程序或模組。在一些實施例中，該程序或模組亦可包含在454處的用於在實體級處識別、判定或更新電子電路設計之網、器件或組件之實體資料之程序或模組。
在一些實施例中，用於實施具有電遷移感知之電子電路設計之程序或模組可進一步包含在456處的特性化與電寄生相關聯之電特性之程序或模組。在一些實施例中，用於實施具有IR下降感知之電子電路設計之程序或模組可進一步包含在458處的識別或判定與電特性相關聯的與IR下降有關之約束之程序或模組。在一些實施例中，用於實施具有IR下降感知之電子電路設計之程序或模組可進一步包含在460處的確保實體資料或與與IR下降有關之約束有關的其他資料之正確性之程序或模組。
在一些實施例中，在不符合與IR下降有關之約束之此等實施例中，用於實施具有IR下降感知之電子電路設計之程序或模組可進一步包含在462處的計算或判定一或多個調整或提供用以校正實體資料之一或多個提示之程序或模組。在一些實施例中，用於實施具有IR下降感知之電子電路設計之程序或模組可進一步包含在464處的檢查或判定以確保在462處所計算或判定之一或多個調整不違反其他設計規則、約束或要求之程序或模組。
在一些實施例中，用於實施具有IR下降感知之電子電路設計之程序或模組可進一步包含在466處的應用該一或多個調整中之至少一些以修正實體資料或對使用者顯示該一或多個提示之程序或模組。在一些實施例中，在執行了程序366或調用了模組466後，用於實施具有IR下降感知之電子電路設計之程序或模組可循環回至452以進一步識別、判定或更新實體資料或額外實體資料，且如上所述重複該等程序或模組直至獲得令人滿意的結果。
圖5說明在一些實施例中的用於提供用於實施具有電感知之電子電路設計的在原位可定製資訊之程序或模組之較多細節。在一些實施例中，用於在用於實施具有電感知之電子電路設計之計算節點514的使用者介面510中提供在原位可定製資訊之程序或模組可包含在502處的在使用者介面之第一顯示部分中顯示實體設計之一部分之程序或模組。在一些實施例中，用於在使用者介面中提供在原位可定製資訊之程序或模組可進一步包含在504處的接收使用者或系統對實體設計之該部分的操縱之程序或模組。
在一些實施例中，用於在使用者介面中提供在原位可定製資訊之程序或模組可進一步包含在506處的判定且在第一顯示部分中顯示對該操縱的在原位可定製回應之程序或模組。在一些實施例中，用於在使用者介面中提供在原位可定製資訊之程序或模組可進一步包含在508處的顯示關於受到操縱影響的實體設計之部分或該設計之其他元件之電寄生、電特性及/或實體資料之一或多個結果之程序或模組。在一些實施例中，使用者介面510包含一用於實體域電子電路設計工具或一電路佈局編輯器512之圖形使用者介面。
圖6A說明在一些實施例中的用於實施具有電感知之電子電路設計的約束驗證之程序或模組之較多細節。在一些實施例中，用於實施具有電感知之電子電路設計的約束驗證之程序或模組可進一步包含將計算節點610之使用者介面用於執行各種動作之程序或模組。在一些實施例中，用於實施具有電感知之電子電路設計的約束驗證之程序或模組亦可包含在602處的用於識別、判定或更新電子電路實體設計的網、器件或組件之實體資料之程序或模組。
在一些實施例中，該程序或模組可進一步包含在604處的用於特性化與組件之實體資料相關聯之電寄生之程序或模組。在一些實施例中，該程序或模組可進一步包含在606處的用於在於604處特性化電寄生後比較電寄生與一或多個對應的寄生約束之程序或模組。在一些實施例中，該程序或模組可進一步包含在608處的用於識別或接收來自(例如)使用者之寄生之程序或模組。在一些實施例中，在於608處接收或識別了寄生約束後，該程序或模組可繼續進行至606以將在604處特性化之電寄生與在608處接收或識別之寄生約束比較。
在一或多個實施例中，當已建立或修改一單一網(或為一網之部分的一或多個形狀)時，但在下一個網或為下一個網之部分的一或多個形狀之建立或修改前，發生諸如(但不限於)用於構成一網之一或多個形狀的各種類型之R、L或C的寄生之特性化及諸如(但不限於)各種類型之電流、電壓或電流密度的電行為或特性之隨後特性化以及約束驗證。在一些實施例中，亦可在正建立或修改一網時漸增地發生此等特性化或驗證。在一些實施例中，當正建立或修改連接至此等端子之一或多個網時，可使用模擬產生之端子電流。此外，在一些實施例中，當僅存在部分佈局時，可發生此等特性化或驗證。在此等實施例中，可與電子電路設計之實體設計之建立或修改協同地執行電寄生之模擬、重新模擬、特性化或驗證，使得在完成實體設計前解決電路組件之任何影響。
圖6B說明在一些實施例中的用於實施具有電感知之電子電路設計的約束驗證之程序或模組之較多細節。在一些實施例中，用於實施具有電感知之電子電路設計的約束驗證之程序或模組可包含在652處的識別或建立示意圖設計之程序或模組。在一些實施例中，用於實施具有電感知之電子電路設計的約束驗證之程序或模組可進一步包含在654處的用於識別或接收寄生約束之程序或模組。在一些實施例中，用於實施具有電感知之電子電路設計的約束驗證之程序或模組可進一步包含在656處的用於至少部分基於示意圖至實體設計表示來映射寄生約束之程序或模組。
在一些實施例中，用於實施具有電感知之電子電路設計的約束驗證之程序或模組可進一步包含在658處的用於識別、判定或更新電子電路實體設計的網、器件或組件之實體資料之程序或模組。在一些實施例中，該程序或模組亦可包含在660處的用於特性化與實體資料相關聯之電寄生之程序或模組。在一些實施例中，在程序或模組660或程序或模組656後，程序或模組亦可在662處繼續以將電寄生與寄生約束比較。
在不符合寄生約束之一些實施例中，該程序或模組亦可包含在664處的用於計算一或多個調整或提供用以校正實體資料之一或多個提示之程序或模組。在一些實施例中，該程序或模組可進一步包含在666處的用於判定或檢查以確保一或多個調整或一或多個提示不違反其他約束、設計規則或要求之程序或模組。該程序或模組可進一步包含在668處的用於將該一或多個調整中之至少一者應用至實體資料相關聯於之組件之程序或模組。
系統架構綜述
圖7說明適合於實施如在先前段落中參看各種圖描述的用於實施具有電感知之電子電路設計之方法或系統之一些實施例的說明性計算系統1400之方塊圖。電腦系統1400包括一匯流排1406或用於傳達資訊之其他通信機構，其互連子系統及器件，諸如，處理器1407、系統記憶體1408(例如，RAM)、靜態儲存器件1409(例如，ROM)、碟機1410(例如，磁性或光學)、通信介面1414(例如，數據機或乙太網路卡)、顯示器1411(例如，CRT或LCD)、輸入器件1412(例如，鍵盤)及游標控制(未圖示)。
根據一實施例，電腦系統1400藉由一或多個處理器或處理器核心1407來執行特定操作，該一或多個處理器或處理器核心執行系統記憶體1408中含有之一或多個指令之一或多個序列。可自另一電腦可讀/可用儲存媒體(諸如，靜態儲存器件1409或碟機1410)將此等指令讀取至系統記憶體1408內。在替代實施例中，可代替軟體指令或與軟體指令結合使用硬連線電路來實施本發明。因此，本發明之實施例不限於硬體電路及/或軟體之任一特定組合。在一實施例中，術語「邏輯」應意謂用以實施本發明之全部或部分的軟體或硬體之任一組合。
可藉由使用一或多個處理器、一或多個處理器核心或其組合1407來執行如在先前段落中描述之各種動作或程序，其中該一或多個處理器、一或多個處理器核心或其組合執行一或多個線緒。舉例而言，指定各種網或端子集合之動作或執行驗證或模擬之動作或模組等可由一或多個處理器、一或多個處理器核心或其組合執行。
如在本文中使用之術語「電腦可讀儲存媒體」或「電腦可用儲存媒體」指參與將指令提供至處理器1407以用於執行之任一媒體。此媒體可呈許多形式，包括(但不限於)非揮發性媒體及揮發性媒體。非揮發性媒體包括(例如)光碟或磁碟，諸如，碟機1410。揮發性媒體包括動態記憶體，諸如，系統記憶體1408。
電腦可讀儲存媒體之普通形式包括(例如)機電碟機(諸如，軟性磁碟、可撓性碟或硬碟)；基於快閃、基於RAM(諸如，SRAM、DRAM、SDRAM、DDR、MRAM等)或任何其他固態碟機(SSD)；磁帶；任一其他磁性或磁光媒體；CD-ROM；任一其他光學媒體；具有孔之圖案的任一其他實體媒體；RAM；PROM；EPROM；FLASH-EPROM；任一其他記憶體晶片或卡匣；或電腦可自其讀取之任一其他媒體。
在本發明之一實施例中，用以實踐本發明的指令序列之執行由一單一電腦系統1400執行。根據本發明之其他實施例，由通信鏈路1415(例如，LAN、PTSN或無線網路)耦接之兩個或兩個以上電腦系統1400可相互合作地執行實踐本發明所需的指令序列。
電腦系統1400可經由通信鏈路1415及通信介面1414傳輸及接收訊息、資料及指令(包括程式，亦即，應用程式碼)。接收之程式碼可由處理器1407在其經接收時執行，及/或儲存於碟機1410或其他非揮發性儲存器中以用於稍後執行。在一實施例中，電腦系統1400與資料儲存系統1431(例如，含有一可易於由電腦系統1400存取之資料庫1432的資料儲存系統1431)協同操作。電腦系統1400與資料儲存系統1431經由資料介面1433通信。耦接至匯流排1406之資料介面1433傳輸且接收電、電磁或光學信號，該等信號包括表示各種類型之信號資訊(例如，指令、訊息及資料)的資料串流。在本發明之實施例中，資料介面1433之功能可由通信介面1414執行。
在前述說明書中，已參照本發明之特定實施例描述了本發明。然而，將顯然，可在不脫離本發明之較廣精神及範疇的情況下對其進行各種修改及改變。舉例而言，參照程序動作之一特定排序描述上述程序流程。然而，在不影響本發明之範疇或操作之情況下，可改變描述之程序動作中之許多者的排序。因此，應按說明性而非限制性意義來看待說明書及圖式。
202．．．用於識別、判定或更新電子電路實體設計的網、器件或組件之實體資料之程序或模組
204．．．用於特性化與在202處所識別、判定或更新之實體資料相關聯的電寄生之程序或模組
206．．．用於將電寄生提供至模擬器之程序或模組
208．．．用於使用所提供之電寄生執行一或多個模擬之程序或模組
210．．．計算節點
252．．．用於識別或建立電子電路之示意圖設計之程序或模組
254．．．用於在示意圖設計之完成時或在完成後不久使用示意圖設計執行一或多個模擬之程序或模組
256．．．用於識別、判定或更新電子電路實體設計的網、器件或組件之實體資料之程序或模組
258．．．用於特性化與在256處所識別、判定或更新之實體資料相關聯的電寄生之程序或模組
260．．．用於將與實體資料或佈局相關聯之電寄生映射至示意圖表示之程序或模組
262．．．用於將電寄生提供至一模擬器之程序或模組
264．．．用於使用至少所提供之電寄生執行一或多個模擬之程序或模組
266．．．用於將未經處理、經處理或經變換之模擬結果儲存於非暫時性電腦可讀儲存媒體中的資料庫或其他類型之資料結構中之程序或模組
268．．．用於在使用者介面中檢視、分類或比較儲存之模擬結果之程序或模組
270．．．用於在執行了程序254後或在調用了模組254後直接比較實體設計前模擬結果與實體設計後模擬結果之程序或模組
272．．．計算節點
302．．．用於識別、判定或更新電子電路實體設計的網、器件或組件之實體資料之程序或模組
304．．．用於特性化與在302處所識別、判定或更新之實體資料相關聯的電寄生之程序或模組
306．．．用於特性化與寄生及/或實體資料相關聯之電特性之程序或模組
308．．．計算節點
352．．．用於在實體級處識別、判定或更新電子電路設計之網、器件或組件之實體資料之程序或模組
354．．．用於特性化與實體資料相關聯之電寄生之程序或模組
356．．．用於特性化與電寄生相關聯之電特性之程序或模組
358．．．用於識別或判定與電特性相關聯的與EM有關之約束之程序或模組
360．．．用於確保實體資料或與與EM有關之約束有關的其他資料之正確性之程序或模組
362．．．用於計算或判定一或多個調整或提供用以校正實體資料之一或多個提示之程序或模組
364．．．用於檢查或判定以確保在362處所計算或判定之一或多個調整不違反其他設計規則、約或束要求之程序或模組
366．．．用於應用該一或多個調整中之至少一些以修正實體資料或對使用者顯示該一或多個提示之程序或模組
368．．．計算節點
402．．．用於在實體級處識別、判定或更新電子電路設計之網、器件或組件之實體資料之程序或模組
404．．．用於特性化與實體資料相關聯之電寄生之程序或模組
406．．．用於特性化與電寄生及/或實體資料相關聯之電特性之程序或模組
408．．．用於將與電寄生或實體資料相關聯之電特性儲存於非暫時性電腦可讀儲存媒體中或在顯示器裝置上顯示電特性或其他有關資料之程序或模組
410．．．計算節點
452．．．用於在實體級處識別、判定或更新電子電路設計之網、器件或組件之實體資料之程序或模組
454．．．用於特性化與實體資料相關聯之電寄生之程序或模組
456．．．用於特性化與電寄生相關聯之電特性之程序或模組
458．．．用於識別或判定與電特性相關聯的與IR下降有關之約束之程序或模組
460．．．用於確保實體資料或與與IR下降有關之約束有關的其他資料之正確性之程序或模組
462．．．用於計算或判定一或多個調整或提供用以校正實體資料之一或多個提示之程序或模組
464．．．用於檢查或判定以確保在462處所計算或判定之一或多個調整不違反其他設計規則、約束或要求之程序或模組
466．．．用於應用該一或多個調整中之至少一些以修正實體資料或對使用者顯示該一或多個提示之程序或模組
468．．．計算節點
502．．．用於在使用者介面之第一顯示部分中顯示實體設計之一部分之程序或模組
504．．．用於接收使用者或系統對實體設計之該部分的操縱之程序或模組
506．．．用於判定且在第一顯示部分中顯示對該操縱的在原位可定製回應之程序或模組
508．．．用於顯示關於受到操縱影響的實體設計之部分或該設計之其他元件之電寄生、電特性及/或實體資料之一或多個結果之程序或模組
510．．．使用者介面
512．．．用於實體域電子電路設計工具或電路佈局編輯器
514．．．計算節點
602．．．用於識別、判定或更新電子電路實體設計的網、器件或組件之實體資料之程序或模組
604．．．用於特性化與組件之實體資料相關聯之電寄生之程序或模組
606．．．用於在於604處特性化電寄生後比較電寄生與一或多個對應的寄生約束之程序或模組
608．．．用於識別或接收來自使用者之寄生之程序或模組
610．．．計算節點
652．．．用於識別或建立示意圖設計之程序或模組
654．．．用於識別或接收寄生約束之程序或模組
656．．．用於至少部分基於示意圖至實體設計表示來映射寄生約束之程序或模組
658．．．用於識別、判定或更新電子電路實體設計的網、器件或組件之實體資料之程序或模組
660．．．用於特性化與實體資料相關聯之電寄生之程序或模組
662．．．用於將電寄生與寄生約束比較之程序或模組
664．．．用於計算一或多個調整或提供用以校正實體資料之一或多個提示之程序或模組
666．．．用於判定或檢查以確保一或多個調整或一或多個提示不違反其他約束、設計規則或要求之程序或模組
668．．．用於將該一或多個調整中之至少一者應用至實體資料相關聯於之組件之程序或模組
1400．．．計算系統/電腦系統
1406．．．匯流排
1407．．．處理器
1408．．．系統記憶體
1409．．．靜態儲存器件
1410．．．碟機
1411．．．顯示器
1412．．．輸入器件
1414．．．通信介面
1415．．．通信鏈路
1431．．．資料儲存系統
1432．．．資料庫
1433．．．資料介面
圖1說明在一些實施例中的用於實施具有電感知之電子電路設計之方法或系統之最高層級方塊圖。
圖2A至圖2B說明在一些實施例中的用於實施具有電感知之電子電路設計之方法或系統之較詳細方塊圖。
圖3A至圖3B說明在一些實施例中的用於實施具有電感知之電子電路設計之程序或模組之較多細節。
圖4A至圖4B說明在一些實施例中的用於實施具有電感知之電子電路設計之程序或模組之較多細節。
圖5說明在一些實施例中的用於實施具有電感知之電子電路設計之程序或模組之較多細節。
圖6A至圖6B說明在一些實施例中的用於實施具有電感知之電子電路設計的約束驗證之程序或模組之較多細節。
圖7描繪在一些實施例中的可在其上實施用於實施具有電感知之電子電路設計之方法之電腦化系統。
202．．．用於識別、判定或更新電子電路實體設計的網、器件或組件之實體資料之程序或模組
204．．．用於特性化與在202處所識別、判定或更新之實體資料相關聯的電寄生之程序或模組
206．．．用於將電寄生提供至模擬器之程序或模組
208．．．用於使用所提供之電寄生執行一或多個模擬之程序或模組
210．．．計算節點

Claims (35)

  1. 一種用於實施一具有電感知之電子電路設計之電腦實施方法，其包含：使用經程式化用以執行一程序之至少一處理器，該程序包含：識別、判定或更新該電子電路設計之一部分的、不完整之實體設計中之一組件的實體資料，該組件置於在該部分的、不完整之實體設計中沿著一部分的、不完整之網，其中該部分的、不完整之實體設計無法通過一佈局對示意圖檢查；特性化由該實體資料中的該組件之至少一實體特性造成或判定之一電寄生；及在完成該電子電路設計之該部分的、不完整之實體設計之前，藉由執行具有該電寄生之一模擬以特性化該電寄生之一電特性。
  2. 如請求項1之電腦實施方法，該程序進一步包含：確保該實體資料或與該電寄生或該電特性有關之其他資料之正確性。
  3. 如請求項2之電腦實施方法，其中確保該正確性之該動作包含：執行一基於提取之模擬。
  4. 如請求項3之電腦實施方法，其中執行該基於提取之模擬之該動作包含：識別或建立一用於該電子電路之至少一部分的示意圖 設計；及對該示意圖設計執行一模擬。
  5. 如請求項4之電腦實施方法，該程序進一步包含：將該電寄生映射至一示意圖表示；及將該示意圖表示提供至一模擬器以對該示意圖設計重新執行該模擬。
  6. 如請求項5之電腦實施方法，該程序進一步包含：將一實體設計前模擬結果與一模擬後結果比較。
  7. 如請求項1之電腦實施方法，其中特性化該電寄生之該動作包含：執行一電遷移或一IR下降分析。
  8. 如請求項7之電腦實施方法，其中特性化該電特性之該動作包含：使用該電遷移或該IR下降分析之至少一結果判定該電特性。
  9. 如請求項7之電腦實施方法，其中確保該正確性之該動作包含：判定該電特性是否符合一與電遷移有關之約束或一與IR下降有關之約束。
  10. 如請求項1之電腦實施方法，該程序進一步包含：至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一提示；及在一顯示器裝置上之一使用者介面中顯示該提示。
  11. 如請求項10之電腦實施方法，該程序進一步包含： 判定該調整是否造成對一或多個設計規則或一或多個約束之一或多個違反。
  12. 如請求項1之電腦實施方法，該程序進一步包含：至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一調整；及將該調整應用至該實體資料或應用至與該電寄生或該電特性有關之該其他資料。
  13. 如請求項12之電腦實施方法，其中將該調整應用至該實體資料之該動作係作為一或多個器件之一置放之一部分或一繞線程序之一部分來執行。
  14. 如請求項1之電腦實施方法，該程序進一步包含：在一使用者介面中提供一在原位可定製資訊。
  15. 如請求項14之電腦實施方法，提供該在原位可定製資訊之該動作包含：在一顯示器裝置上之一使用者介面之一第一顯示部分中顯示一實體設計之一部分；接收對該實體設計之該部分之一操縱；及判定且在該第一顯示部分中顯示對該操縱之一回應。
  16. 如請求項1之電腦實施方法，其中該部分實體設計未通過一佈局對示意圖檢查或驗證。
  17. 如請求項1之電腦實施方法，其中特性化該電寄生之該動作或特性化該電特性之該動作係在完成一網之建立或一現有網之修改之前或之時執行。
  18. 如請求項1之電腦實施方法，該程序進一步包含： 在一網或一部分網之建立或修改之完成之後且在在該部分實體設計中的一第二網之建立或修改之前驗證該電特性。
  19. 如請求項1之電腦實施方法，其中至少部分基於在一網經建立或完成之時該網上之一形狀或一組形狀執行特性化該電寄生之該動作或特性化該電特性之該動作。
  20. 一種用於實施一具有電感知之電子電路設計之系統，其包含：至少一處理器，其至少執行以下操作：識別、判定或更新該電子電路設計之一部分的、不完整之實體設計中之一組件的實體資料，該組件置於在該部分的、不完整之實體設計中沿著一部分的、不完整之網，其中該部分的、不完整之實體設計無法通過一佈局對示意圖檢查；特性化由該實體資料中的該組件之至少一實體特性造成或判定之一電寄生；及在完成該電子電路設計之該部分的、不完整之實體設計之前，藉由執行具有該電寄生之一模擬以特性化該電寄生之一電特性。
  21. 如請求項20之系統，其中該至少一處理器進一步至少執行以下操作：確保該實體資料或與該電寄生或該電特性有關之其他資料之正確性，其中確保該實體資料或其他資料之正確性之該至少一處理器進一步進行以下操作： 執行一基於提取之模擬，其中執行該提取之該至少一處理器進一步進行以下操作：識別或建立一用於該電子電路之至少一部分的示意圖設計；及對該示意圖設計執行一模擬；將該電寄生映射至一示意圖表示；及將該示意圖表示提供至一模擬器以對該示意圖設計重新執行該模擬。
  22. 如請求項20之系統，其中該至少一處理器進一步至少執行以下操作：至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一提示；及在一顯示器裝置上之一使用者介面中顯示該提示。
  23. 如請求項20之系統，其中該至少一處理器進一步至少執行以下操作：至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一調整；及將該調整應用至該實體資料或應用至與該電寄生或該電特性有關之該其他資料。
  24. 如請求項20之系統，其中該部分實體設計未通過一佈局對示意圖檢查或驗證。
  25. 如請求項20之系統，其中該至少一處理器在完成一網之建立或一現有網之修改之前或之時特性化該電寄生或特性化該電特性。
  26. 如請求項20之系統，其中該至少一處理器至少部分基於在一網經建立或完成之時該網上之一形狀或一組形狀特性化該電寄生或特性化該電特性。
  27. 如請求項20之系統，其中該至少一處理器作為一或多個器件之一置放之一部分或一繞線程序之一部分來將該調整應用至該實體資料。
  28. 一種包含一儲存有一指令序列的非暫時性電腦可讀儲存媒體之製造物，該等指令當由至少一處理器執行時使該至少一處理器執行一用於實施一具有電感知之電子電路設計之方法，該方法包含：使用包含至少一處理器之一電腦系統，該電腦系統經程式化用以執行一程序，該程序包含：識別、判定或更新該電子電路設計之一部分的、不完整之實體設計中之一組件的實體資料，該組件置於在該部分的、不完整之實體設計中沿著一部分的、不完整之網，其中該部分的、不完整之實體設計無法通過一佈局對示意圖檢查；特性化由該實體資料中的該組件之至少一實體特性造成或判定之一電寄生；及在完成該電子電路設計之該部分的、不完整之實體設計之前，藉由執行具有該電寄生之一模擬以特性化該電寄生之一電特性。
  29. 如請求項28之製造物，該程序進一步包含：確保該實體資料或與該電寄生或該電特性有關之其他 資料之正確性，其中確保該實體資料或其他資料之正確性之動作包含：執行一基於提取之模擬，執行該提取之動作包含：識別或建立一用於該電子電路之至少一部分的示意圖設計；及對該示意圖設計執行一模擬；將該電寄生映射至一示意圖表示；及將該示意圖表示提供至一模擬器以對該示意圖設計重新執行該模擬。
  30. 如請求項28之製造物，該程序進一步包含：至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一提示；及在一顯示器裝置上之一使用者介面中顯示該提示。
  31. 如請求項28之製造物，該程序進一步包含：至少部分基於確保該實體資料或該其他資料之該正確性之該動作之一結果判定一調整；及將該調整應用至該實體資料或應用至與該電寄生或該電特性有關之該其他資料。
  32. 如請求項28之製造物，其中該部分實體設計未通過一佈局對示意圖檢查或驗證。
  33. 如請求項28之製造物，其中特性化該電寄生之該動作或特性化該電特性之該動作係在完成一網之建立或一現有網之修改之前或之時執行。
  34. 如請求項28之製造物，其中至少部分基於在一網經建立 或完成之時該網上之一形狀或一組形狀執行特性化該電寄生之該動作或特性化該電特性之該動作。
  35. 如請求項28之製造物，其中將該調整應用至該實體資料之該動作係作為一或多個器件之一置放之一部分或一繞線程序之一部分來執行。
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8386975B2 (en) * 2007-12-27 2013-02-26 Cadence Design Systems, Inc. Method, system, and computer program product for improved electrical analysis
US8521483B1 (en) * 2010-06-02 2013-08-27 Cadence Design Systems, Inc. Method and apparatus for concurrent design of modules across different design entry tools targeted to single simulation
US8782577B2 (en) 2010-07-24 2014-07-15 Cadence Design Systems, Inc. Method, apparatus, and article of manufacture for providing in situ, customizable information in designing electronic circuits with electrical awareness
US8694950B2 (en) 2010-07-24 2014-04-08 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing electronic circuit designs with electrical awareness
US8726207B2 (en) * 2011-05-25 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. On-the-fly device characterization from layouts of circuits
US9177095B1 (en) * 2011-10-26 2015-11-03 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for creating or manipulating electrical data sets for an electronic design
US8769456B1 (en) 2011-10-26 2014-07-01 Cadence Design Systems, Inc. Methods, systems, and articles for implementing extraction and electrical analysis-driven module creation
US8510702B2 (en) * 2011-11-15 2013-08-13 Texas Instruments Incorporated Interactive routing editor with symbolic and geometric views for integrated circuit layout
US8694943B1 (en) * 2011-12-30 2014-04-08 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing electronic designs with connectivity and constraint awareness
US8645902B1 (en) 2011-12-30 2014-02-04 Cadence Design Systems, Inc. Methods, systems, and computer program products for implementing interactive coloring of physical design components in a physical electronic design with multiple-patterning techniques awareness
US8595662B1 (en) 2011-12-30 2013-11-26 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing a physical design of an electronic circuit with automatic snapping
US9064063B1 (en) 2011-12-30 2015-06-23 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing interactive, real-time checking or verification of complex constraints
US8656325B2 (en) * 2012-01-12 2014-02-18 International Business Machines Corporation Integrated circuit design method and system
US8631372B2 (en) * 2012-02-10 2014-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of electromigration mitigation in stacked IC designs
US9053289B1 (en) 2012-04-12 2015-06-09 Cadence Design Systems, Inc. Method and system for implementing an improved interface for designing electronic layouts
US8621409B2 (en) * 2012-04-30 2013-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for reducing layout-dependent effects
US8793632B2 (en) * 2012-05-31 2014-07-29 Freescale Semiconductor, Inc. Techniques for electromigration stress determination in interconnects of an integrated circuit
US8732641B1 (en) * 2012-11-15 2014-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern matching based parasitic extraction with pattern reuse
US8826211B1 (en) * 2012-11-30 2014-09-02 Cadence Design Systems, Inc. Graphical user interface for physically aware clock tree planning
US9141746B1 (en) * 2014-03-31 2015-09-22 Cadence Design Systems, Inc. System and method to drag instance master physical shell
US8898608B1 (en) * 2013-07-15 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for displaying timing information of an integrated circuit floorplan
US9152751B2 (en) * 2013-09-30 2015-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal lines for preventing AC electromigration
US9384317B1 (en) * 2013-11-01 2016-07-05 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing electronic designs using constraint driven techniques
US9092589B2 (en) * 2013-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design flow with device array layout generation
US10445699B2 (en) * 2014-01-30 2019-10-15 Mentor Graphics Corporation Social electronic design automation
US9569583B2 (en) 2014-04-07 2017-02-14 TallannQuest LLC Method and system for computer-aided design of radiation-hardened integrated circuits
DE102014220215A1 (de) * 2014-10-07 2016-04-07 Robert Bosch Gmbh Verfahren zur drahtlosen Kommunikation
JP6435546B2 (ja) * 2014-10-17 2018-12-12 ディップソール株式会社 銅−ニッケル合金電気めっき装置
CN105653744A (zh) * 2014-11-13 2016-06-08 中芯国际集成电路制造(上海)有限公司 版图布局的设计方法及装置
US9471738B2 (en) * 2015-02-05 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for capacitance extraction
US10783292B1 (en) 2015-05-21 2020-09-22 Pulsic Limited Automated analog layout
US9679099B2 (en) 2015-07-01 2017-06-13 International Business Machines Corporation De-coupling capacitance placement
US9740815B2 (en) 2015-10-26 2017-08-22 Globalfoundries Inc. Electromigration-aware integrated circuit design methods and systems
US10282507B2 (en) * 2015-11-24 2019-05-07 Oracle International Corporation Method and system for determining circuit failure rate
US10127338B2 (en) * 2015-12-15 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. System, method and associated computer readable medium for designing integrated circuit with pre-layout RC information
US10216870B2 (en) * 2016-01-13 2019-02-26 International Business Machines Corporation Methodology to prevent metal lines from current pulse damage
US20170308639A1 (en) * 2016-04-25 2017-10-26 Mediatek Inc. Method for analyzing ir drop and electromigration of ic
US9990454B2 (en) 2016-06-03 2018-06-05 International Business Machines Corporation Early analysis and mitigation of self-heating in design flows
US10161994B2 (en) * 2016-06-14 2018-12-25 Formfactor Beaverton, Inc. Systems and methods for electrically testing electromigration in an electromigration test structure
US10445457B1 (en) * 2016-06-30 2019-10-15 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing a physical design of an electronic design with DFM and design specification awareness
US10237644B1 (en) 2016-09-23 2019-03-19 Apple Inc. Enhancing a listening experience by adjusting physical attributes of an audio playback system based on detected environmental attributes of the system's environment
US10331843B1 (en) * 2016-09-27 2019-06-25 Altera Corporation System and method for visualization and analysis of a chip view including multiple circuit design revisions
TWI750155B (zh) * 2017-03-03 2021-12-21 聯華電子股份有限公司 自動產出設計規範驗證(drc)的系統與其方法
US10380314B1 (en) * 2017-05-10 2019-08-13 Cadence Design Systems, Inc. System and method for estimating current in an electronic circuit design
US10521097B1 (en) 2017-09-29 2019-12-31 Cadence Design Systems, Inc. User interface to implement topology integrity throughout routing implementations
US10423753B1 (en) * 2017-09-29 2019-09-24 Cadence Design Systems, Inc. Method and apparatus for efficient and accurate signal electromigration analysis of digital-on-top designs with complex interface pin shapes
US10423751B2 (en) 2017-09-29 2019-09-24 International Business Machines Corporation Semiconductor package floating metal checks
US10423752B2 (en) 2017-09-29 2019-09-24 International Business Machines Corporation Semiconductor package metal shadowing checks
US10558780B1 (en) 2017-09-30 2020-02-11 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing schematic driven extracted views for an electronic design
US10678978B1 (en) * 2017-09-30 2020-06-09 Cadence Design Systems, Inc. Methods, systems, and computer program product for binding and back annotating an electronic design with a schematic driven extracted view
US10467370B1 (en) 2017-09-30 2019-11-05 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing a net as a transmission line model in a schematic driven extracted view for an electronic design
US10551431B1 (en) * 2017-12-22 2020-02-04 Cadence Design Systems, Inc. EM-compliance topology in a tree router
US10592628B2 (en) * 2018-01-17 2020-03-17 Mentor Graphics Corporation Parasitic extraction based on compact representation of process calibration data
US10073440B1 (en) * 2018-02-13 2018-09-11 University Of Central Florida Research Foundation, Inc. Method for the design and manufacture of composites having tunable physical properties
US10783296B1 (en) * 2018-06-08 2020-09-22 Diakopto, Inc. Matched net and device analysis based on parasitics
US11107714B2 (en) * 2018-10-31 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Electromigration evaluation methodology with consideration of thermal and signal effects
US11074391B2 (en) * 2019-01-22 2021-07-27 International Business Machines Corporation Characterizing and simulating library gates to enable identification and elimination of electromigration violations in semiconductor chips
US10997333B1 (en) 2019-12-05 2021-05-04 Cadence Design Systems, Inc. Methods, systems, and computer program product for characterizing an electronic design with a schematic driven extracted view
US11853680B2 (en) * 2020-07-06 2023-12-26 Synopsys, Inc. Incremental routing based pin assignment

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1215273B (it) 1985-05-09 1990-01-31 Ates Componenti Elettron Procedimento e dispositivo per identificare transistori parassiti in una struttura integrata.
US5555201A (en) 1990-04-06 1996-09-10 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information
US5553002A (en) 1990-04-06 1996-09-03 Lsi Logic Corporation Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, using milestone matrix incorporated into user-interface
US5544067A (en) 1990-04-06 1996-08-06 Lsi Logic Corporation Method and system for creating, deriving and validating structural description of electronic system from higher level, behavior-oriented description, including interactive schematic design and simulation
US5469366A (en) 1993-09-20 1995-11-21 Lsi Logic Corporation Method and apparatus for determining the performance of nets of an integrated circuit design on a semiconductor design automation system
US5903469A (en) 1994-11-08 1999-05-11 Synopsys, Inc. Method of extracting layout parasitics for nets of an integrated circuit using a connectivity-based approach
US5629857A (en) 1994-11-15 1997-05-13 International Business Machines Corporation Method and system for indicating a status of a circuit design
US5872952A (en) 1995-04-17 1999-02-16 Synopsys, Inc. Integrated circuit power net analysis through simulation
US7076410B1 (en) 1997-01-27 2006-07-11 Unisys Corporation Method and apparatus for efficiently viewing a number of selected components using a database editor tool
US6910200B1 (en) 1997-01-27 2005-06-21 Unisys Corporation Method and apparatus for associating selected circuit instances and for performing a group operation thereon
US6131182A (en) * 1997-05-02 2000-10-10 International Business Machines Corporation Method and apparatus for synthesizing and optimizing control logic based on SRCMOS logic array macros
US6072945A (en) 1997-06-26 2000-06-06 Sun Microsystems Inc. System for automated electromigration verification
US6378110B1 (en) * 1998-03-31 2002-04-23 Synopsys, Inc. Layer-based rule checking for an integrated circuit layout
US7016794B2 (en) 1999-03-16 2006-03-21 Lsi Logic Corporation Floor plan development electromigration and voltage drop analysis tool
US6449578B1 (en) 1999-06-30 2002-09-10 Hewlett-Packard Company Method and apparatus for determining the RC delays of a network of an integrated circuit
US6507932B1 (en) * 1999-07-02 2003-01-14 Cypress Semiconductor Corp. Methods of converting and/or translating a layout or circuit schematic or netlist thereof to a simulation schematic or netlist, and/or of simulating function(s) and/or performance characteristic(s) of a circuit
US6381730B1 (en) * 1999-07-09 2002-04-30 Sequence Design, Inc. Method and system for extraction of parasitic interconnect impedance including inductance
US6581191B1 (en) 1999-11-30 2003-06-17 Synplicity, Inc. Hardware debugging in a hardware description language
WO2001054001A1 (en) 2000-01-18 2001-07-26 Cadence Design Systems, Inc. Adaptable circuit blocks for use in multi-block chip design
US6499130B1 (en) * 2000-02-17 2002-12-24 Avant! Corporation Methods, apparatus and computer program products that perform layout versus schematic comparison of integrated circuits using advanced symmetry resolution techniques
US6665845B1 (en) 2000-02-25 2003-12-16 Sun Microsystems, Inc. System and method for topology based noise estimation of submicron integrated circuit designs
US6584606B1 (en) 2000-06-01 2003-06-24 International Business Machines Corporation Fast method of I/O circuit placement and electrical rule checking
US6539533B1 (en) 2000-06-20 2003-03-25 Bae Systems Information And Electronic Systems Integration, Inc. Tool suite for the rapid development of advanced standard cell libraries
US6889370B1 (en) 2000-06-20 2005-05-03 Unisys Corporation Method and apparatus for selecting and aligning cells using a placement tool
EP1370992A2 (en) 2000-10-18 2003-12-17 Chipworks Design analysis workstation for analyzing integrated circuits
US6557153B1 (en) 2000-11-15 2003-04-29 Reshape, Inc. Method and system for implementing a user interface for performing physical design operations on an integrated circuit netlist
US6507940B2 (en) * 2001-05-02 2003-01-14 Oridus, Inc. Method for generating information for a window view of an integrated circuit from layout-formatted data
US7103863B2 (en) 2001-06-08 2006-09-05 Magma Design Automation, Inc. Representing the design of a sub-module in a hierarchical integrated circuit design and analysis system
US6728942B2 (en) * 2001-06-12 2004-04-27 Conexant Systems, Inc. Method and system for predictive MOSFET layout generation with reduced design cycle
US6643836B2 (en) 2001-08-29 2003-11-04 Intel Corporation Displaying information relating to a logic design
US6523150B1 (en) 2001-09-28 2003-02-18 International Business Machines Corporation Method of designing a voltage partitioned wirebond package
US6701508B1 (en) * 2001-11-19 2004-03-02 Cypress Semiconductor Corporation Method and system for using a graphics user interface for programming an electronic device
CA2415810C (en) 2002-01-07 2013-04-02 Analog Design Automation Inc. Method of schematic-level ams topology optimization using direct representations
US6877148B1 (en) 2002-04-07 2005-04-05 Barcelona Design, Inc. Method and apparatus for routing an integrated circuit
AU2003274370A1 (en) 2002-06-07 2003-12-22 Praesagus, Inc. Characterization adn reduction of variation for integrated circuits
US7152215B2 (en) 2002-06-07 2006-12-19 Praesagus, Inc. Dummy fill for integrated circuits
US6954915B2 (en) * 2002-07-31 2005-10-11 Agilent Technologies, Inc. System and methods for pre-artwork signal-timing verification of an integrated circuit design
US6766498B2 (en) 2002-08-28 2004-07-20 Advanced Micro Devices, Inc. Extracting wiring parasitics for filtered interconnections in an integrated circuit
JP3944030B2 (ja) 2002-08-30 2007-07-11 キヤノン株式会社 ネットワークデバイス制御装置、ネットワークデバイス制御方法および該制御方法を実現するためのプログラム
JP2004102772A (ja) 2002-09-11 2004-04-02 Renesas Technology Corp 設計検証装置
JP2004139181A (ja) * 2002-10-15 2004-05-13 Renesas Technology Corp レイアウト装置及びプログラム
US6981238B1 (en) 2002-10-22 2005-12-27 Cypress Semiconductor Corporation Verification of integrated circuit designs using buffer control
KR100459731B1 (ko) 2002-12-04 2004-12-03 삼성전자주식회사 반도체 집적회로의 시뮬레이션을 위한 인터커넥션 영향을포함한 선택적 연결정보를 생성하는 장치 및 그 방법
US6922823B2 (en) 2002-12-13 2005-07-26 Lsi Logic Corporation Method for creating derivative integrated circuit layouts for related products
US7827017B2 (en) 2002-12-17 2010-11-02 Cadence Design Systems, Inc. Method and system for implementing circuit simulators
US6817004B2 (en) 2003-01-22 2004-11-09 Lsi Logic Corporation Net segment analyzer for chip CAD layout
US7178118B2 (en) 2003-05-30 2007-02-13 Synplicity, Inc. Method and apparatus for automated circuit design
US7243317B2 (en) 2003-05-30 2007-07-10 Illinios Institute Of Technology Parameter checking method for on-chip ESD protection circuit physical design layout verification
US7251800B2 (en) 2003-05-30 2007-07-31 Synplicity, Inc. Method and apparatus for automated circuit design
US7206731B2 (en) 2003-06-02 2007-04-17 Agilent Technologies, Inc. Electromagnetic/circuit co-simulation and co-optimization with parametric layout components
US7209105B2 (en) * 2003-06-06 2007-04-24 Clairvoyante, Inc System and method for compensating for visual effects upon panels having fixed pattern noise with reduced quantization error
US7260562B2 (en) * 2003-06-30 2007-08-21 Intel Corporation Solutions for constraint satisfaction problems requiring multiple constraints
US6842714B1 (en) 2003-08-22 2005-01-11 International Business Machines Corporation Method for determining the leakage power for an integrated circuit
US7155689B2 (en) * 2003-10-07 2006-12-26 Magma Design Automation, Inc. Design-manufacturing interface via a unified model
US7089129B2 (en) 2003-11-12 2006-08-08 International Business Machines Corporation Electromigration check of signal nets using net capacitance to evaluate thermal characteristics
US20050114818A1 (en) 2003-11-21 2005-05-26 Lsi Logic Corporation Chip design command processor
US7181383B1 (en) 2003-11-26 2007-02-20 Cadence Design Systems, Inc. System and method for simulating a circuit having hierarchical structure
US7356784B1 (en) 2003-12-05 2008-04-08 Cadence Design Systems, Inc. Integrated synthesis placement and routing for integrated circuits
WO2007070879A1 (en) 2005-12-17 2007-06-21 Gradient Design Automation, Inc. Simulation of ic temperature distributions using an adaptive 3d grid
US20070234266A1 (en) 2004-02-07 2007-10-04 Chao-Chiang Chen Method of optimizing IC logic performance by static timing based parasitic budgeting
US7139990B2 (en) 2004-03-23 2006-11-21 International Business Machines Corporation Method of checking the layout versus the schematic of multi-fingered MOS transistor layouts using a sub-circuit based extraction
TWI262411B (en) 2004-05-07 2006-09-21 Dorado Design Automation Inc Integrated circuit design system
US20050268269A1 (en) 2004-06-01 2005-12-01 Tera Systems, Inc. Methods and systems for cross-probing in integrated circuit design
US20050268258A1 (en) 2004-06-01 2005-12-01 Tera Systems, Inc. Rule-based design consultant and method for integrated circuit design
US7350164B2 (en) 2004-06-04 2008-03-25 Carnegie Mellon University Optimization and design method for configurable analog circuits and devices
US7275230B2 (en) 2004-06-11 2007-09-25 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods to gather and display pin congestion statistics using graphical user interface
US7347621B2 (en) * 2004-07-16 2008-03-25 International Business Machines Corporation Method and system for real-time estimation and prediction of the thermal state of a microprocessor unit
US7278120B2 (en) 2004-07-23 2007-10-02 Synplicity, Inc. Methods and apparatuses for transient analyses of circuits
US20060101368A1 (en) 2004-09-08 2006-05-11 Mentor Graphics Corporation Distributed electronic design automation environment
US7458045B2 (en) 2004-10-29 2008-11-25 Synopsys, Inc. Silicon tolerance specification using shapes as design intent markers
US7240310B2 (en) 2004-12-07 2007-07-03 International Business Machines Corporation Method, system and program product for evaluating a circuit
US7228514B2 (en) * 2005-01-21 2007-06-05 International Business Machines Corporation Method, system and computer program product for automatically estimating pin locations and interconnect parasitics of a circuit layout
US7281230B2 (en) 2005-04-20 2007-10-09 Taiwan Semiconductor Manufacturing Company Method of using mixed multi-Vt devices in a cell-based design
US7596771B2 (en) 2005-05-10 2009-09-29 Texas Instruments Incorporated Distributed element generator, method of generating distributed elements and an electronic design automation tool employing the same
US7552409B2 (en) * 2005-06-07 2009-06-23 Synopsys, Inc. Engineering change order process optimization
JP4600823B2 (ja) 2005-06-30 2010-12-22 富士通株式会社 電子回路解析プログラム、方法及び装置
US7526739B2 (en) 2005-07-26 2009-04-28 R3 Logic, Inc. Methods and systems for computer aided design of 3D integrated circuits
EP1907956B1 (en) 2005-07-26 2012-12-26 Mentor Graphics Corporation Accelerated analog and/or rf simulation
US7904852B1 (en) 2005-09-12 2011-03-08 Cadence Design Systems, Inc. Method and system for implementing parallel processing of electronic design automation tools
US7331029B2 (en) 2005-09-22 2008-02-12 International Business Machines Corporation Method and system for enhancing circuit design process
US7398500B1 (en) 2005-09-30 2008-07-08 Taray Technologies Netlist synthesis and automatic generation of PC board schematics
FR2893159B1 (fr) 2005-11-04 2013-02-08 Edxact Sa Procede et dispositif pour l'analyse de circuits integres
US7363607B2 (en) 2005-11-08 2008-04-22 Pulsic Limited Method of automatically routing nets according to parasitic constraint rules
US20070118827A1 (en) 2005-11-21 2007-05-24 Asifur Rahman Method and apparatus for integrated circuit fault isolation and failure analysis using linked tools cockpit
US7921383B1 (en) 2006-01-11 2011-04-05 Olambda, Inc Photolithographic process simulation including efficient result computation for multiple process variation values
US7626626B2 (en) * 2006-01-13 2009-12-01 Micron Technology, Inc. Method and apparatus providing pixel storage gate charge sensing for electronic stabilization in imagers
EP1864219A1 (en) * 2006-02-28 2007-12-12 Mentor Graphics Corporation Monitoring physical parameters in an emulation environment
US7490303B2 (en) 2006-03-03 2009-02-10 International Business Machines Corporation Identifying parasitic diode(s) in an integrated circuit physical design
JP2007286691A (ja) * 2006-04-12 2007-11-01 Toshiba Corp 集積回路設計装置
US8332793B2 (en) 2006-05-18 2012-12-11 Otrsotech, Llc Methods and systems for placement and routing
US20070288881A1 (en) 2006-06-12 2007-12-13 Sreeni Maheshwarla Method of merging designs of an integrated circuit from a plurality of sources
US7640527B1 (en) 2006-06-29 2009-12-29 Xilinx, Inc. Method and apparatus for partial reconfiguration circuit design for a programmable device
US7761834B2 (en) 2006-07-20 2010-07-20 Solido Design Automation Inc. Interactive schematic for use in analog, mixed-signal, and custom digital circuit design
JP4799311B2 (ja) * 2006-08-01 2011-10-26 パナソニック株式会社 エレクトロマイグレーション検証方法
KR101269055B1 (ko) * 2006-08-19 2013-05-29 삼성전자주식회사 레이아웃의 수율을 높이기 위한 방법 및 상기 방법이저장된 기록 매체
US20080061843A1 (en) 2006-09-11 2008-03-13 Asier Goikoetxea Yanci Detecting voltage glitches
US7802222B2 (en) 2006-09-25 2010-09-21 Cadence Design Systems, Inc. Generalized constraint collection management method
US20080086709A1 (en) * 2006-10-05 2008-04-10 Dan Rittman System and method for automatic elimination of electromigration and self heat violations during construction of a mask layout block, maintaining the process design rules (DRC Clean) and layout connectivity (LVS Clean) correctness
US8127260B1 (en) * 2006-11-22 2012-02-28 Cadence Design Systems, Inc. Physical layout estimator
US7665048B2 (en) 2006-12-18 2010-02-16 Cadence Design Systems, Inc. Method and system for inspection optimization in design and production of integrated circuits
US7559045B2 (en) 2006-12-22 2009-07-07 Inventec Corporation Database-aided circuit design system and method therefor
US7810063B1 (en) * 2007-02-01 2010-10-05 Cadence Design Systems, Inc. Graphical user interface for prototyping early instance density
US7574682B2 (en) * 2007-02-28 2009-08-11 Freescale Semiconductor, Inc. Yield analysis and improvement using electrical sensitivity extraction
US7698677B2 (en) 2007-03-31 2010-04-13 Freescale Semiconductor, Inc. On-chip decoupling capacitance and power/ground network wire co-optimization to reduce dynamic noise
TWI334554B (en) 2007-07-27 2010-12-11 King Yuan Electronics Co Ltd Method for designing stacked pattern of printed circuit board and the system, device and computer-readable medium thereof
US7805698B1 (en) 2007-09-19 2010-09-28 Cadence Design Systems, Inc. Methods and systems for physical hierarchy configuration engine and graphical editor
US7784007B2 (en) 2007-09-27 2010-08-24 United Microelectronics Corp. Method for automatically producing layout information
WO2009105138A2 (en) 2007-11-30 2009-08-27 Coventor, Inc. A system and method for three-dimensional schematic capture and result visualization of multi-physics system models
JP4938696B2 (ja) * 2008-01-24 2012-05-23 ソニー株式会社 半導体装置の設計プログラムおよび半導体装置の設計システム
US7966588B1 (en) 2008-01-26 2011-06-21 National Semiconductor Corporation Optimization of electrical circuits
US20100023897A1 (en) * 2008-02-20 2010-01-28 Pikus Fedor G Property-Based Classification In Electronic Design Automation
US8209650B2 (en) 2008-04-16 2012-06-26 Texas Instruments Incorporated Method and system for entry and verification of parasitic design constraints for analog integrated circuits
US7853915B2 (en) * 2008-06-24 2010-12-14 Synopsys, Inc. Interconnect-driven physical synthesis using persistent virtual routing
US7996812B2 (en) * 2008-08-14 2011-08-09 International Business Machines Corporation Method of minimizing early-mode violations causing minimum impact to a chip design
US8150638B1 (en) 2008-08-25 2012-04-03 Xilinx, Inc. Predicting parasitic capacitance in schematic circuit simulations using sub-circuit modeling
US8136068B2 (en) 2008-09-30 2012-03-13 Cadence Design Systems, Inc. Methods, systems, and computer program products for implementing compact manufacturing models in electronic design automation
US8261228B1 (en) 2008-10-01 2012-09-04 Cadence Design Systems, Inc. Technique for modeling parasitics from layout during circuit design and for parasitic aware circuit design using modes of varying accuracy
US8091055B2 (en) * 2009-01-26 2012-01-03 Synopsys, Inc. Method and apparatus for managing violations and error classifications during physical verification
US8024051B2 (en) 2009-02-24 2011-09-20 Oracle America, Inc. Parallel power grid analysis
US8141013B2 (en) 2009-06-30 2012-03-20 International Business Machines Corporation Method and system of linking on-chip parasitic coupling capacitance into distributed pre-layout passive models
US8799850B2 (en) 2009-10-29 2014-08-05 Synopsys, Inc. Simulation-based design state snapshotting in electronic design automation
US8407646B2 (en) * 2010-02-11 2013-03-26 Synopsys, Inc. Active net and parasitic net based approach for circuit simulation and characterization
US8694950B2 (en) 2010-07-24 2014-04-08 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing electronic circuit designs with electrical awareness
US8495556B2 (en) 2010-11-09 2013-07-23 Chipworks Inc. Circuit visualization using flightlines

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