JP2004139181A - レイアウト装置及びプログラム - Google Patents

レイアウト装置及びプログラム Download PDF

Info

Publication number
JP2004139181A
JP2004139181A JP2002300876A JP2002300876A JP2004139181A JP 2004139181 A JP2004139181 A JP 2004139181A JP 2002300876 A JP2002300876 A JP 2002300876A JP 2002300876 A JP2002300876 A JP 2002300876A JP 2004139181 A JP2004139181 A JP 2004139181A
Authority
JP
Japan
Prior art keywords
layout
voltage drop
degree
circuit
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002300876A
Other languages
English (en)
Inventor
Takeo Hasegawa
長谷川 岳穂
Tsunehiro Koyama
小山 恒弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2002300876A priority Critical patent/JP2004139181A/ja
Priority to US10/404,062 priority patent/US6971074B2/en
Publication of JP2004139181A publication Critical patent/JP2004139181A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/36Circuit design at the analogue level
    • G06F30/367Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】設計対象の半導体集積回路のレイアウトにおける電圧降下対策を効果的に且つ迅速に実行することができるレイアウト装置を提供する。
【解決手段】半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合が所定の閾値を超える領域を含む領域群からなる処理対象箇所を抽出する処理内容設定部5と、処理対象箇所内の電源配線11や接続点12などの回路構成要素に対して上記領域間における電圧降下の度合の高低差を軽減させるレイアウト変更処理を施すレイアウト生成部6とを備える。
【選択図】    図1

Description

【0001】
【発明の属する技術分野】
この発明は自動配置配線により半導体集積回路のレイアウトを設計するレイアウト装置に係り、特に半導体集積回路内における電圧降下の度合の高低差を軽減させるレイアウト変更処理を施すレイアウト装置、及びこれをコンピュータに実行させるプログラムに関するものである。
【0002】
【従来の技術】
近年の半導体製造技術の微細化に伴って配線の薄膜化や配線幅の縮小化が促進され、配線抵抗や配線容量が増大する傾向にある。このため、半導体集積回路を設計する上で配線の寄生素子を考慮することが重要な設計要素となっている。
【0003】
また、半導体集積回路内に電源電圧を供給する電源配線の設計において、回路の消費電流や、抵抗、容量及びインダクタンスなどの電源配線の寄生素子により、電源配線に電圧変動が生じる。特に、半導体集積回路の動作周波数が高くなるにつれて、配線抵抗に起因する電圧降下によって信号伝搬の遅延時間が変化し、設計規格からずれた動作となってしまう。このような場合、レイアウト設計後の論理シミュレーション時において正常な動作が確認されていても、実際の動作においてはそれが再現されないということが起こり得る。
【0004】
そこで、従来では、半導体集積回路のレイアウトデータに対して電圧降下解析を実行した結果から、設計者が上述したような不具合が発生するであろうレイアウト上の領域を特定し、設計規格に沿うようなレイアウトに変更する処理を実施していた。
【0005】
具体的に説明すると、半導体集積回路のレイアウト上の各回路構成要素における抵抗情報などを用いて電圧降下解析を実行し、当該レイアウトデータのイメージ上に電源配線や接地配線などの各回路構成要素の電圧降下の度合を色分けして段階的に表示する(例えば、特許文献1参照)。
当該表示情報を基に設計者がレイアウト上の電圧降下の度合の高低差が大きい箇所を抽出し、配線の数や幅を増加させる、いわゆる配線を補強する処理を施すことで電圧降下を抑制せさていた。
【0006】
【特許文献1】
特開平9−55433号公報
【0007】
【発明が解決しようとする課題】
上述したように、従来では、半導体集積回路の設計者が、電圧降下の解析結果から電圧降下に起因する不具合が生じるおそれがあるレイアウト上の領域を特定し、回路全体が設計規格で許容される範囲で動作するように、当該領域における電源配線や接地配線などの配線や回路セルの再配置を実行していた。つまり、設計者は、レイアウト上での修正が回路全体にどのような影響を与えるかを常に把握していなければならない上に、試行錯誤によらなければ適切な電圧降下対策となり得るレイアウト変更を実施することができない場合もある。このため、設計する回路規模が大きくなると電圧降下対策に要する設計者の労力が膨大なものになり、ひいては電圧降下に対する処置を施す分だけ開発工期が遅れてしまうという課題があった。
【0008】
この発明は上記のような課題を解決するためになされたもので、半導体集積回路のレイアウト上での各回路構成要素の電圧降下の度合を所定の閾値と比較した結果に基づいて、電圧降下の高低差に起因する不具合が生じるおそれがある上記回路内の領域を抽出し、当該領域内の回路構成要素に対して電圧降下の高低差を軽減させるレイアウト変更処理を施すことで、設計対象の半導体集積回路のレイアウトにおける電圧降下対策を効果的に且つ迅速に実行することができるレイアウト装置、及びこれをコンピュータに実行させるプログラムを得ることを目的とする。
【0009】
【課題を解決するための手段】
この発明に係るレイアウト装置は、半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合が所定の閾値を超える領域を含む領域群からなる処理対象箇所を抽出する処理内容設定部と、処理対象箇所内の回路構成要素に対して、上記領域間における電圧降下の度合の高低差を軽減させるレイアウト変更処理を施すレイアウト生成部とを備えるものである。
【0010】
また、半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合の高低差が生じている領域群からなる処理対象箇所を抽出する処理内容設定部と、上記処理対象箇所内の回路構成要素に対して、電圧降下の度合が所定の閾値を超える領域を含むとき電圧降下を抑制するレイアウト変更処理を施すと共に、上記度合が所定の閾値を超えないとき電圧降下を助長するレイアウト変更処理を施すレイアウト生成部とを備えるものである。
【0011】
【発明の実施の形態】
実施の形態1.
図1はこの発明の実施の形態1によるレイアウト装置の構成を示す図である。図において、実施の形態1によるレイアウト装置1は、半導体集積回路の回路レイアウトを作成すると共に、電圧降下解析の結果に基づいて再レイアウト処理を実行する。このレイアウト装置1は、後述する各構成要素の機能を具現化するプログラムを実行するコンピュータから構成される。
【0012】
レイアウト装置1内の構成要素について説明すると、レイアウトデータ2は、ネットリスト2aの回路接続情報やタイミング制約に基づいてレイアウト生成部6がセルや配線などの回路構成要素を自動配置配線することで生成される。このレイアウトデータ2が電圧降下解析の対象となる。電圧降下解析部3は、レイアウトデータ2に対する電圧降下解析を実行する構成部であり、設計対象の半導体集積回路のレイアウト上での各回路構成要素の電圧降下を算出する。また、電圧降下解析部3は、レイアウト装置1を構成するコンピュータに実行されるプログラムによって具現化することができる。
【0013】
再レイアウト用処理情報(記憶部)4は、電圧降下対策として実行する再レイアウトの内容を規定する情報であり、例えば電圧降下を抑制する処理として電源配線を補強するレイアウトを規定する情報や、電圧降下を助長する処理として電源配線を間引くレイアウトを規定する情報などから構成される。また、再レイアウト用処理情報4は、レイアウト装置1を構成するコンピュータに標準的に搭載されるハードディスク装置や、当該コンピュータが読み取り可能なCD−ROMなどの記憶媒体に記憶される。
【0014】
処理内容設定部5は、再レイアウト用処理情報4から電圧降下を抑制又は助長する処理に関する情報を選択してレイアウト生成部6に設定する。レイアウト生成部6は、レイアウトデータ2を生成すると共に、処理内容設定部5からの設定内容に従って電圧降下対策としての再レイアウトを実行する。また、処理内容設定部5及びレイアウト生成部6は、レイアウト装置1を構成するコンピュータに実行されるプログラムによって具現化することができる。
【0015】
次に動作について説明する。
図2は図1中のレイアウト装置の動作を示すフロー図であり、この図に沿って再レイアウト処理の詳細を説明する。
先ず、レイアウト生成部6が作成したレイアウトデータ2は、電圧降下解析部3に送出される(ステップST1)。電圧降下解析部3では、動的解析手法などの既存の技術を用いて、レイアウト上での電源配線や接地配線などの各回路構成要素を流れる電流値を求める。このあと、電圧降下解析部3は、各部を流れる電流値と配線抵抗に基づいて電圧値を算出し、規定値を100%として電圧降下の度合を計算する(ステップST2)。
【0016】
続いて、電圧降下解析部3は、当該レイアウト上を上記各回路構成要素の電圧降下の度合に応じた領域ごとに分類する(ステップST3)。当該領域ごとの電圧値情報は、電圧降下解析部3から処理内容設定部5に送出される。処理内容設定部5は、電圧降下解析部3からの電圧値情報に基づいて当該レイアウト上での各領域8,9,10に応じた電圧降下の度合が所定の閾値を越えるか否かを判定し、電圧降下を抑制する処理を実行するか、電圧降下を助長する処理を実行するかを選択する(ステップST4)。
【0017】
上記所定の閾値は、設計されたレイアウトの半導体集積回路内から電圧降下の度合の高低差に起因する不具合が生じるおそれがある領域を抽出するための電圧降下の度合に対する基準値である。例えば、電圧降下解析とレイアウト変更を繰り返して、当該半導体集積回路が規格通りの動作を示した場合における、電圧降下の度合を上記閾値として決定するようにしてもよい。
【0018】
ステップST4にて、電圧降下の度合が所定の閾値を越えると判定された部分に対して、処理内容設定部5は、再レイアウト用処理情報4から電圧降下を抑制する処理情報を読み込む(ステップST5)。一方、電圧降下の度合が所定の閾値を越えない部分に対して、処理内容設定部5は、再レイアウト用処理情報4から電圧降下を助長する処理情報を読み込む(ステップST6)。
【0019】
続いて、処理内容設定部5は、レイアウト上での各領域を特定する情報及びこれら領域により構成される部分についての処理情報をレイアウト生成部6に設定する。レイアウト生成部6では、処理内容設定部5から設定された処理情報に従ってレイアウトデータ4の再レイアウト処理を実行する(ステップST7)。
【0020】
次に再レイアウト処理までの一連の処理について詳細に説明する。
図3はレイアウトデータの電圧降下解析結果を示す図である。また、図4は実施の形態1のレイアウト装置による電圧降下を助長するレイアウト変更処理を説明する図であり、(a)は図3の電圧降下解析結果に対して接続点(回路構成要素)を間引くレイアウト変更処理を施した結果を示し、(b)は図3の電圧降下解析結果に対して基幹電源配線(回路構成要素)を間引くレイアウト変更処理を施した結果を示している。
【0021】
さらに、図5は実施の形態1のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図であり、(a)はレイアウトデータの電圧降下解析結果を示し、(b)は(a)の電圧降下解析結果に対して接続点を追加するレイアウト変更処理を施した結果を示している。
【0022】
さらに、図6は実施の形態1のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図であり、(a)は図5(a)の電圧降下解析結果に対して基幹電源配線及び接続点を追加するレイアウト変更処理を施した結果の一例を示し、(b)は図5(a)の電圧降下解析結果に対して基幹電源配線及び接続点を追加するレイアウト変更処理を施した結果の他の例を示している。
【0023】
さらに、図7は実施の形態1のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図である。図において、基幹電源配線(回路構成要素)11b,11cは、基幹電源配線(回路構成要素)11より大きい配線幅を有しており電圧降下を抑制することができる。
【0024】
上記図に示す電圧降下解析結果7は、基幹電源配線11を含む配線類やこれと不図示の回路セルを電気的に接続するスルーホールやコンタクトホールといった接続点(回路構成要素)12などが配置された処理対象のレイアウト上に、当該レイアウト内の各構成部における電圧降下の度合に応じて色分けした領域8,9,10を表示している。
【0025】
ここで、例えば、上述した再レイアウトの処理内容を決定する電圧降下の度合の上限に関する範囲を規定する閾値を10%とし、下限に関する範囲を規定する閾値を5%とする。ある領域内の各部が10〜15%の範囲で電圧降下している場合、この領域を電圧降下の度合が最も高い領域8として分類する。また、ある領域内の各部が5〜10%の範囲で電圧降下している場合、この領域を電圧降下の度合が中程度の領域9として分類する。さらに、ある領域内の各部が0〜5%の範囲で電圧降下している場合、この領域を電圧降下がほとんど起こっていない領域10として分類する。
【0026】
また、図中の電圧降下解析結果7は、電圧降下解析を行ったレイアウト図のうち、上述したような領域8,9,10からなる部分を抜粋して示したものである。さらに、実施の形態1によるレイアウト装置1では、レイアウトデータ2について電圧降下解析を実行した際、図3に示すような電圧降下解析結果7を表示するデータを作成し、不図示の表示装置を介して設計者に提供する。
【0027】
処理内容設定部5は、ステップST4において、電圧降下解析部3から電圧降下解析結果7に含まれる電圧降下の度合を特定する情報を受けると、上述のようにして分類されたレイアウト上での各領域における電圧降下の度合が所定の閾値を越えるか否かを判定する。このとき、電圧降下の度合が所定の閾値を越えない場合、処理内容設定部5は、再レイアウト用処理情報4から電圧降下を助長する処理情報を読み込み、レイアウト生成部6に設定する(ステップST6)。
【0028】
このあと、レイアウト生成部6は、処理内容設定部5から設定された処理情報に従って、レイアウトデータ4に対して以下に示すような再レイアウト処理(電圧降下を助長するもの、電圧降下を抑制するもの)を実行する(ステップST7)。
【0029】
先ず、電圧降下を助長する再レイアウト処理について説明する。
電圧降下を助長する再レイアウト処理としては、例えば図4(a)に示すような接続点12の数を間引く処理が挙げられる。具体的には、レイアウト生成部6が、再レイアウト対象となった部分内から接続点12を所定の頻度で取り除く。例えば、接続点12が2つ配置されていれば、そのうち1つを取り除く。
【0030】
この他に、ネットリスト2aの回路接続情報から個々の接続点12が有する抵抗値は既知であるので、レイアウト生成部6は、当該部分が設計規格を満たす電圧降下の度合になるように、接続点12の間引き頻度を柔軟に変えながら再レイアウト処理を実行する構成にしてもよい。
【0031】
また、上記の他に、図4(b)に示すような基幹電源配線11の数を間引く処理が挙げられる。具体的には、レイアウト生成部6が、再レイアウト対象となった部分内から同等な構成の回路で当該回路間に何対かの基幹電源配線11が配線された回路同士を抽出し、これから何対かの基幹電源配線11を取り除く。例えば、基幹電源配線11が2対配置されていれば、そのうち1対を取り除く。また、ネットリスト2aの回路接続情報から個々の基幹電源配線11が有する単位長さあたりの抵抗値は既知であるので、レイアウト生成部6は、当該部分が設計規格を満たす電圧降下の度合になるように、基幹電源配線11の間引き頻度を柔軟に変えながら再レイアウト処理を実行する構成にしてもよい。
【0032】
一方、ステップST4において、各領域8,9,10に応じた電圧降下の度合が所定の閾値を越える場合、処理内容設定部5は、再レイアウト用処理情報4から電圧降下を抑制する処理情報を読み込み、レイアウト生成部6に設定する(ステップST5)。
【0033】
次に電圧降下を抑制する再レイアウト処理について説明する。
電圧降下を抑制する再レイアウト処理としては、例えば図5(b)に示すような接続点12の数を追加する処理が挙げられる。具体的には、レイアウト生成部6が、図5(a)に示す再レイアウト対象となった部分内に対して接続点12を所定の頻度で追加する。例えば、接続点12が2つ配置されていれば、これらに対してさらに接続点12を1つ追加する。この他に、ネットリスト2aの回路接続情報から個々の接続点12が有する抵抗値は既知であるので、レイアウト生成部6は、当該部分が設計規格を満たす電圧降下の度合になるように、接続点12の追加頻度を柔軟に変えながら再レイアウト処理を実行する構成にしてもよい。
【0034】
また、上記の他に、図6に示すような基幹電源配線11及び接続点12の数を追加する処理が挙げられる。具体的には、図6(a)に示すように、レイアウト生成部6が、再レイアウト対象となった部分内から同等な構成の回路で当該回路間に何対かの基幹電源配線11が配線された回路同士を抽出し、これに対して何対かの基幹電源配線11を追加する。さらに、基幹電源配線11の追加に合わせて接続点12の追加も実行する。
【0035】
例えば、基幹電源配線11が2対配置されていれば、それに対して基幹電源配線11を1対追加する。また、ネットリスト2aの回路接続情報から個々の基幹電源配線11が有する単位長さあたりの抵抗値及び接続点12の抵抗値は既知であるので、レイアウト生成部6は、当該部分が設計規格を満たす電圧降下の度合になるように、基幹電源配線11及び/又は接続点12の追加頻度を柔軟に変えながら再レイアウト処理を実行する構成にしてもよい。
【0036】
また、図6(b)に示すような電圧降下の度合が所定の閾値を超える領域からなる部分13に集中して基幹電源配線11や接続点12を追加する処理を実行するようにしてもよい。具体的に説明すると、レイアウト生成部6が、ネットリスト2aの回路接続情報から上記部分13における単位面積あたりの基幹電源配線11の本数及び接続点12の数を抽出し、これらの数の比率を基準として所定の数の比率を満たすように基幹電源配線11や接続点12を追加する。
【0037】
例えば、部分13に集中して基幹電源配線11や接続点12が追加されるように、各領域の電圧降下の度合に応じて配線11の本数と接続点12の数の比率を、領域8:領域9:領域10=2:1:0.5などのように予め設定しておく。レイアウト生成部6は、当初のレイアウトにおける配線11の本数と接続点12の数の比率を1(基準)として、上記比率を満たすように基幹電源配線11や接続点12を追加することで、電圧降下の度合が所定の閾値を超える領域からなる部分13に基幹電源配線11や接続点12を集中して配置することができる。
【0038】
なお、ネットリスト2aの回路接続情報から個々の基幹電源配線11が有する単位長さあたりの抵抗値及び接続点12の抵抗値は既知であるので、レイアウト生成部6が、当該部分が設計規格を満たす電圧降下の度合になるように、上記配線11の本数と接続点12の数との比率を柔軟に変えながら再レイアウト処理を実行する構成にしてもよい。例えば、電圧降下を助長するレイアウト変更処理として、再レイアウト処理にあたり上記配線11の本数と接続点12の数との比率を低下させるようにしてもよい。
【0039】
また、図7に示すように、配線11や接続点12の数を変えずに、配線11の配線幅やこれに応じて接続点12の面積を大きくして電圧降下を抑制するようにしてもよい。具体的には、レイアウト生成部6が、再レイアウト対象となった部分内から同等な構成の回路で当該回路間に何対かの基幹電源配線11が配線された回路同士を抽出し、これから何対かの基幹電源配線11の配線幅を大きくする。例えば、基幹電源配線11の配線幅を当初のレイアウトの2倍にする。図7には、再レイアウト処理によって配線幅や面積が拡大された配線及び接続点として、配線11b,11c及び接続点12a,12bが示されている。
【0040】
この他に、ネットリスト2aの回路接続情報から個々の基幹電源配線11が有する単位長さあたりの抵抗値及び接続点12の抵抗値は既知であるので、レイアウト生成部6は、当該部分が設計規格を満たす電圧降下の度合になるように、配線11の配線幅や接続点12の面積の拡大・縮小倍率を柔軟に変えながら再レイアウト処理を実行してもよい。例えば、電圧降下を助長するレイアウト変更処理として、配線11の配線幅や接続点12の面積を縮小する処理を行うようにしてもよい。
【0041】
上述のようにして、レイアウト生成部5が再レイアウト処理を実行した後、電圧降下解析部3は、当該レイアウトデータ2に対して再度電圧降下解析を行う。ここで、依然としてレイアウト上で電圧降下の度合の高低差が大きい部分があり、設計規格からずれた動作を行うおそれがあると判定された場合、図2の処理を繰り返し実行する。このとき、電圧降下の度合の基準となる上記所定の閾値を適宜変更して、レイアウト上での電圧降下の度合の高低差を軽減させるようにしてもよい。
【0042】
以上のように、この実施の形態1によれば、回路レイアウト上での各回路構成要素における電圧降下の度合を所定の閾値と比較して電圧降下に起因する不具合が生じるであろう状態にある上記レイアウト上の領域を抽出し、当該領域内の回路構成要素に対して電圧降下を抑制又は助長するレイアウトの変更処理を施すことにより、レイアウト全体として電圧降下の高低差を軽減することができ、設計対象の半導体集積回路ついてのレイアウトに対する電圧降下対策を効果的に且つ迅速に実行することができる。
【0043】
なお、上記実施の形態では、処理内容設定部5が、レイアウト上で電圧降下を抑制する処理を施す部分と助長する処理を施す部分とを選別する例を示したが、電圧降下を抑制する処理と助長する処理とのいずれか一方のみを選択するようにしてもよい。例えば、図3に示すような電圧降下解析結果において、領域8の電圧降下の度合がR%、領域9の電圧降下の度合がS%、領域10の電圧降下の度合がT%であるとすると(R>S>T)、当該部分を構成する電圧降下が最も高い領域8の電圧降下の度合と所定の閾値を比較して、R%が所定の閾値を越える領域を有する部分に対しては、一括して電圧降下を抑制する処理を実行するように構成する。また、反対に、電圧降下を抑制する処理を行わず、R%が所定の閾値を越えない領域を有する部分に対してのみ、一括して電圧降下を助長する処理を実行するようにしてもよい。
【0044】
実施の形態2.
上記実施の形態1では、基幹電源配線や接続点などを追加又は削除することにより電圧降下の高低差を軽減する再レイアウト処理を実行する例を示したが、この実施の形態2は、回路セルの再配置を許さないダミーセルを用いてレイアウト上の回路セルの密集度を調整する再レイアウト処理を実行することで、電圧降下の高低差を軽減するものである。また、この実施の形態2によるレイアウト装置1の基本的な構成は、上記実施の形態1と同様であるが、後述するように再レイアウト用処理情報4の内容、処理内容設定部5及びレイアウト生成部6の動作が異なる。
【0045】
図8はこの発明の実施の形態2のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図であり、(a)は面積の均一なダミーセルを所定の占有率で配置する処理を示し、(b)は所定の比率でダミーセルの面積を変化させる処理を示している。図において、ダミーセル14,14a,14bは、レイアウト処理時に回路セル(回路構成要素)を配置することができない配置禁止領域を指している。なお、図3と同一構成要素には同一符号を付して重複する説明を省略する。
【0046】
(a)の例について説明する。
本実施の形態2によるレイアウト装置1内の処理内容設定部5は、上記実施の形態1で説明した図2のステップST4までの処理にてレイアウト上で電圧降下の度合が所定の閾値を超える領域を含む部分を抽出すると、図2のステップST5及びステップST6の代わりに、再レイアウト用処理情報4として予め保持しておいた、各領域が有する電圧降下の度合に応じて設定した単位面積あたりのダミーセル占有率を読み出し、レイアウト生成部6に設定する。例えば、領域8,9,10が、電圧降下の度合が10%を越えるもの、10%未満で5%を越えるもの、5%未満のものとして分類された場合、各電圧降下の度合に応じて単位面積あたりのダミーセル占有率として、領域8:領域9:領域10=10%:5%:0%などのように設定しておく。
【0047】
続いて、レイアウト生成部6は、処理内容設定部5から設定されたダミーセル占有率に基づいて再レイアウト処理を実行する。具体的には、先ず、各領域に対してそのダミーセル占有率を満たすように均一にダミーセル14を仮配置する。そして、当該ダミーセルの配置位置に回路セルが再配置されないように、回路セルについての再レイアウト処理を実行する。回路セルの再配置後は、ダミーセル14を除いて配線や接続点の再レイアウト処理を実行する。以上が図2のステップST7に相当する。
【0048】
このようにダミーセル14を均一に配置させて回路セルをばらけさせることで、当初のレイアウトで電源電圧を供給すべき対象である回路セルの配置が集中することにより電圧降下の度合が高くなった領域についてその電圧降下を抑制することができる。また、反対に、当初のレイアウトで回路セルの配置が疎で電圧降下の度合が低い領域については、回路セルの配置数が増えることから電圧降下が助長され、結果的に電圧降下の度合が高い領域との電圧降下の度合の高低差を軽減することができる。これにより、設計対象の半導体集積回路ついてのレイアウトに対する電圧降下対策を効果的に且つ迅速に実行することができる。
【0049】
次に(b)の例について説明する。
処理内容設定部5は、図2のステップST4までの処理にてレイアウト内から電圧降下の度合が所定の閾値を超える領域を含む部分を抽出すると、図2のステップST5及びステップST6の代わりに、再レイアウト用処理情報4として予め保持しておいた、各領域が有する電圧降下の度合に応じて設定されたダミーセルの面積増加率を読み出し、レイアウト生成部6に設定する。例えば、領域8,9,10が、電圧降下の度合が10%を越えるもの、10%未満で5%を越えるもの、5%未満のものとして分類された場合、各電圧降下の度合に応じてダミーセルの面積増加率として、領域8:領域9:領域10=50%:20%:0%などのように設定しておく。
【0050】
続いて、レイアウト生成部6は、各領域の電圧降下の度合に応じて、当初配置されていた回路セルを、ダミーセルを隣接させた回路セルに変換する。(b)の例では、電圧降下の度合が最も高い領域8において2つのダミーセル14bを隣接させた回路セル15cに変換し、電圧降下の度合が中程度の領域9においてダミーセル14aを隣接させた回路セル15bに変換し、電圧降下の度合が最も低い領域10にはダミーセルを隣接させない回路セル15aに変換する。
【0051】
このあと、レイアウト生成部6は、各ダミーセル14a,14bについて処理内容設定部5から設定されたダミーセルの面積増加率を満たすようにその面積を変更する。そして、当該ダミーセルの配置位置に他の回路セルが再配置されないように、回路セルについての再レイアウト処理を実行する。回路セルの再配置後は、ダミーセル14a,14bを除いて配線や接続点の再レイアウト処理を実行する。以上が図2のステップST7に相当する。
【0052】
このようにダミーセル14a,14bの面積を拡大させて回路セルをばらけさせることで、当初のレイアウトで電源電圧を供給すべき対象である回路セルの配置が集中することにより電圧降下の度合が高くなった領域についてその電圧降下を抑制することができる。反対に、当初のレイアウトで回路セルの配置が疎で電圧降下の度合が低い領域については、回路セルの配置数が増えることから電圧降下が助長され、結果的に電圧降下の度合が高い領域との電圧降下の度合の高低差を軽減することができる。これにより、設計対象の半導体集積回路ついてのレイアウトに対する電圧降下対策を効果的に且つ迅速に実行することができる。
【0053】
実施の形態3.
上記実施の形態2では、ダミーセルを用いることで電圧降下の高低差を軽減する再レイアウト処理を実行する例を示したが、この実施の形態3は、回路セルの配置領域の面積や配置位置を変更することで、電圧降下の高低差を軽減するものである。また、この実施の形態3によるレイアウト装置1の基本的な構成は、上記実施の形態1と同様であるが、後述するように再レイアウト用処理情報4の内容、処理内容設定部5及びレイアウト生成部6の動作が異なる。
【0054】
図9はこの発明の実施の形態3のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図であり、(a)は回路セル(回路構成要素)の配置領域の面積を所定の比率で変更する処理を示し、(b)は密集度の高い回路セル群からなる論理モジュール部(回路構成要素)同士を隣接させない処理を示している。なお、図3と同一構成要素には同一符号を付して重複する説明を省略する。
【0055】
(a)の例について説明する。
本実施の形態3によるレイアウト装置1内の処理内容設定部5は、上記実施の形態1で説明した図2のステップST4までの処理にて電圧降下の度合が所定の閾値を超える領域を含む部分を抽出すると、図2のステップST5及びステップST6の代わりに、再レイアウト用処理情報4として予め保持しておいた、各領域が有する電圧降下の度合に応じて設定した面積増加率を読み出し、レイアウト生成部6に設定する。例えば、領域8,9,10が、電圧降下の度合が10%を越えるもの、10%未満で5%を越えるもの、5%未満のものとして分類された場合、各電圧降下の度合に応じて当初の領域面積からの面積増加率として、領域8:領域9=150%:120%などのように設定しておく。
【0056】
次に、レイアウト生成部6は、各領域の電圧降下の度合に応じた面積増加率を満たすようにその面積を拡大する。(a)の例では、電圧降下の度合が最も高い領域8の面積を拡大させて領域16とし、これに当初の領域8に配置されていた各回路セルを上記増加率に応じて拡大させた間隔で配置する。さらに、電圧降下の度合が中程度の領域9の面積を拡大させて領域17とし、これに当初の領域9に配置されていた各回路セルを上記増加率に応じて拡大させた間隔で配置する。これに伴って、電圧降下の度合が最も低い領域10は、領域17に含まれない位置に当初の領域10に配置されていた各回路セルを間隔を縮小又は変化させずに配置する。以上が図2のステップST7に相当する。
【0057】
このように各領域の面積を拡大させて各回路セルをばらけさせることで、当初のレイアウトで回路セルが集中して配置されることにより電圧降下の度合が高くなった領域についてその電圧降下を抑制することができる。また、反対に、当初のレイアウトで回路セルの配置が疎で電圧降下の度合が低い領域については、各回路セル間隔が狭まることにより電圧降下が助長され、結果的に電圧降下の度合が高い領域との電圧降下の度合の高低差を軽減することができる。これにより、設計対象の半導体集積回路ついてのレイアウトに対する電圧降下対策を効果的に且つ迅速に実行することができる。
【0058】
次に(b)の例について説明する。
本実施の形態3によるレイアウト装置1は、図2のステップST4までの処理にて電圧降下の度合が所定の閾値を超える領域を含む部分を抽出すると、処理内容設定部5は、図2のステップST5及びステップST6の代わりに、ネットリスト2aの回路接続情報を用いて、当該部分内で所定の閾値より高い密集度で配置された回路セル群からなる論理モジュール部(回路構成要素)を抽出し、これらを特定する情報をレイアウト生成部6に設定する。(b)の例では、領域8内に所定の閾値より高い密集度で配置された回路セル群からなる論理モジュール部18,19が隣接して配置されていたものとする。
【0059】
続いて、レイアウト生成部6は、各領域の電圧降下の度合に応じて、論理モジュール部の配置位置を変更する。(b)の例では、電圧降下の度合が最も高い領域8において2つの論理モジュール部18,19が隣接していることから、電圧降下の度合が中程度の領域9に論理モジュール部19を移動させて論理モジュール部20とする。以上が図2のステップST7に相当する。
【0060】
このように論理モジュール部9を電圧降下の度合が低い領域9に移動させて論理モジュール部20とすることで、当初のレイアウトで電源電圧を供給すべき対象である多数の回路セルから構成される論理モジュール部18,19が隣接することにより電圧降下の度合が高くなった領域についてその電圧降下を抑制することができる。また、反対に、当初のレイアウトで電圧降下の度合が低かった領域9については論理モジュール部20の配置により電圧降下が助長されて、結果的に電圧降下の度合が高い領域8との電圧降下の度合の高低差を軽減することができる。これにより、設計対象の半導体集積回路ついてのレイアウトに対する電圧降下対策を効果的に且つ迅速に実行することができる。
【0061】
実施の形態4.
上記実施の形態3では、密集度の高い回路セル群からなる論理モジュール部同士を隣接させないことで回路セルの密集による電圧降下を調整する処理を示したが、この実施の形態4では、処理すべきレイアウト上の電圧降下の度合が高い領域が含まれる回路セルから順に所定数のグループごとに分類し、再レイアウトの際に同一グループにある回路セルが隣接しないようにすることで回路セルの密集による電圧降下を調整するものである。また、この実施の形態4によるレイアウト装置1の基本的な構成は、上記実施の形態1と同様であるが、後述するように再レイアウト用処理情報4の内容、処理内容設定部5及びレイアウト生成部6の動作が異なる。
【0062】
図10はこの発明の実施の形態4のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図であり、(a)はレイアウト上の電圧降下の度合が高い領域にある回路セルから順に所定数のグループごとに分類した結果を示し、(b)は(a)のレイアウトについて再レイアウト処理を施した結果を示している。なお、図3と同一構成要素には同一符号を付して重複する説明を省略する。
【0063】
先ず、本実施の形態4によるレイアウト装置1内の処理内容設定部5は、上記実施の形態1で説明した図2のステップST4までの処理にて電圧降下の度合が所定の閾値を超える領域を含む部分を抽出すると、図2のステップST5及びステップST6の代わりに、再レイアウト用処理情報4として予め保持しておいた、レイアウト上の回路セルのグループ分けに関する情報を読み出し、レイアウト生成部6に設定する。
【0064】
次に、レイアウト生成部6は、再レイアウト用処理情報4で規定される回路セルのグループ分けに関する条件に従って、電圧降下の度合が高い領域に含まれる回路セルから順に所定数のグループごとに分類する。(a)の例では、回路セルのグループ分けに関する条件として上記所定数が4と規定されており、電圧降下の度合が最も高い領域8に含まれる回路セルをA1〜A4のグループAに分類し、続いて電圧降下の度合が中程度の領域9に含まれる回路セルをB1〜B4のグループBに分類し、最後に電圧降下の度合が最も低い領域10に含まれる回路セルをC1〜C4のグループC及びD1〜D4のグループDに分類している。
【0065】
続いて、レイアウト生成部6は、同一グループに属する回路セルが隣接しないことを条件として再レイアウト処理を実行する。例えば、(a)に示す当初のレイアウトにおいて、グループAに属する回路セルA1は、同一グループの回路セルA2〜A4及び回路セルB1と隣接している。これを再レイアウト処理することで、(b)に示すように、回路セルB2、B4及びD4が、グループAに属する回路セルA1と隣接するように再配置される。
【0066】
つまり、回路セルを移動させてばらけさせることで、当初のレイアウトで電源電圧を供給すべき対象である回路セルの配置が集中することにより電圧降下の度合が高くなった領域についてその電圧降下を抑制することができる。また、反対に、当初のレイアウトで回路セルの配置が疎で電圧降下の度合が低い領域については電圧降下が助長され、電圧降下の度合が高い領域との電圧降下の度合の高低差を軽減することができる。以上の処理が図2のステップST7に相当する。
【0067】
このようにすることで、電圧降下の度合が所定の閾値を超える領域を含む部分について、当該電圧降下の高低差を軽減する再レイアウトが施されることとなり、設計対象の半導体集積回路ついてのレイアウトに対する電圧降下対策を効果的に且つ迅速に実行することができる。
【0068】
次に上記再レイアウト処理の他の実施例について説明する。
図11は実施の形態4のレイアウト装置による電圧降下を抑制するレイアウト変更処理の他の例を説明する図であり、(a)はレイアウト上の電圧降下の度合が高い領域にある回路セルから順に所定数のグループごとに分類した結果を示し、(b)は(a)のレイアウトについてダミーセルを用いて再レイアウト処理を施した結果を示している。なお、図3と同一構成要素には同一符号を付して重複する説明を省略する。
【0069】
先ず、レイアウト装置1内の処理内容設定部5は、上記実施の形態1で説明した図2のステップST4までの処理にて電圧降下の度合が所定の閾値を超える領域を含む部分を抽出すると、図2のステップST5及びステップST6の代わりに、再レイアウト用処理情報4として予め保持しておいた、レイアウト内の回路セルのグループ分け及びダミーセルを追加すべき回路セル間の接続関係に関する情報を読み出し、レイアウト生成部6に設定する。
【0070】
次に、レイアウト生成部6は、再レイアウト用処理情報4で規定される回路セルのグループ分けに関する条件に従って、電圧降下の度合が高い領域に含まれる回路セルから順に所定数のグループごとに分類する。(a)の例では、回路セルのグループ分けに関する条件として上記所定数が4と規定されており、電圧降下の度合が最も高い領域8に含まれる回路セルをA1〜A3のグループAに分類し、続いて電圧降下の度合が中程度の領域9に含まれる回路セルをB1〜B3のグループBに分類し、最後に電圧降下の度合が最も低い領域10に含まれる回路セルをC1〜C3のグループC及びD1〜D3のグループDに分類している。
【0071】
続いて、レイアウト生成部6は、ネットリスト2aの回路接続情報や再レイアウト用処理情報4で規定されるダミーセルを追加すべき回路セル間の接続関係に関する情報に基づいてダミーセルを追加しながら、同一グループに属する回路セルが隣接しないように再レイアウト処理を実行する。例えば、(a)に示す当初のレイアウトにおいて、グループAに属する回路セルA1は、同一グループの回路セルA2,A3及び回路セルB1,B2と隣接している。ここで、回路セルA1と回路セルA3、及び、回路セルB1と回路セルB2は、再レイアウト用処理情報4で規定されるダミーセルを追加すべき回路セル間の接続関係に該当するものとする。
【0072】
このあと、レイアウト生成部6が(a)に示すレイアウトを再レイアウト処理すると、(b)に示すように、回路セルA1と回路セルA3の間にはダミーセルC5(バー)が配置され、回路セルB1と回路セルB2の間にはダミーセルC4(バー)が配置される。なお、符号に下線があるセルA4(バー),A5(バー),B4(バー),C4(バー)〜C7(バー),D4(バー),D5(バー)は、再レイアウトの際に回路セルを配置する優先度が最も低いダミーセルを表している。また、電子出願の関係上、下線をバーと表記している。
【0073】
回路セルA1周辺の上記以外の回路セル間においてダミーセルを追加すべきとして再レイアウト用処理情報4に規定される接続関係はない。そこで、これら回路セル間には、同一グループに属する回路セルを隣接させないという条件が適用される。これにより、結果的にグループAに属する回路セルA1には、回路セルB1及びダミーセルB4(バー),C4(バー),C5(バー)が隣接するように再配置される。以上の処理が図2のステップST7に相当する。
【0074】
なお、ダミーセルを追加すべき回路セル間の接続関係としては、回路間の信号伝搬速度に関する制約で複数のセルを介するような離れた位置に配置することができないものなどが考えられる。
【0075】
このように、複数の回路セルを介するような離れた位置に配置することができない接続関係を有する回路セル同士を考慮しながら、回路セルを移動させてばらけさせることで、当初のレイアウトで電源電圧を供給すべき対象である回路セルの配置が集中することにより電圧降下の度合が高くなった領域についてその電圧降下を抑制することができる。反対に、当初のレイアウトで回路セルの配置が疎で電圧降下の度合が低い領域については電圧降下が助長され、結果的に電圧降下の度合が高い領域との電圧降下の度合の高低差を軽減することができる。
【0076】
【発明の効果】
以上のように、この発明によれば、半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合が所定の閾値を超える領域を含む領域群からなる処理対象箇所を抽出し、処理対象箇所内の回路構成要素に対して、上記領域間における電圧降下の度合の高低差を軽減させるレイアウト変更処理を施すので、設計対象の半導体集積回路のレイアウトについて電圧降下の度合が高い領域との電圧降下の度合の高低差を自動的に軽減することができ、電圧降下対策を効果的に且つ迅速に実行することができるという効果がある。
【0077】
この発明によれば、半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合の高低差が生じている領域群からなる処理対象箇所を抽出し、上記処理対象箇所内の回路構成要素に対して、電圧降下の度合が所定の閾値を超える領域を含むとき電圧降下を抑制するレイアウト変更処理を施すと共に、上記度合が所定の閾値を超えないとき電圧降下を助長するレイアウト変更処理を施すので、設計対象の半導体集積回路のレイアウト全体として電圧降下の度合の高低差を自動的に軽減することができ、電圧降下対策を効果的に且つ迅速に実行することができるという効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1によるレイアウト装置の構成を示す図である。
【図2】図1中のレイアウト装置の動作を示すフロー図である。
【図3】レイアウトデータの電圧降下解析結果を示す図である。
【図4】実施の形態1のレイアウト装置による電圧降下を助長するレイアウト変更処理を説明する図である。
【図5】実施の形態1のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図である。
【図6】実施の形態1のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図である。
【図7】実施の形態1のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図である。
【図8】この発明の実施の形態2のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図である。
【図9】この発明の実施の形態3のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図である。
【図10】この発明の実施の形態4のレイアウト装置による電圧降下を抑制するレイアウト変更処理を説明する図である。
【図11】実施の形態4のレイアウト装置による電圧降下を抑制するレイアウト変更処理の他の例を説明する図である。
【符号の説明】
1 レイアウト装置、2 レイアウトデータ、2a ネットリスト、3 電圧降下解析部、4 再レイアウト用処理情報(記憶部)、5 処理内容設定部、6レイアウト生成部、7 電圧降下解析結果、8,9,10 領域、11,11b,11c 基幹電源配線(回路構成要素)、12,12a,12b 接続点(回路構成要素)、13 部分、14,14a,14b ダミーセル、15a,15b,15c 回路セル(回路構成要素)、16,17 領域、18,19,20 論理モジュール部(回路構成要素)。

Claims (13)

  1. 半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合が所定の閾値を超える領域を含む領域群からなる処理対象箇所を抽出する処理内容設定部と、
    上記処理対象箇所内の回路構成要素に対して上記領域間における電圧降下の度合の高低差を軽減させるレイアウト変更処理を施すレイアウト生成部と
    を備えたレイアウト装置。
  2. 半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合の高低差が生じている領域群からなる処理対象箇所を抽出する処理内容設定部と、
    上記処理対象箇所内の回路構成要素に対して、電圧降下の度合が所定の閾値を超える領域を含むとき電圧降下を抑制するレイアウト変更処理を施すと共に、上記度合が所定の閾値を超えないとき電圧降下を助長するレイアウト変更処理を施すレイアウト生成部と
    を備えたレイアウト装置。
  3. レイアウト生成部は、レイアウト変更処理として、処理対象箇所内での各領域ごとの電圧降下の度合に応じて電圧供給に係る回路構成要素を増加又は間引いて配置することを特徴とする請求項1又は請求項2記載のレイアウト装置。
  4. レイアウト生成部は、レイアウト変更処理として、処理対象箇所内での各領域ごとの電圧降下の度合に応じて電源配線の配線幅を増加又は減少させることを特徴とする請求項1又は請求項2記載のレイアウト装置。
  5. 電源配線の配置数及び上記電源配線と回路セルを電気的に接続する接続部の配置数の組み合わせを電圧降下の度合に応じて記憶する記憶部を備え、
    レイアウト生成部は、レイアウト変更処理として、処理対象箇所内での各領域ごとの電圧降下の度合に応じて上記記憶部から読み出した上記組み合わせで上記電源配線及び上記接続部を配置することを特徴とする請求項1記載のレイアウト装置。
  6. 回路セルの配置禁止領域となるダミーセルの占有率を電圧降下の度合に応じて記憶する記憶部を備え、
    レイアウト生成部は、レイアウト変更処理として、処理対象箇所内での各領域ごとの電圧降下の度合に応じて上記記憶部から読み出した上記占有率でダミーセルを配置した後に回路セルを配置することを特徴とする請求項1記載のレイアウト装置。
  7. 回路セルの配置禁止領域となるダミーセルの面積変化率及び回路セルに隣接して配置すべきダミーセル数を電圧降下の度合に応じて記憶する記憶部を備え、
    レイアウト生成部は、レイアウト変更処理として、処理対象箇所内での各領域ごとの電圧降下の度合に応じて上記記憶部から上記配置数及び上記面積変化率を読み出し、当該面積変化率で面積を変化させたダミーセルを当該配置数分隣接させた回路セルを配置することを特徴とする請求項1記載のレイアウト装置。
  8. 回路セルの配置領域の面積変化率を電圧降下の度合に応じて記憶する記憶部を備え、
    レイアウト生成部は、レイアウト変更処理として、処理対象箇所内での各領域ごとの電圧降下の度合に応じて上記記憶部から読み出した上記面積変化率で配置領域の面積を変化させた後に回路セルを配置することを特徴とする請求項1記載のレイアウト装置。
  9. レイアウト生成部は、レイアウト変更処理として、処理対象箇所内に配置されていた複数の回路セルから構成される論理モジュール部をより電圧降下の度合が低い領域に配置することを特徴とする請求項1記載のレイアウト装置。
  10. レイアウト生成部は、レイアウト変更処理として、処理対象箇所内で電圧降下の度合が高い領域に配置されていた回路セルから順に所定数のグループごとに分類し、同一グループに分類された回路セルが隣接しないように配置することを特徴とする請求項1記載のレイアウト装置。
  11. レイアウト生成部は、回路セルの配置禁止領域となるダミーセルを介在させるべき回路セル間の接続関係が規定されており、レイアウト変更処理として、当該接続関係にある回路セル間には上記ダミーセルを配置することを特徴とする請求項10記載のレイアウト装置。
  12. 半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合が所定の閾値を超える領域を含む領域群からなる処理対象箇所を抽出する処理内容設定部、
    上記処理対象箇所内の回路構成要素に対して上記領域間における電圧降下の度合の高低差を軽減させるレイアウト変更処理を施すレイアウト生成部
    としてコンピュータを機能させるプログラム。
  13. 半導体集積回路のレイアウトを上記回路内の電圧降下の度合に応じた領域ごとに分類し、電圧降下の度合の高低差が生じている領域群からなる処理対象箇所を抽出する処理内容設定部、
    上記処理対象箇所内の回路構成要素に対して電圧降下の度合が所定の閾値を超える領域を含むとき電圧降下を抑制するレイアウト変更処理を施すと共に、上記度合が所定の閾値を超えないとき電圧降下を助長するレイアウト変更処理を施すレイアウト生成部
    としてコンピュータを機能させるプログラム。
JP2002300876A 2002-10-15 2002-10-15 レイアウト装置及びプログラム Pending JP2004139181A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002300876A JP2004139181A (ja) 2002-10-15 2002-10-15 レイアウト装置及びプログラム
US10/404,062 US6971074B2 (en) 2002-10-15 2003-04-02 Layout device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002300876A JP2004139181A (ja) 2002-10-15 2002-10-15 レイアウト装置及びプログラム

Publications (1)

Publication Number Publication Date
JP2004139181A true JP2004139181A (ja) 2004-05-13

Family

ID=32064250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002300876A Pending JP2004139181A (ja) 2002-10-15 2002-10-15 レイアウト装置及びプログラム

Country Status (2)

Country Link
US (1) US6971074B2 (ja)
JP (1) JP2004139181A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011258952A (ja) * 2010-06-09 2011-12-22 Lsi Corp パワーグリッド最適化
US12100659B2 (en) 2020-08-14 2024-09-24 Socionext Inc. Power supply conductive trace structure of semiconductor device and power supply conductive trace layout method of semiconductor device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7823112B1 (en) 2003-05-30 2010-10-26 Golden Gate Technology, Inc. Method, software and system for ensuring timing between clocked components in a circuit
JP4065229B2 (ja) * 2003-11-26 2008-03-19 松下電器産業株式会社 半導体集積回路の電源ノイズ解析方法
JP4164056B2 (ja) * 2004-09-15 2008-10-08 松下電器産業株式会社 半導体装置の設計方法及び半導体装置
US7360193B1 (en) * 2004-09-21 2008-04-15 Golden Gate Technology, Inc. Method for circuit block placement and circuit block arrangement based on switching activity
US7861190B1 (en) * 2005-03-17 2010-12-28 Altera Corporation Power-driven timing analysis and placement for programmable logic
JP2007052591A (ja) * 2005-08-17 2007-03-01 Fujitsu Ltd 半導体集積回路の電源電圧分布シミュレーション方法およびシミュレーションプログラム
CN101310279A (zh) * 2005-11-14 2008-11-19 Nxp股份有限公司 分析集成电路上功率分布中的电压降的方法
JP4986114B2 (ja) * 2006-04-17 2012-07-25 ルネサスエレクトロニクス株式会社 半導体集積回路及び半導体集積回路の設計方法
US7870517B1 (en) 2006-04-28 2011-01-11 Cadence Design Systems, Inc. Method and mechanism for implementing extraction for an integrated circuit design
JP4769687B2 (ja) * 2006-10-30 2011-09-07 富士通セミコンダクター株式会社 タイミング検証方法、タイミング検証装置及びタイミング検証プログラム
US20080147373A1 (en) * 2006-12-14 2008-06-19 Thomas Roessler Method for analyzing the design of an integrated circuit
KR100894254B1 (ko) * 2007-11-06 2009-04-21 주식회사 실리콘웍스 전압강하가 최소화된 전원공급라인을 구비하는 반도체 칩
JP2010073137A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体集積回路設計方法及び設計プログラム
US7984397B2 (en) 2009-01-23 2011-07-19 Synopsys, Inc. Power network stacked via removal for congestion reduction
US8782577B2 (en) * 2010-07-24 2014-07-15 Cadence Design Systems, Inc. Method, apparatus, and article of manufacture for providing in situ, customizable information in designing electronic circuits with electrical awareness
US8694950B2 (en) 2010-07-24 2014-04-08 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing electronic circuit designs with electrical awareness
JP5630870B2 (ja) * 2011-02-18 2014-11-26 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト方法及びプログラム
US9468090B2 (en) * 2012-10-29 2016-10-11 Cisco Technology, Inc. Current redistribution in a printed circuit board
US9262574B2 (en) * 2012-12-18 2016-02-16 Mentor Graphics Corporation Voltage-related analysis of layout design data
US9171113B2 (en) * 2013-06-03 2015-10-27 GlobalFoundries, Inc. Systems and methods for semiconductor voltage drop analysis
TWI715127B (zh) * 2019-07-30 2021-01-01 瑞昱半導體股份有限公司 積體電路佈局方法
CN112347728B (zh) * 2019-08-08 2024-06-18 瑞昱半导体股份有限公司 集成电路布局方法
US11531794B1 (en) * 2019-12-20 2022-12-20 Ansys, Inc. Voltage drop analysis using local circuit representation
US11663388B1 (en) 2019-12-20 2023-05-30 Ansys, Inc. DVD simulation using microcircuits

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2901087B2 (ja) * 1989-10-17 1999-06-02 株式会社東芝 半導体集積回路の電源配線設計方法及び電源配線設計装置
US5349542A (en) * 1992-04-02 1994-09-20 Vlsi Technology, Inc. Method for sizing widths of power busses in integrated circuits
JP2708338B2 (ja) * 1992-10-12 1998-02-04 三菱電機株式会社 論理シミュレーション装置及び回路シミュレーション装置
US5598348A (en) * 1994-09-22 1997-01-28 Sun Microsystems, Inc. Method and apparatus for analyzing the power network of a VLSI circuit
US5872952A (en) * 1995-04-17 1999-02-16 Synopsys, Inc. Integrated circuit power net analysis through simulation
JP2940444B2 (ja) 1995-08-10 1999-08-25 ヤマハ株式会社 半導体集積回路のシミュレーション装置およびシミュレーション方法
US6118334A (en) 1997-05-19 2000-09-12 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and power supply routing method and system
JPH1145979A (ja) 1997-05-26 1999-02-16 Toshiba Corp 半導体集積回路装置及び電源配線の敷設方法
US6308307B1 (en) * 1998-01-29 2001-10-23 Texas Instruments Incorporated Method for power routing and distribution in an integrated circuit with multiple interconnect layers
JP2000099554A (ja) 1998-09-21 2000-04-07 Matsushita Electric Ind Co Ltd 論理ブロック配置方法、遅延ライブラリ及び遅延時間算出方法
US6675139B1 (en) * 1999-03-16 2004-01-06 Lsi Logic Corporation Floor plan-based power bus analysis and design tool for integrated circuits
JP2002197138A (ja) * 2000-12-25 2002-07-12 Sony Corp 設計回路の検証方法
JP4748867B2 (ja) * 2001-03-05 2011-08-17 パナソニック株式会社 集積回路装置
US6904584B2 (en) * 2002-05-06 2005-06-07 International Business Machines Corporation Method and system for placing logic nodes based on an estimated wiring congestion
US7818157B2 (en) * 2002-06-19 2010-10-19 LS1 Corporation Instantaneous voltage drop sensitivity analysis tool (IVDSAT)
US20040049754A1 (en) * 2002-09-06 2004-03-11 Sun Microsystems, Inc. Method and apparatus for filling and connecting filler material in a layout
US6976235B2 (en) * 2002-09-18 2005-12-13 Sun Microsystems, Inc. Region-based voltage drop budgets for low-power design
US6779163B2 (en) * 2002-09-25 2004-08-17 International Business Machines Corporation Voltage island design planning

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011258952A (ja) * 2010-06-09 2011-12-22 Lsi Corp パワーグリッド最適化
US12100659B2 (en) 2020-08-14 2024-09-24 Socionext Inc. Power supply conductive trace structure of semiconductor device and power supply conductive trace layout method of semiconductor device

Also Published As

Publication number Publication date
US6971074B2 (en) 2005-11-29
US20040073878A1 (en) 2004-04-15

Similar Documents

Publication Publication Date Title
JP2004139181A (ja) レイアウト装置及びプログラム
JP7261273B2 (ja) 集積回路のための適応的多階層電力分配グリッド
US7992122B1 (en) Method of placing and routing for power optimization and timing closure
US7240314B1 (en) Redundantly tied metal fill for IR-drop and layout density optimization
US7872355B2 (en) Semiconductor integrated circuit and method of designing semiconductor integrated circuit
US8219959B2 (en) Generating integrated circuit floorplan layouts
JP2011124423A (ja) セルライブラリ、レイアウト方法およびレイアウト装置
US9785740B2 (en) Computer implemented system and method for modifying a layout of standard cells defining a circuit component
JP2012048702A (ja) 半導体装置の設計装置、半導体装置の設計方法、及び半導体装置
JP2008147217A (ja) 半導体集積回路のレイアウト方法、レイアウトプログラム
JP2002334933A (ja) タップ・セルを有する集積回路及び集積回路にタップ・セルを配置するための方法
US20110024869A1 (en) Design method, design program and design support device for semiconductor integrated circuit, and semiconductor integrated circuit
US20080250379A1 (en) Logic circuit synthesis device
JP2008021001A (ja) パターン修正装置、パターン最適化装置及び集積回路設計装置
US20090313593A1 (en) Semiconductor integrated circuit design method and semiconductor integrated circuit design apparatus
JP4668974B2 (ja) 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム
JP3107207B2 (ja) 論理回路改善方法および論理回路改善方式
CN110658885A (zh) 时钟树合成方法
JP5456093B2 (ja) 半導体集積回路及び半導体集積回路の設計方法
JP4845400B2 (ja) 半導体装置の設計方法および半導体装置
US8843866B2 (en) Support apparatus, design support method, and computer-readable recording medium
JP4186890B2 (ja) 半導体集積回路の素子配置システム、素子配置方法、及びプログラム
JP2005129869A (ja) 半導体集積回路設計方法
JP2004078428A (ja) レイアウト検証装置
JP2008152329A (ja) 回路解析方法、及び回路解析プログラム、回路シミュレーション装置