JP2940444B2 - 半導体集積回路のシミュレーション装置およびシミュレーション方法 - Google Patents
半導体集積回路のシミュレーション装置およびシミュレーション方法Info
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- JP2940444B2 JP2940444B2 JP7204554A JP20455495A JP2940444B2 JP 2940444 B2 JP2940444 B2 JP 2940444B2 JP 7204554 A JP7204554 A JP 7204554A JP 20455495 A JP20455495 A JP 20455495A JP 2940444 B2 JP2940444 B2 JP 2940444B2
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ゲートアレイ等
の半導体集積回路の動作のシミュレーションを行うため
のシミュレーション装置およびシミュレーション方法に
関する。
の半導体集積回路の動作のシミュレーションを行うため
のシミュレーション装置およびシミュレーション方法に
関する。
【０００２】半導体集積回路の製造工程は、半導体ウェ
ハにトランジスタ、抵抗等の素子を形成する拡散工程
と、これらの各素子間を接続するための配線パターンを
形成するメタライズ工程（配線工程）とに大別すること
ができる。ゲートアレイは、このような製造工程のうち
拡散工程を製品によらず共通化し、後者の配線工程のみ
を各個別製品毎に実施するようにしたものである。ゲー
トアレイの個別製品を開発するためには、当該個別製品
の電子回路を半導体基板上に形成するためのマスクを製
作する必要があるが、このマスクを製作するために必要
なマスクパターン情報はＣＡＤ（Computer Aided Desig
n）ツールが実行する自動レイアウト処理により自動的
に作成される。
ハにトランジスタ、抵抗等の素子を形成する拡散工程
と、これらの各素子間を接続するための配線パターンを
形成するメタライズ工程（配線工程）とに大別すること
ができる。ゲートアレイは、このような製造工程のうち
拡散工程を製品によらず共通化し、後者の配線工程のみ
を各個別製品毎に実施するようにしたものである。ゲー
トアレイの個別製品を開発するためには、当該個別製品
の電子回路を半導体基板上に形成するためのマスクを製
作する必要があるが、このマスクを製作するために必要
なマスクパターン情報はＣＡＤ（Computer Aided Desig
n）ツールが実行する自動レイアウト処理により自動的
に作成される。
【０００３】
【発明が解決しようとする課題】さて、最近は単に自動
設計が可能なだけでは足りず、質の高い自動設計が可能
なＣＡＤツールが求められている。特にレイアウト設計
の善し悪しは、出来上がった製品の電気的性能を左右す
ることとなるため、最終的に出来上がってくる製品の品
質を設計段階で作り込むための検討が盛んに行われてい
る。このような観点から最近重要視されている問題の１
つにチップ内部の電源配線系の電圧降下の問題がある。
以下、この問題について説明する。
設計が可能なだけでは足りず、質の高い自動設計が可能
なＣＡＤツールが求められている。特にレイアウト設計
の善し悪しは、出来上がった製品の電気的性能を左右す
ることとなるため、最終的に出来上がってくる製品の品
質を設計段階で作り込むための検討が盛んに行われてい
る。このような観点から最近重要視されている問題の１
つにチップ内部の電源配線系の電圧降下の問題がある。
以下、この問題について説明する。
【０００４】まず、ゲートアレイのチップは、図６に示
すような内部コアエリア１００を有している。ここで、
内部コアエリア１００は、多数のセル１，１，…からな
るセル列を複数行に亙って配列してなるものである。ま
た、各セル１は各々所定個数のトランジスタによって構
成されており、同一のパターン形状を有している。これ
らの各セル内のトランジスタに配線を施すことにより、
ゲートアレイの個別製品を構成する種々の電子回路が構
成される訳である。各セル内のトランジスタによって電
子回路を構成するためには、セル内に電源を供給する必
要がある。図６に示す例では、内部コアエリア１００の
左右両側に比較的幅の広い電源配線および接地配線（図
示略）が形成されており、これらに対し、各セル列を縦
断する電源配線Ｊ1〜Ｊnおよび接地配線Ｋ1〜Ｋnが各々
接続されている。そして、各セル内のトランジスタに対
する電源供給はこれらの電源配線Ｊ1〜Ｊnおよび接地配
線Ｋ1〜Ｋnを介して行われる。
すような内部コアエリア１００を有している。ここで、
内部コアエリア１００は、多数のセル１，１，…からな
るセル列を複数行に亙って配列してなるものである。ま
た、各セル１は各々所定個数のトランジスタによって構
成されており、同一のパターン形状を有している。これ
らの各セル内のトランジスタに配線を施すことにより、
ゲートアレイの個別製品を構成する種々の電子回路が構
成される訳である。各セル内のトランジスタによって電
子回路を構成するためには、セル内に電源を供給する必
要がある。図６に示す例では、内部コアエリア１００の
左右両側に比較的幅の広い電源配線および接地配線（図
示略）が形成されており、これらに対し、各セル列を縦
断する電源配線Ｊ1〜Ｊnおよび接地配線Ｋ1〜Ｋnが各々
接続されている。そして、各セル内のトランジスタに対
する電源供給はこれらの電源配線Ｊ1〜Ｊnおよび接地配
線Ｋ1〜Ｋnを介して行われる。
【０００５】ところで、セル列を縦断する電源配線Ｊ1
〜Ｊnおよび接地配線Ｋ1〜Ｋnは、チップの集積度を高
める必要上、それ程幅を広げることができず、単位長当
たりの抵抗値が比較的大きくなってしまう。図７は、あ
るセル列に電源電圧Ｖｃｃを供給するための電源配線Ｊ
Xおよび接地配線ＫXからなる給電系統を示したものであ
る。この図において、Ｒ，Ｒ，…は配線の抵抗を表して
いる。また、ＩＡおよびＩＢは、各々セル列内の各トラ
ンジスタの動作に伴う電流を示している。ここで、電流
ＩＡを流しているトランジスタは、セル列の端の方にあ
るため、これに伴う電源配線ＪXおよび接地配線ＫXの電
圧降下は僅かである。従って、このトランジスタに対し
ては本来の電源電圧Ｖｃｃが与えられることとなる。こ
れに対し、この電流ＩＢを流しているトランジスタは、
セル列の中央にあるため、電流ＩＢにより電源配線ＪX
および接地配線ＫXに大きな電圧降下が生じる。従っ
て、このトランジスタに対しては、本来の電源電圧Ｖｃ
ｃよりも、かなり低下した電源電圧が与えられることと
なる。
〜Ｊnおよび接地配線Ｋ1〜Ｋnは、チップの集積度を高
める必要上、それ程幅を広げることができず、単位長当
たりの抵抗値が比較的大きくなってしまう。図７は、あ
るセル列に電源電圧Ｖｃｃを供給するための電源配線Ｊ
Xおよび接地配線ＫXからなる給電系統を示したものであ
る。この図において、Ｒ，Ｒ，…は配線の抵抗を表して
いる。また、ＩＡおよびＩＢは、各々セル列内の各トラ
ンジスタの動作に伴う電流を示している。ここで、電流
ＩＡを流しているトランジスタは、セル列の端の方にあ
るため、これに伴う電源配線ＪXおよび接地配線ＫXの電
圧降下は僅かである。従って、このトランジスタに対し
ては本来の電源電圧Ｖｃｃが与えられることとなる。こ
れに対し、この電流ＩＢを流しているトランジスタは、
セル列の中央にあるため、電流ＩＢにより電源配線ＪX
および接地配線ＫXに大きな電圧降下が生じる。従っ
て、このトランジスタに対しては、本来の電源電圧Ｖｃ
ｃよりも、かなり低下した電源電圧が与えられることと
なる。
【０００６】このように内部コアエリア１内の各所にお
いて電源電圧の低下が生じると、回路の動作が所期のも
のと異なったものとなり、最悪の場合には所期の機能が
得られないという事態が生じ得る。例えばゲートアレイ
の個別製品の開発をするに当たっては、事前に設計対象
の電子回路の論理シミュレーションを行い、所期の機能
を発揮し得ることを確認した上でレイアウト設計以降の
段階へ進むのが一般的である。ここで、論理シミュレー
ションは、内部コアエリア内の全域に所定の電源電圧が
均一に与えられることを前提とし、この前提条件の下で
回路を構成する各回路要素の遅延時間を設定して行われ
る。しかし、内部コアエリア１内の各部に与えられる電
源電圧が低下すると、動作シミュレーション時とは前提
条件が異なったものとなるため、電子回路内の信号の伝
播遅延時間が変化する等、所期のものからずれた動作と
なる。このため、シミュレーション時において正常な動
作が確認されていても、実際の動作においてはそれが再
現されないということが起こり得る。
いて電源電圧の低下が生じると、回路の動作が所期のも
のと異なったものとなり、最悪の場合には所期の機能が
得られないという事態が生じ得る。例えばゲートアレイ
の個別製品の開発をするに当たっては、事前に設計対象
の電子回路の論理シミュレーションを行い、所期の機能
を発揮し得ることを確認した上でレイアウト設計以降の
段階へ進むのが一般的である。ここで、論理シミュレー
ションは、内部コアエリア内の全域に所定の電源電圧が
均一に与えられることを前提とし、この前提条件の下で
回路を構成する各回路要素の遅延時間を設定して行われ
る。しかし、内部コアエリア１内の各部に与えられる電
源電圧が低下すると、動作シミュレーション時とは前提
条件が異なったものとなるため、電子回路内の信号の伝
播遅延時間が変化する等、所期のものからずれた動作と
なる。このため、シミュレーション時において正常な動
作が確認されていても、実際の動作においてはそれが再
現されないということが起こり得る。
【０００７】このような事態を回避するためには、特定
の電源配線等の電圧降下が大きくなるようなレイアウト
を避ける必要がある。そして、そのためには自動レイア
ウトが完了した時点で、各セル列に配置された各回路要
素に流れる電流を把握し、各電源配線等の電圧降下を確
認し、大きな電圧降下が生じることが認められた場合に
は自動レイアウトをやり直すといった作業が必要である
と考えられる。しかしながら、実際問題として、大規模
な回路を構成する全回路要素について電流を事前に把握
し、チップ内部の電源配線等の電圧降下を求めるのは至
難の業である。このため、自動レイアウトを行った後、
その結果に基づいてマスクを製作し、ゲートアレイの個
別製品の試作を行い、この試作品の評価を行うことによ
り、電源配線等の電圧降下に起因した動作不良等が生じ
ているか否かを確認しているのが現状である。
の電源配線等の電圧降下が大きくなるようなレイアウト
を避ける必要がある。そして、そのためには自動レイア
ウトが完了した時点で、各セル列に配置された各回路要
素に流れる電流を把握し、各電源配線等の電圧降下を確
認し、大きな電圧降下が生じることが認められた場合に
は自動レイアウトをやり直すといった作業が必要である
と考えられる。しかしながら、実際問題として、大規模
な回路を構成する全回路要素について電流を事前に把握
し、チップ内部の電源配線等の電圧降下を求めるのは至
難の業である。このため、自動レイアウトを行った後、
その結果に基づいてマスクを製作し、ゲートアレイの個
別製品の試作を行い、この試作品の評価を行うことによ
り、電源配線等の電圧降下に起因した動作不良等が生じ
ているか否かを確認しているのが現状である。
【０００８】この発明は以上説明した事情に鑑みてなさ
れたものであり、試作品を作製する前に実動作時におけ
る半導体集積回路内部の電源配線、接地配線の電圧降下
を求めることができる半導体集積回路のシミュレーショ
ン装置およびシミュレーション方法を提供することを目
的としている。
れたものであり、試作品を作製する前に実動作時におけ
る半導体集積回路内部の電源配線、接地配線の電圧降下
を求めることができる半導体集積回路のシミュレーショ
ン装置およびシミュレーション方法を提供することを目
的としている。
【０００９】
【課題を解決するための手段】請求項１に係る発明は、
設計対象たる回路について行われた自動レイアウトの結
果に基づき、該回路を構成する各回路要素に対応した電
流源およびこれらに対する電源配線、接地配線からなる
給電系統モデルを作成するモデル作成手段と、前記回路
の論理シミュレーションを実行し、該回路を構成する各
回路要素のうち、状態の変化した回路要素に関するイベ
ント情報を出力する論理シミュレーション手段と、前記
イベント情報に従って前記給電系統モデルにおける該当
する電流源を駆動した状態のシミュレーションを実行
し、前記電源配線および接地配線の電圧降下を演算する
電源電圧降下シミュレーション手段とを具備することを
特徴とする半導体集積回路のシミュレーション装置を要
旨とする。
設計対象たる回路について行われた自動レイアウトの結
果に基づき、該回路を構成する各回路要素に対応した電
流源およびこれらに対する電源配線、接地配線からなる
給電系統モデルを作成するモデル作成手段と、前記回路
の論理シミュレーションを実行し、該回路を構成する各
回路要素のうち、状態の変化した回路要素に関するイベ
ント情報を出力する論理シミュレーション手段と、前記
イベント情報に従って前記給電系統モデルにおける該当
する電流源を駆動した状態のシミュレーションを実行
し、前記電源配線および接地配線の電圧降下を演算する
電源電圧降下シミュレーション手段とを具備することを
特徴とする半導体集積回路のシミュレーション装置を要
旨とする。
【００１０】請求項２に係る発明は、設計対象たる回路
について行われた自動レイアウトの結果に基づき、該回
路を構成する各回路要素およびこれらに対する電源配
線、接地配線からなる給電系統モデルを作成するモデル
作成手段と、前記回路の論理シミュレーションを実行す
ると共に、該回路を構成する各回路要素の動作回数を集
計する論理シミュレーション手段と、前記各回路要素の
動作回数の集計結果に従って前記給電系統モデルにおけ
る各回路要素の平均電流を算出し、各平均電流が流れた
場合における前記電源配線および接地配線の電圧降下を
演算する電源電圧降下シミュレーション手段とを具備す
ることを特徴とする半導体集積回路のシミュレーション
装置を要旨とする。
について行われた自動レイアウトの結果に基づき、該回
路を構成する各回路要素およびこれらに対する電源配
線、接地配線からなる給電系統モデルを作成するモデル
作成手段と、前記回路の論理シミュレーションを実行す
ると共に、該回路を構成する各回路要素の動作回数を集
計する論理シミュレーション手段と、前記各回路要素の
動作回数の集計結果に従って前記給電系統モデルにおけ
る各回路要素の平均電流を算出し、各平均電流が流れた
場合における前記電源配線および接地配線の電圧降下を
演算する電源電圧降下シミュレーション手段とを具備す
ることを特徴とする半導体集積回路のシミュレーション
装置を要旨とする。
【００１１】請求項３に係る発明は、設計対象たる回路
について行われた自動レイアウトの結果に基づき、該回
路を構成する各回路要素に対応した電流源およびこれら
に対する電源配線、接地配線からなる給電系統モデルを
作成する過程と、前記回路の論理シミュレーションを実
行し、該回路を構成する各回路要素のうち、状態の変化
した回路要素に関するイベント情報を出力する過程と、
前記イベント情報に従って前記給電系統モデルにおける
該当する電流源を駆動した状態のシミュレーションを実
行し、前記電源配線および接地配線の電圧降下を演算す
る過程とを具備することを特徴とする半導体集積回路の
シミュレーション方法を要旨とする。
について行われた自動レイアウトの結果に基づき、該回
路を構成する各回路要素に対応した電流源およびこれら
に対する電源配線、接地配線からなる給電系統モデルを
作成する過程と、前記回路の論理シミュレーションを実
行し、該回路を構成する各回路要素のうち、状態の変化
した回路要素に関するイベント情報を出力する過程と、
前記イベント情報に従って前記給電系統モデルにおける
該当する電流源を駆動した状態のシミュレーションを実
行し、前記電源配線および接地配線の電圧降下を演算す
る過程とを具備することを特徴とする半導体集積回路の
シミュレーション方法を要旨とする。
【００１２】上記各発明によれば、自動レイアウトの完
了後、論理シミュレーションを実行することにより、こ
れと連動して回路内の電源配線、接地配線の電圧降下を
自動的に求めることができる。
了後、論理シミュレーションを実行することにより、こ
れと連動して回路内の電源配線、接地配線の電圧降下を
自動的に求めることができる。
【００１３】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。
【００１４】図１はこの発明の一実施形態によるシミュ
レーション装置のシステム構成を示すものである。本実
施形態に係る装置においては、ゲートアレイの自動レイ
アウトシステムＳ１の入力情報である機能記述情報Ｆ１
と同システムから得られるレイアウト情報Ｆ２を利用す
る。
レーション装置のシステム構成を示すものである。本実
施形態に係る装置においては、ゲートアレイの自動レイ
アウトシステムＳ１の入力情報である機能記述情報Ｆ１
と同システムから得られるレイアウト情報Ｆ２を利用す
る。
【００１５】ここで、機能記述情報Ｆ１は、設計対象た
る回路の構成を定義した情報であり、回路を構成する各
回路要素毎に、如何なるマクロを使用するか、また他の
回路要素との間でどのような配線を行うかを記述したリ
ストである。例えば設計対象が図２に示す回路要素Ｇ１
〜Ｇ３からなる回路を含んでいるとすると、回路要素Ｇ
１，Ｇ２，Ｇ３がマクロとしてＮＡＮＤゲート，インバ
ータ，ＮＯＲゲートを使用している旨を表す情報とこれ
らの各マクロ間が図示のように配線されている旨を示す
情報が機能記述情報として作成される訳である。
る回路の構成を定義した情報であり、回路を構成する各
回路要素毎に、如何なるマクロを使用するか、また他の
回路要素との間でどのような配線を行うかを記述したリ
ストである。例えば設計対象が図２に示す回路要素Ｇ１
〜Ｇ３からなる回路を含んでいるとすると、回路要素Ｇ
１，Ｇ２，Ｇ３がマクロとしてＮＡＮＤゲート，インバ
ータ，ＮＯＲゲートを使用している旨を表す情報とこれ
らの各マクロ間が図示のように配線されている旨を示す
情報が機能記述情報として作成される訳である。
【００１６】自動レイアウトシステムＳ１には、各マク
ロを構成するトランジスタ、配線パターン等のアートワ
ーク情報（パターン寸法、形状等の情報）を定義したレ
イアウト用ライブラリ等、ゲートアレイの個別製品の自
動レイアウトに必要な各種ライブラリが予め用意されて
いる。自動レイアウトシステムＳ１においては、これら
のライブラリが参照されることにより、レイアウト処理
が行われる。このレイアウト処理は、大きく分けて２つ
の処理からなる。まず、第１の処理は、機能記述情報中
に現れる各マクロに対応したトランジスタ、配線パター
ン等の集合体（以下、アートワークセルという。）を内
部コアエリア内に仮想的に配置する処理である。ここ
で、各マクロに対応したアートワークセルは、レイアウ
ト用ライブラリ内の当該マクロに対応したアートワーク
情報が使用される。そして、第２の処理は、内部コアエ
リア内に仮想配置された各アートワークセル間を結ぶ信
号線等の配線パターンを生成する処理である。信号線の
ための配線パターンは、上記機能記述情報に従って自動
生成される。
ロを構成するトランジスタ、配線パターン等のアートワ
ーク情報（パターン寸法、形状等の情報）を定義したレ
イアウト用ライブラリ等、ゲートアレイの個別製品の自
動レイアウトに必要な各種ライブラリが予め用意されて
いる。自動レイアウトシステムＳ１においては、これら
のライブラリが参照されることにより、レイアウト処理
が行われる。このレイアウト処理は、大きく分けて２つ
の処理からなる。まず、第１の処理は、機能記述情報中
に現れる各マクロに対応したトランジスタ、配線パター
ン等の集合体（以下、アートワークセルという。）を内
部コアエリア内に仮想的に配置する処理である。ここ
で、各マクロに対応したアートワークセルは、レイアウ
ト用ライブラリ内の当該マクロに対応したアートワーク
情報が使用される。そして、第２の処理は、内部コアエ
リア内に仮想配置された各アートワークセル間を結ぶ信
号線等の配線パターンを生成する処理である。信号線の
ための配線パターンは、上記機能記述情報に従って自動
生成される。
【００１７】レイアウト情報Ｆ１は、以上説明した各処
理のうち第１の処理の結果を表す中間ファイルである。
図３（ａ）は、図２に示す回路に対応したレイアウト情
報のイメージを示すものである。この例においては、第
１番目のセル列の左端付近に回路要素Ｇ１に対応したア
ートワークセルが配置され、同セル列のほぼ中央に回路
要素Ｇ２に対応したアートワークセルが配置され、その
下の第２番目のセル列の右端付近に回路要素Ｇ３に対応
したアートワークセルが配置されている。レイアウト情
報Ｆ１には、これらの各回路要素Ｇ１〜Ｇ３に対応した
アートワークセルの所在を表す情報および各回路要素に
対応したマクロの種類を示す情報が含まれている。各回
路要素Ｇ１〜Ｇ３は、図３（ｂ）に示す基本単位セルを
１ないし複数個組合せて構成され、図３（ｃ）のような
シンボル（電流値は各回路要素毎に異なる。）で表すこ
とができる。
理のうち第１の処理の結果を表す中間ファイルである。
図３（ａ）は、図２に示す回路に対応したレイアウト情
報のイメージを示すものである。この例においては、第
１番目のセル列の左端付近に回路要素Ｇ１に対応したア
ートワークセルが配置され、同セル列のほぼ中央に回路
要素Ｇ２に対応したアートワークセルが配置され、その
下の第２番目のセル列の右端付近に回路要素Ｇ３に対応
したアートワークセルが配置されている。レイアウト情
報Ｆ１には、これらの各回路要素Ｇ１〜Ｇ３に対応した
アートワークセルの所在を表す情報および各回路要素に
対応したマクロの種類を示す情報が含まれている。各回
路要素Ｇ１〜Ｇ３は、図３（ｂ）に示す基本単位セルを
１ないし複数個組合せて構成され、図３（ｃ）のような
シンボル（電流値は各回路要素毎に異なる。）で表すこ
とができる。
【００１８】本実施形態に係るシミュレーション装置
は、図１に示すモデル作成部Ｓ２、論理シミュレーショ
ン部Ｓ３および電源電圧降下シミュレーション部Ｓ４に
よって構成されている。
は、図１に示すモデル作成部Ｓ２、論理シミュレーショ
ン部Ｓ３および電源電圧降下シミュレーション部Ｓ４に
よって構成されている。
【００１９】モデル作成部Ｓ２は、レイアウト情報Ｆ２
から給電系統モデルＦ３を作成する。ここで、給電系統
モデルＦ３とは、自動レイアウトによって内部コアエリ
ア内に配置された各回路要素を各々電流負荷とみなし、
これらが各電源配線および各接地配線に接続されてなる
給電系統の回路構成を定義した情報である。図４は、図
３に示すレイアウト情報に基づいて作成された給電系統
モデルＦ３のイメージを示すものである。この図４にお
いて、電流源ＩＧ１〜ＩＧ３は、回路要素Ｇ１〜Ｇ３が
１回のスイッチング動作をする際に消費する電流をモデ
リングしたものである。また、ＳＷ１〜ＳＷ３は、回路
要素Ｇ１〜Ｇ３がスイッチング動作をする際にオン状態
とされるスイッチである。抵抗Ｒ，Ｒ，…は、例えば各
セル毎に当該セルの上を横切っている電源配線、接地配
線の各部分の抵抗を表している。これらの抵抗値は電源
配線、接地配線の幅に基づいて定められた一定値を使用
する。
から給電系統モデルＦ３を作成する。ここで、給電系統
モデルＦ３とは、自動レイアウトによって内部コアエリ
ア内に配置された各回路要素を各々電流負荷とみなし、
これらが各電源配線および各接地配線に接続されてなる
給電系統の回路構成を定義した情報である。図４は、図
３に示すレイアウト情報に基づいて作成された給電系統
モデルＦ３のイメージを示すものである。この図４にお
いて、電流源ＩＧ１〜ＩＧ３は、回路要素Ｇ１〜Ｇ３が
１回のスイッチング動作をする際に消費する電流をモデ
リングしたものである。また、ＳＷ１〜ＳＷ３は、回路
要素Ｇ１〜Ｇ３がスイッチング動作をする際にオン状態
とされるスイッチである。抵抗Ｒ，Ｒ，…は、例えば各
セル毎に当該セルの上を横切っている電源配線、接地配
線の各部分の抵抗を表している。これらの抵抗値は電源
配線、接地配線の幅に基づいて定められた一定値を使用
する。
【００２０】電流源の各電流値は、当該回路要素を構成
するトランジスタの個数等に依存する。そこで、各マク
ロ毎に電流源の電流値を定義したライブラリを予め用意
しておき、各回路要素に対応した電流源の電流値を決定
するに当たっては、当該回路要素に対応したマクロの電
流値をこのライブラリから求めるようにする。上述した
通り、レイアウト情報中には、各回路要素に対応したア
ートワークセルの所在の他、各回路要素に対応したマク
ロを表す情報が含まれている。従って、レイアウト情報
に基づいて、回路を構成する全回路要素について、電流
源の接続位置および電流値を決定することができる。
するトランジスタの個数等に依存する。そこで、各マク
ロ毎に電流源の電流値を定義したライブラリを予め用意
しておき、各回路要素に対応した電流源の電流値を決定
するに当たっては、当該回路要素に対応したマクロの電
流値をこのライブラリから求めるようにする。上述した
通り、レイアウト情報中には、各回路要素に対応したア
ートワークセルの所在の他、各回路要素に対応したマク
ロを表す情報が含まれている。従って、レイアウト情報
に基づいて、回路を構成する全回路要素について、電流
源の接続位置および電流値を決定することができる。
【００２１】論理シミュレーション部Ｓ３には、上述し
た機能記述情報Ｆ１と共に機能確認用のテストパターン
（回路に対する入力波形とこの入力波形を与えた場合に
回路から得られるべき応答波形を定義した時系列信号パ
ターン）Ｆ４が与えられる。論理シミュレーション部Ｓ
３は、これらの情報に従って論理シミュレーションを実
行する。この論理シミュレーションは、イベント駆動方
式あるいはテーブル駆動方式等の名称で知られる一般的
な方法により実行されるが、本実施形態においてはシミ
ュレーションを１パターンずつ進める毎に回路内で生じ
たイベント情報の出力を行う。一般的に大規模な回路の
論理シミュレーションを実行すると、１パターン分のシ
ミュレーションにおいても、膨大な数のイベントが発生
する。そこで、本実施形態においては、機能記述情報に
定義された各回路要素のうち、出力信号の“１”／
“０”の反転が起こったものについて、その回路要素名
をイベント情報として出力する。
た機能記述情報Ｆ１と共に機能確認用のテストパターン
（回路に対する入力波形とこの入力波形を与えた場合に
回路から得られるべき応答波形を定義した時系列信号パ
ターン）Ｆ４が与えられる。論理シミュレーション部Ｓ
３は、これらの情報に従って論理シミュレーションを実
行する。この論理シミュレーションは、イベント駆動方
式あるいはテーブル駆動方式等の名称で知られる一般的
な方法により実行されるが、本実施形態においてはシミ
ュレーションを１パターンずつ進める毎に回路内で生じ
たイベント情報の出力を行う。一般的に大規模な回路の
論理シミュレーションを実行すると、１パターン分のシ
ミュレーションにおいても、膨大な数のイベントが発生
する。そこで、本実施形態においては、機能記述情報に
定義された各回路要素のうち、出力信号の“１”／
“０”の反転が起こったものについて、その回路要素名
をイベント情報として出力する。
【００２２】電源電圧降下シミュレーション部Ｓ４は、
論理シミュレーション部Ｓ３によって行われる論理シミ
ュレーションに連動し、給電系統モデルＦ３の動作のシ
ミュレーションを実行する。すなわち、電源電圧降下シ
ミュレーション部Ｓ４は、論理シミュレーション部Ｓ３
からイベント情報が出力されると、このイベント情報に
対応した回路要素を検知し、給電系統モデルＦ３におけ
る当該回路要素に対応した電流源を求め、この電流源に
対応したスイッチをオン状態とする。そして、この結
果、給電系統モデルの各電源配線および各接地配線に流
れる電流を演算し、電源配線上の各点および接地配線上
の各点での電圧降下を演算する。この処理は、出力され
た全イベント情報について実行される。例えば、図２〜
図４に示す例において、回路要素Ｇ１およびＧ２の出力
信号の変化を告げるイベント情報が論理シミュレーショ
ン部Ｓ３から出力されたとすると、電源電圧降下シミュ
レーション部Ｓ４は、スイッチＳＷ１およびＳＷ２をオ
ン状態とし、この状態における電源配線Ｊ1および接地
配線Ｋ1上の各点での電圧降下を演算する。以上の処理
が、論理シミュレーションが１パターン進められる毎に
実行される。
論理シミュレーション部Ｓ３によって行われる論理シミ
ュレーションに連動し、給電系統モデルＦ３の動作のシ
ミュレーションを実行する。すなわち、電源電圧降下シ
ミュレーション部Ｓ４は、論理シミュレーション部Ｓ３
からイベント情報が出力されると、このイベント情報に
対応した回路要素を検知し、給電系統モデルＦ３におけ
る当該回路要素に対応した電流源を求め、この電流源に
対応したスイッチをオン状態とする。そして、この結
果、給電系統モデルの各電源配線および各接地配線に流
れる電流を演算し、電源配線上の各点および接地配線上
の各点での電圧降下を演算する。この処理は、出力され
た全イベント情報について実行される。例えば、図２〜
図４に示す例において、回路要素Ｇ１およびＧ２の出力
信号の変化を告げるイベント情報が論理シミュレーショ
ン部Ｓ３から出力されたとすると、電源電圧降下シミュ
レーション部Ｓ４は、スイッチＳＷ１およびＳＷ２をオ
ン状態とし、この状態における電源配線Ｊ1および接地
配線Ｋ1上の各点での電圧降下を演算する。以上の処理
が、論理シミュレーションが１パターン進められる毎に
実行される。
【００２３】このように本実施形態においては、自動レ
イアウトが完了した後であれば、論理シミュレーション
に連動して内部コアエリア内の電源配線等の電圧降下を
シミュレーションにより自動的に求めることができる。
従って、試作品を実際に作製しなくても、自動レイアウ
トの結果が適正なものであるか否かを判断することがで
きる。
イアウトが完了した後であれば、論理シミュレーション
に連動して内部コアエリア内の電源配線等の電圧降下を
シミュレーションにより自動的に求めることができる。
従って、試作品を実際に作製しなくても、自動レイアウ
トの結果が適正なものであるか否かを判断することがで
きる。
【００２４】さて、電源電圧降下シミュレーション部Ｓ
４によって得られるシミュレーション結果は膨大な情報
となる。従って、この情報の出力形式を工夫する必要が
あるが、例えば以下のような形式が有効であると思われ
る。 ａ．各セル列毎で電源配線および接地配線の電圧降下の
最大値を出力する。 ｂ．上記に加え、電圧降下が最大となる場所およびテス
トパターンのパターン番号を出力する。 ｃ．指定したパターン番号における各電源配線および各
接地配線の電位分布を出力する。
４によって得られるシミュレーション結果は膨大な情報
となる。従って、この情報の出力形式を工夫する必要が
あるが、例えば以下のような形式が有効であると思われ
る。 ａ．各セル列毎で電源配線および接地配線の電圧降下の
最大値を出力する。 ｂ．上記に加え、電圧降下が最大となる場所およびテス
トパターンのパターン番号を出力する。 ｃ．指定したパターン番号における各電源配線および各
接地配線の電位分布を出力する。
【００２５】ｄ．図５に示すようなディスプレイ１１、
キーボード１２およびマウス１３を備えた対話形式のＣ
ＡＤツールに本実施形態を組み込む構成も有効であると
考えられる。この図５に示す構成では、自動レイアウト
の結果得られるチップレイアウトをディスプレイ１１に
表示させる。使用者は、マウス１３を使用することによ
り、電源電圧の監視をすべき観測点を指定する。上述し
た論理シミュレーション部Ｓ３および電源電圧降下シミ
ュレーション部Ｓ４は、使用者からキーボード１２等に
よって指示される毎に１パターンずつシミュレーション
を進める。そして、電源電圧降下シミュレーション部Ｓ
４は指定された観測点の電源電圧Ｖｃｃをパターン番号
とともにディスプレイ１１に表示させる。なお、この表
示とともに電源電流Ｉｃｃを表示するようにしてもよ
い。また、例えば電圧降下の大きさをランク分けし、デ
ィスプレイ１１にチップレイアウトを表示する際に、電
源配線等の各部の電圧降下をそのランクに対応した色で
色分け表示するようにしてもよい。このような表示を行
うことにより、電源電圧の降下の大きい箇所が一目瞭然
となる。
キーボード１２およびマウス１３を備えた対話形式のＣ
ＡＤツールに本実施形態を組み込む構成も有効であると
考えられる。この図５に示す構成では、自動レイアウト
の結果得られるチップレイアウトをディスプレイ１１に
表示させる。使用者は、マウス１３を使用することによ
り、電源電圧の監視をすべき観測点を指定する。上述し
た論理シミュレーション部Ｓ３および電源電圧降下シミ
ュレーション部Ｓ４は、使用者からキーボード１２等に
よって指示される毎に１パターンずつシミュレーション
を進める。そして、電源電圧降下シミュレーション部Ｓ
４は指定された観測点の電源電圧Ｖｃｃをパターン番号
とともにディスプレイ１１に表示させる。なお、この表
示とともに電源電流Ｉｃｃを表示するようにしてもよ
い。また、例えば電圧降下の大きさをランク分けし、デ
ィスプレイ１１にチップレイアウトを表示する際に、電
源配線等の各部の電圧降下をそのランクに対応した色で
色分け表示するようにしてもよい。このような表示を行
うことにより、電源電圧の降下の大きい箇所が一目瞭然
となる。
【００２６】＜他の実施形態＞以上説明した実施形態で
は、テストパターンを１パターン進める毎に電源配線等
の電圧降下を演算したが、各回路要素の全パターンを通
じた平均電流を算出し、この結果に基づいて電源配線等
の電圧降下を算出して出力するようにしてもよい。より
詳しくは次の通りである。まず、論理シミュレーション
部Ｓ３は、シミュレーション実行時にイベント情報を逐
一出力するのではなく、各回路要素毎に、テストパター
ンの全パターンを通じた出力信号の反転回数を集計す
る。そして、論理シミュレーション終了後、この各回路
要素毎の出力信号の反転回数を電源電圧降下シミュレー
ション部Ｓ４に報告する。電源電圧降下シミュレーショ
ン部Ｓ５では、各回路要素に、出力信号の反転回数を当
該回路要素に対応した電流源の電流値に乗算し、さらに
この乗算結果に当該製品が実際を動作させる際の周波数
を乗算し、全パターンを通じた当該回路要素の平均電流
を算出する。このようにして算出された各平均電流が各
回路要素に流れたと仮定し、各電源配線、各接地配線の
電圧降下を算出する。
は、テストパターンを１パターン進める毎に電源配線等
の電圧降下を演算したが、各回路要素の全パターンを通
じた平均電流を算出し、この結果に基づいて電源配線等
の電圧降下を算出して出力するようにしてもよい。より
詳しくは次の通りである。まず、論理シミュレーション
部Ｓ３は、シミュレーション実行時にイベント情報を逐
一出力するのではなく、各回路要素毎に、テストパター
ンの全パターンを通じた出力信号の反転回数を集計す
る。そして、論理シミュレーション終了後、この各回路
要素毎の出力信号の反転回数を電源電圧降下シミュレー
ション部Ｓ４に報告する。電源電圧降下シミュレーショ
ン部Ｓ５では、各回路要素に、出力信号の反転回数を当
該回路要素に対応した電流源の電流値に乗算し、さらに
この乗算結果に当該製品が実際を動作させる際の周波数
を乗算し、全パターンを通じた当該回路要素の平均電流
を算出する。このようにして算出された各平均電流が各
回路要素に流れたと仮定し、各電源配線、各接地配線の
電圧降下を算出する。
【００２７】この実施形態を前掲図５のＣＡＤツールに
組み込むのも有効である。この場合、ディスプレイ１１
にチップレイアウトを表示する際に、各回路要素の平均
電流を併せて表示するようにすると効果的である。例え
ば平均電流を大、中、小の３ランクに分け、チップレイ
アウト中、平均電流が大である回路要素に対応した部分
は赤色表示、平均電流が中である回路要素に対応した部
分は黄色表示、平均電流が小である回路要素に対応した
部分は青色表示を行う等の方法が考えられる。このよう
な表示が行われると、赤色表示の目立つセル列に関して
は、当該セル列内の回路要素に対応したアートワークセ
ルを他のセル列に強制的に移動させる等といった具体的
な対応策を見つけることが容易になる。
組み込むのも有効である。この場合、ディスプレイ１１
にチップレイアウトを表示する際に、各回路要素の平均
電流を併せて表示するようにすると効果的である。例え
ば平均電流を大、中、小の３ランクに分け、チップレイ
アウト中、平均電流が大である回路要素に対応した部分
は赤色表示、平均電流が中である回路要素に対応した部
分は黄色表示、平均電流が小である回路要素に対応した
部分は青色表示を行う等の方法が考えられる。このよう
な表示が行われると、赤色表示の目立つセル列に関して
は、当該セル列内の回路要素に対応したアートワークセ
ルを他のセル列に強制的に移動させる等といった具体的
な対応策を見つけることが容易になる。
【００２８】なお、以上説明した実施形態は、本発明を
ゲートアレイに適用した場合を説明したが、本発明はこ
れに限定されるものではなく、機能記述情報に基づいて
自動レイアウトを行うことが可能なもの、すなわち、セ
ミカスタム集積回路と呼ばれるもの全般に適用すること
が可能である。
ゲートアレイに適用した場合を説明したが、本発明はこ
れに限定されるものではなく、機能記述情報に基づいて
自動レイアウトを行うことが可能なもの、すなわち、セ
ミカスタム集積回路と呼ばれるもの全般に適用すること
が可能である。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、自動レイアウトの結果を利用することにより、論理
シミュレーションの結果に基づいて回路内の電源配線、
接地配線の電圧降下のシミュレーションを行うことがで
きるので、試作品を作製する前に実動作を想定した自動
レイアウトの結果の良否の判定を行うことができるとい
う効果がある。
ば、自動レイアウトの結果を利用することにより、論理
シミュレーションの結果に基づいて回路内の電源配線、
接地配線の電圧降下のシミュレーションを行うことがで
きるので、試作品を作製する前に実動作を想定した自動
レイアウトの結果の良否の判定を行うことができるとい
う効果がある。
【図１】 この発明の一実施形態による半導体集積回路
のシミュレーション装置の構成を示すブロック図であ
る。
のシミュレーション装置の構成を示すブロック図であ
る。
【図２】 同実施形態において使用する機能記述情報の
イメージを示す図である。
イメージを示す図である。
【図３】 同実施形態において使用するレイアウト情報
のイメージを示す図である。
のイメージを示す図である。
【図４】 同実施形態において作成する給電系統モデル
のイメージを示す図である。
のイメージを示す図である。
【図５】 同実施形態を組み込んだ対話形式のＣＡＤツ
ールを示す外観図である。
ールを示す外観図である。
【図６】 一般的なゲートアレイのチップレイアウトを
示す図である。
示す図である。
【図７】 ゲートアレイにおける電源配線、接地配線の
電圧降下を説明する図である。
電圧降下を説明する図である。
Ｓ２……モデル作成部、Ｓ３……論理シミュレーション
部、Ｓ４……電源電圧降下シミュレーション部、Ｆ３…
…給電系統モデル。
部、Ｓ４……電源電圧降下シミュレーション部、Ｆ３…
…給電系統モデル。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04 H01L 27/118
Claims (3)
- 【請求項１】 設計対象たる回路について行われた自動
レイアウトの結果に基づき、該回路を構成する各回路要
素に対応した電流源およびこれらに対する電源配線、接
地配線からなる給電系統モデルを作成するモデル作成手
段と、 前記回路の論理シミュレーションを実行し、該回路を構
成する各回路要素のうち、状態の変化した回路要素に関
するイベント情報を出力する論理シミュレーション手段
と、 前記イベント情報に従って前記給電系統モデルにおける
該当する電流源を駆動した状態のシミュレーションを実
行し、前記電源配線および接地配線の電圧降下を演算す
る電源電圧降下シミュレーション手段とを具備すること
を特徴とする半導体集積回路のシミュレーション装置。 - 【請求項２】 設計対象たる回路について行われた自動
レイアウトの結果に基づき、該回路を構成する各回路要
素およびこれらに対する電源配線、接地配線からなる給
電系統モデルを作成するモデル作成手段と、 前記回路の論理シミュレーションを実行すると共に、該
回路を構成する各回路要素の動作回数を集計する論理シ
ミュレーション手段と、 前記各回路要素の動作回数の集計結果に従って前記給電
系統モデルにおける各回路要素の平均電流を算出し、各
平均電流が流れた場合における前記電源配線および接地
配線の電圧降下を演算する電源電圧降下シミュレーショ
ン手段とを具備することを特徴とする半導体集積回路の
シミュレーション装置。 - 【請求項３】 設計対象たる回路について行われた自動
レイアウトの結果に基づき、該回路を構成する各回路要
素に対応した電流源およびこれらに対する電源配線、接
地配線からなる給電系統モデルを作成する過程と、 前記回路の論理シミュレーションを実行し、該回路を構
成する各回路要素のうち、状態の変化した回路要素に関
するイベント情報を出力する過程と、 前記イベント情報に従って前記給電系統モデルにおける
該当する電流源を駆動した状態のシミュレーションを実
行し、前記電源配線および接地配線の電圧降下を演算す
る過程とを具備することを特徴とする半導体集積回路の
シミュレーション方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204554A JP2940444B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体集積回路のシミュレーション装置およびシミュレーション方法 |
| US08/694,942 US5872724A (en) | 1995-08-10 | 1996-08-09 | Simulation apparatus and simulation method for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204554A JP2940444B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体集積回路のシミュレーション装置およびシミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955433A JPH0955433A (ja) | 1997-02-25 |
| JP2940444B2 true JP2940444B2 (ja) | 1999-08-25 |
Family
ID=16492415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204554A Expired - Fee Related JP2940444B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体集積回路のシミュレーション装置およびシミュレーション方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5872724A (ja) |
| JP (1) | JP2940444B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10124563A (ja) * | 1996-08-27 | 1998-05-15 | Matsushita Electric Ind Co Ltd | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 |
| DE19702600A1 (de) * | 1997-01-24 | 1998-07-30 | Sgs Thomson Microelectronics | Elektrische Analyse integrierter Schaltungen |
| TW525070B (en) * | 1999-11-30 | 2003-03-21 | Nec Corp | Power model for EMI simulation to semiconductor integrated circuit, method of designing the power model, EMI simulator, power model preparation computer program, and storage medium storing the same as |
| JP2002110801A (ja) | 2000-09-27 | 2002-04-12 | Matsushita Electric Ind Co Ltd | 配線抵抗補正方法 |
| JP2002304434A (ja) * | 2001-04-06 | 2002-10-18 | Nec Corp | Ｅｍｉシミュレーション用半導体集積回路電源モデルの作成方法、装置及びプログラム |
| JP4548985B2 (ja) * | 2001-08-16 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 回路解析装置 |
| US6938233B2 (en) * | 2002-08-09 | 2005-08-30 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing semiconductor integrated circuit device based on voltage drop distribution |
| JP2004139181A (ja) | 2002-10-15 | 2004-05-13 | Renesas Technology Corp | レイアウト装置及びプログラム |
| US7926018B2 (en) * | 2007-09-25 | 2011-04-12 | Synopsys, Inc. | Method and apparatus for generating a layout for a transistor |
| JP5347839B2 (ja) * | 2009-03-25 | 2013-11-20 | 富士ゼロックス株式会社 | 電源ノイズ解析装置 |
| US8543958B2 (en) * | 2009-12-11 | 2013-09-24 | Synopsys, Inc. | Optical proximity correction aware integrated circuit design optimization |
| CN104915520B (zh) * | 2015-06-30 | 2018-02-23 | 中国西电电气股份有限公司 | 一种直流输电换流站交流滤波器跳闸逻辑仿真方法 |
| CN111965523B (zh) * | 2020-08-14 | 2023-05-09 | 上海兆芯集成电路有限公司 | 芯片测试方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051938A (en) * | 1989-06-23 | 1991-09-24 | Hyduke Stanley M | Simulation of selected logic circuit designs |
| JPH05181930A (ja) * | 1991-04-26 | 1993-07-23 | Motorola Inc | 順次回路の特性決定 |
| US5305229A (en) * | 1991-09-06 | 1994-04-19 | Bell Communications Research, Inc. | Switch-level timing simulation based on two-connected components |
| US5446676A (en) * | 1993-03-29 | 1995-08-29 | Epic Design Technology Inc. | Transistor-level timing and power simulator and power analyzer |
-
1995
- 1995-08-10 JP JP7204554A patent/JP2940444B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-09 US US08/694,942 patent/US5872724A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0955433A (ja) | 1997-02-25 |
| US5872724A (en) | 1999-02-16 |
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