JP5347839B2

JP5347839B2 - 電源ノイズ解析装置

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Publication number: JP5347839B2
Application number: JP2009196701A
Authority: JP
Inventors: 大介井口; 嵩浩堀口
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
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Filing date: 2009-08-27
Publication date: 2013-11-20
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Description

本発明は、電源ノイズ解析装置に関する。

半導体チップを搭載して構成されたプリント配線基板等において、近年は半導体素子が高速でスイッチング動作する際に生じる過渡電流を高速に供給するために電源プレーンとグランドプレーンを有する多層基板を用いるか、両面基板であっても電源ラインとグランドラインを極力低インピーダンスとなるよう構成している。すなわち電源を供給して動作させると、半導体チップのスイッチング動作による過渡電流が電源プレーンとグランドプレーンから流れるため、電源プレーンとグランドプレーン間に高周波電流が誘起される。この電流がプレーンの端部に電位差を生じさせたり、またプレーンに接続するケーブル等に流れることで、電磁放射が発生する。

電磁放射の影響は、基板に実装した状態で測定することで把握できるが、設計段階で電磁放射を予測することができれば、製品開発を効率的に進めることが可能になる。ＬＳＩ内部の電圧・電流ノイズの影響についてはたとえば特許文献１に示すようにＬＳＩ内部回路の自動レイアウトの情報に基づいて電流源及び電源系モデルを作成して行う論理シミュレーションを基にノイズの推定を行うシミュレーション装置及び方法が知られている。

また、電磁放射については、これら従来技術による解析で得られた電流をプリント配線基板の３次元電磁界解析モデルに注入する方法が試みられている（例えば、非特許文献１参照）。

特開平９−５５４３３号公報

藤原修、他「ＰＣＢの電磁放射と電源グラウンド層間入力インピーダンスにおける周波数特性の対応関係」電子情報通信学会論文誌２００３／８Ｖｏｌ．Ｊ８６−ＢＮｏ．８

本発明の目的は、半導体チップの内部インピーダンスを考慮しないで電源系のノイズ解析を行う場合に比べ、ノイズ解析の精度を高めることが可能な電源ノイズ解析装置を提供することにある。

本発明の一態様は、上記目的を達成するため、以下の電源ノイズ解析装置を提供する。

［１］解析対象の半導体チップの設計データに基づいた前記半導体チップの模擬動作によって得られた電源電流波形から前記半導体チップの内部インピーダンスを推定し、前記内部インピーダンスに基づいて前記半導体チップが実装される基板を含む電源系のノイズ解析を行う解析部を有し、前記解析部は、前記内部インピーダンスのうち、静電容量を前記電源電流波形の過渡周期及び前記半導体チップの電源系のインダクタンスから求める電源ノイズ解析装置。

［２］前記解析部は、前記半導体チップの過渡応答波形に基づいて前記電源系のノイズ解析を行う前記［１］に記載の電源ノイズ解析装置。

［３］前記解析部は、前記基板の設計データに基づく電磁界解析によって得られた前記基板の伝達特性情報、前記半導体チップの設計データ、及び前記半導体チップと前記基板との間を接続する導電部の特性情報に基づいて前記基板に実装された状態での前記半導体チップの模擬動作を行い、この模擬動作の結果の情報と前記推定した前記半導体チップの内部インピーダンスとに基づいて前記基板に実装された状態での前記半導体チップの内部電流を推定し、前記内部電流、前記半導体チップの内部インピーダンス、及び前記基板の設計データに基づいて前記電源系のノイズ解析を行う前記［１］又は［２］に記載の電源ノイズ解析装置。

［４］前記解析部は、前記基板の伝達特性情報を得るための電磁界解析を行うにあたり、前記基板の大きさに基づいて定めた電磁波の基準周波数よりも低い周波数領域における電磁界解析を前記基準周波数よりも高い周波数領域における電磁界解析より低い精度で行う前記［３］に記載の電源ノイズ解析装置。

［５］前記解析部は、前記基準周波数よりも高い周波数領域における電磁界解析で、前記基板の前記半導体チップが実装される部分の電磁界解析を前記基板の他の部分の電磁界解析よりも高い精度で行う前記［４］に記載の電源ノイズ解析装置。

［６］前記解析部は、前記基板の伝達特性の電磁界解析を行うにあたり、前記基板に実装される素子と前記基板の電源層又は基準電位層との接続点を入出力点として有する伝送モデルを用いる前記［３］乃至［５］のいずれかに記載の電源ノイズ解析装置。

請求項１に記載の発明によれば、半導体チップの内部インピーダンスを考慮しないで電源系のノイズ解析を行う場合に比べ、ノイズ解析の精度を高めることができる。

請求項１に記載の発明によれば、半導体チップの模擬動作によって得られた電源電流波形から半導体チップの内部インピーダンスの静電容量を算出することができる。

請求項２に記載の発明によれば、半導体チップの過渡応答波形に基づいて、計算量を低減したノイズ解析を行うことができる。

請求項３に記載の発明によれば、基板に実装された状態での半導体チップの内部電流に基づくノイズ解析を行うことができる。

請求項４に記載の発明によれば、基準周波数よりも低い周波数領域における電磁界解析の計算量を低減できる。

請求項５に記載の発明によれば、電源ノイズに与える影響の大きい半導体チップが実装される部分の解析の精度を高めることができる。

請求項６に記載の発明によれば、基板に実装される半導体チップの他の素子が電源電流に与える影響を考慮したノイズ解析を行うことができる。

図１は、本発明の第１の実施の形態に係る、電源ノイズ解析装置を示すブロック図である。図２は、本発明の第１の実施の形態に係る半導体部品の構造を示す概略図である。図３は、本発明の第１の実施の形態に係る、半導体チップと基板間の接続を示す模式図である。図４は、本発明の第１の実施の形態に係る、電源ノイズ解析装置の処理に用いられる電源系等価回路モデルである。図５は、本発明の第１の実施の形態に係る、電源ノイズ解析装置の処理を示すフローチャートである。図６は、図５に示す解析処理で用いるパッケージ特性のデータ内容の一例を示す図である。図７は、本発明の第１の実施の形態に係る、電源ノイズ解析装置によるシミュレーションによって得られた電源電流波形を示す図である。図８は、本発明の第２の実施の形態に係る、半導体チップと基板間の接続を示す模式図である。図９は、本発明の第２の実施の形態に係る、基板の静電容量、抵抗及びインダクタンスを考慮した等価回路の一部を示す回路図である。図１０は、本発明の第２の実施の形態に係る、基板を多数のメッシュに分割した例を示す説明図である。図１１は、本発明の第２の実施の形態に係る、電源ノイズ解析装置の処理を示すフローチャートである。図１２は、本発明の第３の実施の形態に係る、基準周波数よりも高周波の周波数領域における解析を行う際のメッシュの分割モデルを示す図である。図１３は、本発明の第３の実施の形態に係る、基準周波数よりも高周波の周波数領域における解析を行う際のメッシュの分割モデルの変形例を示す図である。図１４は、本発明の第５の実施の形態における伝送モデルの例を示す説明図である。

（電源ノイズ解析装置の構成）
図１は、本発明の第１の実施の形態に係る電源ノイズ解析装置を示すブロック図である。電源ノイズ解析装置１００は、装置全体を制御するＣＰＵ（解析部）１と、図示しないキーボード及びマウスを含む入力部２と、電源ノイズの解析に必要なデータを取り込むデータ取込部３と、各種のデータ、解析処理を行うためのプログラム及び演算結果等を記憶するハードディスクドライブ等の記憶媒体による記憶部４と、操作内容、動作内容等を表示する表示部５と、解析結果等を印刷するプリンタ６とを備えている。なお、入力部２、データ取込部３、記憶部４、表示部５及びプリンタ６は、通常、インターフェースを介してＣＰＵ１に接続されるが、ここでは図示を省略している。

データ取込部３は、例えば、インターネット接続用のインターフェース、ＣＤドライブ、ＤＶＤドライブ等を用いることができる。

図２は、半導体部品の構造を示す概略図である。図２（ａ）は半導体部品８の半導体チップ８０等を封止するモールド樹脂８１３を二点鎖線で示し、半導体部品８の表面（プリント配線基板側とは反対側の面）から見た図。図２（ｂ）は、図２（ａ）のＡ−Ａ断面図である。

半導体部品８は、半導体チップ８０とパッケージ部８１とから構成されている。半導体チップ８０の表面には複数のボンディングパッド８０１が設けられている。パッケージ部８１は、複数のボンディングパッド８０１のそれぞれに対応して設けられた複数のリード８１２と、複数のボンディングパッド８０１及び複数のリード８１２をそれぞれ接続する複数のワイヤ８１１と、半導体チップ８０，ワイヤ８１１，リード８１２を封止するモールド樹脂８１３等を有する。

ワイヤ８１１は、ボンディングによって形成されたボンディングワイヤである。リード８１２は、一端がモールド樹脂８１３に埋め込まれてワイヤ８１１に接続されており、他端がモールド樹脂８１３の外部に露出している。モールド樹脂８１３は例えばエポキシ樹脂からなる。図２（ｂ）に示すように、複数のリード８１２及び複数のワイヤ８１１は、基板と半導体チップ８０との間を接続する導電部８２を構成する。

リード８１２は、半導体チップ８０に電源を供給するための電源リード８１２Ａ、半導体チップ８０のグランドに接続されたグランドリード８１２Ｂ、及びその他の各種信号線等に接続された非電源リード８１２Ｃから構成される。電源リード８１２Ａは電源ワイヤ８１１Ａによって、またグランドリード８１２Ｂはグランドワイヤ８１１Ｂによって、半導体チップ８０のボンディングパッド８０１に接続されている。

なお、図２に示す例では、電源リード８１２Ａ及びグランドリード８１２Ｂが３つずつ配置されているが、これに限らず、電源リード８１２Ａ及びグランドリード８１２Ｂは１つずつでもよい。また、電源リード８１２Ａ及びグランドリード８１２Ｂを隣接させず、分散して配置してもよい。

図３は、半導体チップと基板間の接続を示す模式図である。電源ノイズ解析装置１００が対象とするのは、スイッチング動作をする半導体素子及び回路を有する半導体チップ８０が基板７に実装された状態でのノイズ解析であり、図３に示すように、基板７に半導体チップ８０を実装した状態において電源９から電源を印加したときの通電状態に基づいて解析を行うものである。なお、図３においては、説明の都合上、半導体チップ８０を基板７から離した状態で示している。

基板７は、セラミックス、ポリイミド、ガラスエポキシ等による絶縁体７０の片面（図３の下面）に設けられた基準電位層としてのグランドプレーン７１と、他面（図３の上面）に設けられた電源層としての電源プレーン７２等を備えている。電源プレーン７２とグランドプレーン７１との間には、例えば３．３Ｖの直流電圧を出力する電源９が接続されている。

半導体部品８は、グランドプレーン７１及び電源プレーン７２を介して電源９に接続されている。実際には、半導体チップ８０がワイヤ８１１及びリード８１２を介して基板７に接続され、基板７と半導体チップ８０とはデータ線、制御線等の多数の配線パターンを通して接続されているが、ここでは電源系のみを図示している。半導体チップ８０と基板７との間には、導電部８２によって生じるインピーダンスＺ_１，Ｚ_２が生じている。このインピーダンスＺ_１，Ｚ_２を含む等価回路について図を示して説明する。

図４は、本発明の実施の形態に係る電源ノイズ解析装置の処理に用いられる電源系等価回路モデルである。この等価回路モデルは、電源９の＋電極と−電極との間に形成される半導体部品８の回路を簡略化して表現している。この等価回路では、抵抗１０、インダクタ１１、第１の電流源１２、抵抗１３、及びインダクタ１４が直列接続され、第１の電流源１２には、第２の電流源１５が並列接続されると共に、コンデンサ１６と抵抗１７を直列接続した回路が並列接続されている。

抵抗１０及びインダクタ１１は、半導体チップ８０の電源ラインを構成する電源リード８１２Ａ及びワイヤ８１１Ａの抵抗及びインダクタンス、すなわちインピーダンスＺ_１を示している。また、抵抗１３及びインダクタ１４は、半導体チップ８０のグランドラインを構成するグランドリード８１２Ｂ及びワイヤ８１１Ｂの抵抗及びインダクタンス、すなわちインピーダンスＺ_２を示している。

第１及び第２の電流源１２，１５は、半導体チップ８０を構成する回路がスイッチング動作をすることによって形成されるものであり、第１の電流源１２はＬ−Ｈ遷移の駆動電流と過渡電流（貫通電流）の和、第２の電流源１５はＨ−Ｌ遷移の貫通電流である。コンデンサ１６は半導体チップ８０の内部で同じ電源供給系を共有する全ての回路要素の電源とグランド間の静電容量であり、抵抗１７はその抵抗分である。ここで、駆動電流は電流変化の小さい電流であり、貫通電流は周期的、例えばｔ＝３．６５ｎｓの周期で変化する電流であり、半導体チップ８０から見た電源系インピーダンスが十分に低ければ、その波形（パルス幅、周期、波高等）に大きな変化は生じない。

（電源ノイズ解析装置の動作）
図５は、本発明の実施の形態に係る電源ノイズ解析装置の処理を示すフローチャートである。なお、図５に示す処理を実行するプログラムは、図１に示す記憶部４に格納されている。更に、図６は、図５に示す解析処理で用いるパッケージ特性（パッケージモデル又はＬＳＩライブラリ）のデータ内容の一例を示す図、図７は、本発明の実施の形態に係る電源ノイズ解析装置において図５中のデバイスシミュレーションＳ１０３によって得られた電源電流波形（ｉ）及び本電源解析装置によって推定した波源・内部インピーダンスモデルＳ１０９による電流波形（ii）を示す図である。なお、図７において、−１５Ａまで落ち込んでいる波形部分が上記したＬ−Ｈ遷移の駆動電流と過渡電流（貫通電流）による電流ピークであり、その周期の中間で−３Ａまで落ち込んでいる部分が上記したＨ−Ｌ遷移の駆動電流によるものである。

まず、解析に先立って、作業者は解析対象の半導体チップ８０を製造している半導体製造会社から半導体チップ８０のＬＳＩ設計データを取得し、これを電源ノイズ解析装置１００に取り込む（Ｓ１０１）。更に、作業者は図６に例示したようにＲＬＧＣの集中定数マトリクス等で記述されたパッケージモデル２０を取得し、これを電源ノイズ解析装置１００に取り込む（Ｓ１０２）。パッケージモデル２０は、半導体チップ８０のリード８１２，ワイヤ８１１の断面形状等に基づいて公知の電磁界解析手法を用いて計算された、導電部８２の電気的特性を示すモデルである。また、ＰＣＢ(Printed Circuit Board)モデルを取得して記憶部４に記憶させておく（Ｓ１１０）。

次に、作業者は電源ノイズ解析装置１００の入力部２のマウス及びキーボード等を操作し、第１の模擬動作としてのデバイスシミュレーションを開始させる（Ｓ１０３）。このデバイスシミュレーションは、ステップＳ１０１で取り込んだＬＳＩ設計データとステップＳ１０２で取り込んだパッケージモデル２０とに基づいて、ＣＰＵ１が仮想的に半導体チップ８０を動作させるものである。また、このデバイスシミュレーションは、基板７をインピーダンスのない理想的な電源として行われる。

ＣＰＵ１は、上記ステップＳ１０３を実行して電源電流波形を生成し、それを表示部５のディスプレイに表示したり、必要に応じてプリンタ６によりプリントアウトする（Ｓ１０４）。

この電源電流波形は、基板７を理想電源と扱って電源供給されるとした場合に、解析対象の半導体チップ８０が基板７からパッケージを介して引き込む電源の電流波形である。この電源電流波形は、半導体製造会社が保有するＬＳＩ設計ツール上でＳ１０１で取り込んだＬＳＩ設計データおよびＳ１０２で取り込んだパッケージ特性をデータとして計算して得られるものである。この電源電流波形は、上記の計算によって得ることの他、半導体製造会社から入手できる場合もある。

ＣＰＵ１は、電源電流波形から周期ｔ、電流過渡応答の周波数ｆ（＝１／ｔ）を抽出する（Ｓ１０５）。周期ｔは、インダクタ１１のインダクタンスＬ１１とインダクタ１４のインダクタンスＬ１４との和のインダクタンスＬと、コンデンサ１６のキャパシタンスＣとの直列共振で決まる。即ち、電流過渡応答の周期ｔに基づく電流過渡応答の周波数ｆは、ＣＰＵ１により次式で求められる。
ｆ＝１／（２π√（ＬＣ））・・・（１）

この（１）式からキャパシタンスＣを求めると、次式で表される。この演算は、上記ステップＳ１０２で取り込んだパッケージモデルに基づいてＣＰＵ１によりステップＳ１０７で実行される。
Ｃ＝（ｔ／２π）２／Ｌ・・・（２）
一例をあげれば、Ｌが３６ｐＨのとき、キャパシタンスＣは９．３７ｎＦ（電流過渡応答の周期が３．６５ｎｓのとき）である。なお、キャパシタンスＣを上記の様にして求める理由は、ＣＡＤ(Computer Aided Design)等から得ることが困難だからである。

一方、ＣＰＵ１は、上記ステップＳ１０４で生成した電源電流波形(図７の波形ｉ)のパルス幅及び波高を抽出する（Ｓ１０６）。更にＣＰＵ１は電流源１２，１５の波形フィッティングを行う（Ｓ１０８）。つまり、ＣＰＵ１は、上記過渡応答の生じるインパクトとなるスイッチングの瞬間の波形をガウシアン近似したとき、電流源１２，１５が三角波の波源と仮定し、デバイスシミュレーションで得られる波形がガウシアン波形の波高と半値幅が得られるように三角波の半値および波高を操作する。次に、ＣＰＵ１は、波形フィッティングの結果に基づいて波源・チップ内部インピーダンスモデルを生成、即ち図７の波形（ii）のようなＰＣＢを含まない過渡応答を再現する（Ｓ１０９）。次にＣＰＵ１は、この波源・チップ内部インピーダンスモデル、上記ステップＳ１１０で取得済みのＰＣＢモデル、図７の波形（ｉ)、及び上記ステップＳ１０２で取り込んだパッケージ特性に基づいて、パワーインテグリティー及びＥＭＩ（Electro Magnetic Interface）解析を実行する（Ｓ１１１）。

以上により、基板７を理想的な電源とした場合の半導体部品８の過渡応答特性に基づいて、半導体部品８を基板７に実装したときにどれだけノイズ電流が流れ、どのように電磁放射されるかといった推定が可能になる。

［第２の実施の形態］

次に、本発明の第２の実施の形態について説明する。上記第１の実施の形態では、基板７を理想的な電源とした場合における半導体部品８の過渡応答特性に基づく電源ノイズ解析の手法について説明したが、半導体部品８の電源電流は基板７のインピーダンスの影響を受けるので、より精度の高い電源ノイズ解析を行うためには、基板７のインピーダンスを考慮した半導体部品８の過渡応答特性に基づく解析を行う必要がある。そこで、本実施の形態では、ＰＣＢモデルを考慮した半導体部品８の過渡応答特性に基づく電源ノイズ解析装置について説明する。

図８は、本発明の第２の実施の形態に係る半導体チップと基板間の接続を示す模式図である。基板７は、電源プレーン７２とグランドプレーン７１との間に存在する静電容量を、両者の間に多数のコンデンサＣ_１が配置されたものとみなして表現することができる。また、電源プレーン７２及びグランドプレーン７１を電流が流れる際には抵抗が発生し、インダクタンスも存在する。

図９は、基板７の静電容量、抵抗及びインダクタンスを考慮した等価回路の一部を示す回路図の例である。この等価回路は、抵抗Ｒ_１及びインダクタＬ_１を直列に接続したものを１つの辺とする４つの辺からなる格子状のメッシュを面状に多数配列し、各メッシュの頂点にコンデンサＣ_１を接続した回路で構成される。この等価回路のコンデンサＣ_１の静電容量、抵抗Ｒ_１の抵抗値、インダクタＬ_１のインダクタンスは、基板７の設計データに基づいて求めることができる。

図１０は、基板７を多数のメッシュに分割した例を示す説明図である。この図に示すように、基板７は長方形状であり、長辺の長さをＷ_１、短辺の長さをＷ_２で表す。この図に示す実線（基板７の端面）又は破線で囲まれた四角形の部分が1つのメッシュであり、基板７の全体が均等に分割されている。

図１１は、本発明の第２の実施の形態に係る電源ノイズ解析装置の処理を示すフローチャートである。電源ノイズ解析装置の構成は図１に示すものと同様であり、図１０に示すフローチャートを実行するプログラムは記憶部４（図１参照）に格納されている。

解析に先立って、ＣＰＵ１はＰＣＢモデルを取得して記憶部４に記憶する（Ｓ２０１）。このＰＣＢモデルは、図９に示す等価回路の回路定数（コンデンサＣ_１の静電容量、抵抗Ｒ_１の抵抗値、インダクタＬ_１のインダクタンス）として与えられる。また、ＣＰＵ１は半導体チップ８０のＬＳＩ設計データを取得して記憶部４に記憶する（Ｓ２０２）。またさらにＣＰＵ１は、ＲＬＧＣの集中定数マトリクス等で記述されたパッケージモデル２０を取得して記憶部４に記憶する（Ｓ２０３）。

次にＣＰＵ１は、ステップＳ２０１で取得したＰＣＢモデルに基づいて、基板７の基板長（Ｗ_１又はＷ_２）を電気長とする周波数を含む周波数帯における二次元もしくは三次元の電磁界解析手法によって、基板の電源プレーンもしくは電源配線とグランド・プレーンもしくはグランド配線の電磁界解析を行うことで、ＰＣＢ伝達特性モデルを生成する（Ｓ２０４）。

このＰＣＢ伝達特性モデルは、例えばプリント基板の電源入力からプリント基板と接続するＬＳＩの電源ピンまでの伝達特性で、例えば前者をポート１、後者をポート２とした場合に（グランドを参照する）、公知のＳパラメタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２として記述される。このＳパラメタは、例えば公知のＴＯＵＣＨＳＴＯＮＥフォーマットで記述され、後述の回路シミュレーションツールに直接取り込みが可能である。また、Ｓパラメタをよく近似する回路モデルに置き換えて取り込んでもよい。電源ピンが多ピンの場合は上記２ポートに限らず多ポートのＳパラメタで記述することもできるし、簡単のためにＬＳＩ側のポートを1ポートに集約してもよい。

なお、上記の電気長とは、高周波電流がその物体を流れる際の実際の波長を示し、電気長：λ（ｍ）は、周波数をｆ１（ＭＨｚ）とした場合に、次式で求められる。
λ＝（３００／ｆ１）×短縮率・・・（３）
上記（３）式を変形して、次式が得られる。
ｆ１＝（３００／λ）×短縮率・・・（４）
ここで、短縮率とは、その物体を流れる電流の流れを阻害する働きを表し、速度係数とも呼ばれるものである。

次にＣＰＵ１は、ステップＳ２０４で生成したＰＣＢ伝達特性モデル、ステップＳ２０２で取得したＬＳＩ設計データ、及びステップＳ２０３で取得したパッケージモデル２０に基づいて、基板７に実装された状態での半導体チップ８０を仮想的に動作させる第２のとしての回路シミュレーションを実行する（Ｓ２０５）。

この回路シミュレーションは、ＰＣＢ伝達特性モデル（Ｓパラメタまたは近似回路モデル）とパッケージの特性モデル（Ｓパラメタまたは近似回路モデル）およびＬＳＩのデバイスモデルを用いた節点方程式による電圧・電流解析で、各種市販ツールによって実行することが可能である。このようなツールとしては、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）及びそのサブセットが知られている。

次にＣＰＵ１は、ステップＳ２０２で取得したＬＳＩ設計データ、及びステップＳ２０３で取得したパッケージモデル２０に基づいて、ＬＳＩ内部インピーダンスを推定する（Ｓ２０６）。このステップＳ２０６の処理は、基板７を理想的な電源として行い、その具体的処理内容は第１の実施の形態において図５に示したフローチャートのステップＳ１０３，Ｓ１０４，Ｓ１０５，Ｓ１０７の処理と同様である。

次にＣＰＵ１は、ステップＳ２０５の回路シミュレーションの結果とステップＳ２０６で推定したＬＳＩ内部インピーダンスに基づいて、ＬＳＩ内部電流波源の電気的特性の推定を行い、電流源モデルを生成する（Ｓ２０７）。

この電流源モデルは、ＬＳＩ内部インピーダンスとパッケージモデルを接続したときにパッケージを流れる電流から推定した、ＬＳＩ内部のトランジスタがスイッチングして生じる電流の総体である。一般の三次元電磁界解析では波源がとして非線形の半導体デバイスモデルを接続できず、図４に示すように本電流源モデルとＬＳＩ内部インピーダンスを並列したものを波源として用いる必要がある。

次にＣＰＵ１は、ステップＳ２０１で取得したＰＣＢモデル、ステップＳ２０７で生成した電流源モデル、及びステップＳ２０６で推定したＬＳＩ内部インピーダンスに基づいて三次元電磁界解析、すなわち放射ＥＭＩ解析を行う。

以上により、ＰＣＢモデルを考慮した半導体部品８を含む回路のシミュレーションに基づく電源ノイズ解析が行える。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。本実施の形態では、上記第２の実施の形態について図１１で説明したフローチャートにおけるステップＳ２０４のＰＣＢ伝達特性モデルを生成する処理が、第２の実施の形態とは異なっている。

本実施の形態では、基板７の基板長を電気長とする周波数（以下、「基準周波数」という。）よりも高周波の領域と基準周波数よりも低周波の領域とで、精度の異なる手法により電磁界解析を行う。つまり、基準周波数よりも低周波の領域では、計算の負荷を軽減することが可能な簡略化した手法により電磁界解析を行う。

基板７が図１０に示すように長方形状の場合には、基準周波数として短辺Ｗ_２の長さを電気長とする周波数を基準周波数とすることが望ましが、長辺Ｗ_１の長さを電気長とする周波数を基準周波数としてもよい。即ち、基準周波数は基板の大きさに基づいて定めたものであればよい。

図１２は、基準周波数よりも高周波の周波数領域における解析を行う際のメッシュの分割モデルを示す図である。この図に示すように、基準周波数よりも高周波の周波数領域では、半導体部品８の周辺部について、基板７の周縁部の領域よりも細かくメッシュを分割したモデルで解析を行う。図１２に示す例では、基板７の周縁部のメッシュの面積は図１０に示した分割モデルと同じであるが、半導体部品８の周辺部については、基板７の周縁部のメッシュの４分の１の面積のメッシュにより解析を行う。一方、基準周波数以下の周波数領域では、図１０に示したものと同じ分割モデルを用いる。

このように基準周波数よりも高周波の領域と低周波の領域とで異なるモデルを採用し、基準周波数よりも低周波の領域では計算量の負荷を軽減した手法で電磁界解析を行うことで、全ての周波数領域で同じモデル（半導体部品８の周辺部を細かく分割したモデル）を用いる場合よりも計算量を低減する。

なお、基準周波数よりも高周波の周波数領域における解析で用いるメッシュの分割モデルは様々に変形が可能である。例えば図１３に示すように、半導体部品８の周辺部を含む長辺に沿った方向及び短辺に沿った方向のメッシュの間隔を、他の部分のメッシュの間隔よりも狭くするようにしてもよい。また、例えばＢＧＡ（Ball grid array）パケージの場合には、基準周波数よりも高周波の周波数領域における解析にあたり、1つの電極について1つのメッシュが対応するように細かくメッシュを分割してもよい。

［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。第４の実施の形態では、基準周波数よりも高周波の周波数領域と基準周波数よりも低周波の周波数領域で、ＰＣＢ伝達特性モデルを生成する際の計算方法を変更することにより、基準周波数よりも低周波の周波数領域における電磁界解析の計算の負荷を軽減する。

例えば、基準周波数よりも高周波の周波数領域では有限差分法により電磁界解析を行い、基準周波数よりも低周波の周波数領域では境界要素法により電磁界解析を行う。有限要素法は、領域全体を小領域に分割し、各小領域に共通な補間関数を用いることで単純な数学的モデルによる近似を行う方式である。境界要素法は、境界上の離散化のみで近似解が得られるものであり、境界上の三次元の離散化は、曲面上で行われる。そのため、有限要素法に比較すると精度は低くなるが、離散化に必要な要素や節点の数が少なくて済み、計算の負荷が軽減される。

また、基準周波数よりも低周波の周波数領域では、電気回路を構成する要素間のカップリングが比較的小さいので、例えばTransmission Matrix Methodのような伝送線路理論に基づく等価回路モデルを用いてもよい。

このように、基準周波数よりも低周波の周波数領域では、基準周波数よりも高周波の周波数領域よりも精度が低く計算の負荷が軽減される手法で解析を行うことにより、解析を行う全ての周波数領域で同じ手法（基準周波数よりも高周波の周波数領域の解析で用いる手法）により解析を行う場合に比べ、計算量を低減する。

［第５の実施の形態］
図１４は、本発明の第５の実施の形態における伝送モデルの例を示す説明図である。本実施の形態では、基板７に実装される半導体チップ８０以外の素子と電源プレーン７２又はグランドプレーン７１との接続点を入出力ポートとしている。

図１４に示す例では、基板７に半導体チップ８０の他に、能動素子の一例としてのトランジスタＴｒ_２、及び受動素子の一例としての抵抗Ｒ_２ならびにコンデンサＣ_２が実装されている。この図に示すように、半導体チップ８０の電源プレーン７２及びグランドプレーン７１との接続点をポートＰ_１とし、トランジスタＴｒ_２，抵抗Ｒ_２，コンデンサＣ_２と電源プレーン７２又はグランドプレーン７１との接続点をそれぞれポートＰ_２，ポートＰ_３，ポートＰ_４とする。また、電源９と電源プレーン７２及びグランドプレーン７１との接続点をポートＰ_５とする。

このような伝送モデルにより、半導体チップ８０以外の能動素子又は受動素子の電源プレーン７２，グランドプレーン７１との接続を考慮した電磁界解析を行う。

［他の実施の形態］
本発明は、上記実施の形態に限定されるものではなく、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。

例えば、基板７は長方形状に限らず、Ｌ字型や円弧状でもよい。この場合、基準周波数は、基板のいずれかの辺の長さ、又は基板の複数の辺の長さの間の値に基づいて定めることができる。

また、半導体チップ８０を、リード８１２を介することなく、直接基板７に実装してもよい。

１…ＣＰＵ、２…入力部、３…データ取込部、４…記憶部、５…表示部、６…プリンタ、７…基板、８…半導体部品、８０…半導体チップ、８１…パッケージ、８０１…ボンディングパッド、８１１…ワイヤ、８１１Ａ…ワイヤ、８１１Ｂ…ワイヤ、８１２…リード、８１２Ａ…電源リード、８１２Ｂ…グランドリード、８１２Ｃ…非電源リード、８１３…モールド樹脂、８２・・・導電部、９…電源、１０…抵抗、１１…インダクタ、１２…電流源、１３…抵抗、１４…インダクタ、１５…電流源、１６…コンデンサ、１７…抵抗、２０…パッケージモデル、７０…絶縁体、７１…グランドプレーン、７２…電源プレーン、７３…スルーホール、１００…電源ノイズ解析装置、Ｃ…キャパシタンス、Ｃ_１…コンデンサ、ｆ…周波数、Ｌ…インダクタ、Ｗ_１…長辺、Ｗ_２…短辺、Ｌ１１…インダクタンス、Ｌ１４…インダクタンス、Ｐ_１，Ｐ_２，Ｐ_３，Ｐ_４，Ｐ_５…ポート、Ｒ…抵抗、Ｒ_１…抵抗、ｔ…周期、Ｔｒ_１…トランジスタ、Ｚ_１，Ｚ_２…インピーダンス

Claims

解析対象の半導体チップの設計データに基づいた前記半導体チップの模擬動作によって得られた電源電流波形から前記半導体チップの内部インピーダンスを推定し、前記内部インピーダンスに基づいて前記半導体チップが実装される基板を含む電源系のノイズ解析を行う解析部を有し、
前記解析部は、前記内部インピーダンスのうち、静電容量を前記電源電流波形の過渡周期及び前記半導体チップの電源系のインダクタンスから求める電源ノイズ解析装置。
前記解析部は、前記半導体チップの過渡応答波形に基づいて前記電源系のノイズ解析を行う請求項１に記載の電源ノイズ解析装置。
前記解析部は、前記基板の設計データに基づく電磁界解析によって得られた前記基板の伝達特性情報、前記半導体チップの設計データ、及び前記半導体チップと前記基板との間を接続する導電部の特性情報に基づいて前記基板に実装された状態での前記半導体チップの模擬動作を行い、この模擬動作の結果の情報と前記推定した前記半導体チップの内部インピーダンスとに基づいて前記基板に実装された状態での前記半導体チップの内部電流を推定し、前記内部電流、前記半導体チップの内部インピーダンス、及び前記基板の設計データに基づいて前記電源系のノイズ解析を行う請求項１又は２に記載の電源ノイズ解析装置。
前記解析部は、前記基板の伝達特性情報を得るための電磁界解析を行うにあたり、前記基板の大きさに基づいて定めた電磁波の基準周波数よりも低い周波数領域における電磁界解析を前記基準周波数よりも高い周波数領域における電磁界解析より低い精度で行う請求項３に記載の電源ノイズ解析装置。
前記解析部は、前記基準周波数よりも高い周波数領域における電磁界解析で、前記基板の前記半導体チップが実装される部分の電磁界解析を前記基板の他の部分の電磁界解析よりも高い精度で行う請求項４に記載の電源ノイズ解析装置。
前記解析部は、前記基板の伝達特性の電磁界解析を行うにあたり、前記基板に実装される素子と前記基板の電源層又は基準電位層との接続点を入出力点として有する伝送モデルを用いる請求項３乃至５のいずれか１項に記載の電源ノイズ解析装置。