JP2008070924A - 半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置 - Google Patents
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Abstract
【課題】本発明によれば、半導体集積回路の入出力バッファのスイッチングによる電源ノイズを効果的に低減する半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置を提供する。
【解決手段】本発明による半導体集積回路設計装置10は、入出力バッファの電源端子に流れるノイズ電流の周波数成分を算出するインピーダンス解析部233と、所定の位置における電源配線間のインピーダンスの周波数特性を算出するノイズ解析部234と、ノイズ電流の周波数成分と、インピーダンスの周波数特性とに基づいて、デカップリング容量を搭載した第1の電源セル140と、その他の第2の電源セル130とから選択して、入出力回路領域110に配置する電源セルタイプ選択部235とを具備する。
【選択図】図2
【解決手段】本発明による半導体集積回路設計装置10は、入出力バッファの電源端子に流れるノイズ電流の周波数成分を算出するインピーダンス解析部233と、所定の位置における電源配線間のインピーダンスの周波数特性を算出するノイズ解析部234と、ノイズ電流の周波数成分と、インピーダンスの周波数特性とに基づいて、デカップリング容量を搭載した第1の電源セル140と、その他の第2の電源セル130とから選択して、入出力回路領域110に配置する電源セルタイプ選択部235とを具備する。
【選択図】図2
Description
本発明は、半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置に関する。
半導体集積回路(例えば、LSI(Large Scale Integration))は、内部回路領域とその周辺に配置されている入出力回路領域とを備えている。内部回路領域は、複数の素子(例えば、トランジスタ)で構成される内部回路を有し、各種信号処理を実行して所望の機能を実現する。入出力回路領域は、入出力バッファを備え、内部回路領域と外部装置との間の信号の転送を実行する。又、入出力回路領域は、外部からパッドを介して電源VDD、VSSが供給される電源セルと、入出力バッファを含む入出力セルとを有する。電源セルは、電源配線を介して内部回路領域や入出力セルに電源VDD、VSSを供給する。入出力バッファはパッドを介して外部の半導体パッケージに接続され、内部回路領域と半導体パッケージとの間における信号の入出力を行う。
このような半導体集積回路では、内部回路や入出力回路の動作に伴い、電源配線間にノイズ電流が発生する。ノイズ電流は、例えば、入出力バッファのスイッチング動作時に発生する同時スイッチング・ノイズ(SSN:Simultaneous Switching Noise)や、内部回路が動作する際の放射ノイズがある。電源配線間に発生するノイズ電流は、半導体集積回路の誤動作の原因となる。このため、このようなノイズ電流を抑制、あるいは防止する半導体集積回路を設計することが望まれている。
ノイズ電流を抑えた回路を設計する従来技術が、特開2005−196406号公報に記載されている(特許文献1参照)。特許文献1には、半導体集積回路の設計データに基づき電源配線のインピーダンスの周波数特性を求め、そのインピーダンス周波数特性に基づき半導体集積回路を設計する設計方法が記載されている。
図14に示すように、抵抗素子、容量素子等によって分離された電源配線を含む経路のインピーダンスが、ある周波数(共振周波数)で最大値を示す。半導体集積回路の動作周波数が、この共振周波数に近傍にある場合、電源配線間におけるノイズ電流は増大し、共振周波数から離れた周波数の場合、ノイズ電流は小さくなる。すなわち、上記のノイズ電流の大きさは、半導体集積回路の動作周波数に応じて変動する。例えば、半導体集積回路の動作周波数が、この共振周波数と一致、あるいは近い値である場合、この動作周波数におけるノイズ電流の値は最大値、あるいはそれに近い大きい値を示す。逆に、動作周波数がこの共振周波数から離隔していれば、ノイズ電流を低く抑えることができる。
特許文献1に記載の設計方法では、上記の共振周波数付近の周波数帯域であるノイズ増大周波数帯域に動作周波数が重ならないように、すなわち、ノイズ電流を低減するように電源配線インダクタンスや電源配線容量の大きさが変更される。このように、従来技術では、動作周波数と、電源配線を含む経路のインピーダンス周波数特性とに基づき、ノイズ電流を抑制するように半導体集積回路の設計を変更することができる。
特許文献1に記載の設計方法では、予め定めた回路モデルに従って、設計対象回路の電源配線のインピーダンス周波数特性を算出する。この回路モデルは、2つ以上の電源配線にそれぞれ接続されたパッケージモデルや基板モデル)のインダクタンスや容量を含む。特許文献1の設計方法では、これらのパラメータを用いて2つ以上の電源配線を含む経路のインピーダンス周波数特性が算出され、このインピーダンス周波数特性と、設計対象回路の動作周波数とに基づいてノイズ電流を低減するための設計変更が行われる。
しかし、入出力バッファと、入出力バッファに接続された負荷伝送線路と間では、通常インピーダンスの不整合があるため、負荷伝送線路による反射等によって、ノイズ電流は図15のような周波数成分を有する。すなわち、ノイズ電流の大きさは動作周波数のみによって決定するものではない。又、動作周波数以外の周波数におけるノイズ電流が最大値を示す場合もある。このような場合、インピーダンス周波数特性における共振周波数を動作周波数から離隔するように設計変更しても、ノイズ電流を大きく低減することは難しく、効果的に設計変更することができない。このように、動作周波数におけるノイズ電流が他の周波数におけるノイズ電流より大きいとは限らないため、動作周波数のみによって設計変更する従来の設計方法では、ノイズ電流を最大限抑制することが困難である。
以下に、[発明を実施するための最良の形態]で使用される番号・符号を括弧付きで用いて、[課題を解決するための手段]を説明する。この番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体集積回路の設計方法は、設計対象回路に電源を供給するための第1の電源セル(140)と、第2の電源セル(130)とを用意するステップと、前記設計対象回路の入出力回路領域(110)に設けられた入出力バッファ(101又は102)の電源端子に流れるノイズ電流の周波数成分と、所定の位置における電源配線間のインピーダンスの周波数特性とに基づいて、第1の電源セル(140)と第2の電源セル(130)とから選択して、設計対象回路の入出力回路領域(110)に配置する選択配置ステップとを具備する。尚、第1の電源セル(140)は、第2の電源セル(130)が有するデカップリング容量より大きな値のデカップリング容量を有する。
本発明では、ノイズ電流の周波数成分とインピーダンスの周波数特性とに基づいて、入出力回路領域に挿入するデカップリング容量の値が決定されるため、効果的に電源ノイズを低減することができる。
本発明による半導体集積回路の設計方法は、入出力回路領域(110)内の入出力バッファ(101及び102)に対応する第1の入出力バッファモデル(212)、電源配線に対応する電源配線モデル(123)、第1の入出力バッファモデル(212)及び電源配線モデル(123)に接続される外部負荷モデル(125)に基づき、第1の解析モデル(100)を生成する第1生成ステップと、同時に動作する入出力バッファ(101又は102)に対応する第2の入出力バッファモデル(212)と、第2の入出力バッファモデル(212)に接続される外部負荷伝送線路モデル(125)とに基づき第2の解析モデル(200)を生成する第2生成ステップと、第1の解析モデル(100)を利用し、インピーダンスの周波数特性を求めるインピーダンス解析ステップと、第2の解析モデル(200)を利用し、第2の入出力バッファモデル(212)に対応する入出力バッファ(101又は102)の電源端子に流れるノイズ電流の周波数成分を求めるノイズ解析ステップとを更に具備することが好ましい。この際、インピーダンスの周波数特性から得られる共振周波数と、ノイズ電流の周波数成分とに基づいて、第1の電源セルと第2の電源セルとから選択し、入出力回路領域(110)に配置するステップとを備えることが好ましい。
このように本発明では、同時に動作するバッファに対応するバッファモデル(212)を有する第2の解析モデル(200)を使用して算出したノイズ電流の周波数成分を用いて電源ノイズを低減するためのデカップリング容量の大きさを決定する。動作時に発生する電源ノイズは、動作時における入出力バッファの電源端子間に生じるノイズ電流に大きく影響するため、電源ノイズを低減するのに最適なデカップリング容量の追加が可能となる。
インピーダンスの周波数特性を解析する所定の位置は、入出力回路領域(110)において、第2の入出力バッファモデル(212)を有する同時動作領域(111又は112)内の中心点(A又はB)であることが好ましい。この際、同時動作領域(111又は112)内の第2の入出力バッファモデルは同一の動作周波数で動作することが好ましい。
又、選択配置するステップは、ノイズ電流の周波数成分におけるピーク値の周波数と、インピーダンスの周波数特性から得られる共振周波数とを比較するステップと、ピーク値の周波数と共振周波数とが離隔するように第1の電源セル(140)を入出力回路領域に配置するステップとを備えることが好ましい。
本発明に係る第1の電源セル(140)は第1のMOS(Metal Oxide Semiconductor)トランジスタ(P2、N2)を備えることが好ましい。第1のMOSトランジスタ(P2、N2)のゲートは、第1の電源(VDD又はVSS)が供給される第1の電源配線に接続され、ドレインとソースは、第2の電源(VSS又はVDD)が供給される第2の電源配線に接続される。
第2の電源セル(130)はESD(Electro Static Discharge)対策用回路を備えるESD防止用電源セルであることが好ましい。これにより、ESD対策を考慮しつつ電源ノイズを低減するための電源セルの配置が可能となる。
ESD防止用電源セル(130)は、電源配線間に接続される第2のMOSトランジスタ(N1、P1)を備えることが好ましい。第2のMOSトランジスタ(N1、P1)のドレイン、ソースの一方は、第1の電源(VDD又はVSS)が供給される第1の電源配線に接続され、ドレイン、ソースの他方とゲートは、第2の電源(VSS又はVDD)が供給される第2の電源配線に接続される。
本発明による半導体集積回路設計プログラムは、上述の半導体集積回路の設計方法をコンピュータに実現させる。
本発明による半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置によれば、半導体集積回路の入出力バッファのスイッチングによる電源ノイズを効果的に低減することができる。
又、半導体集積回路内の電源ノイズを高精度に解析することができる。
更に、半導体集積回路の電源ノイズを低減するための設計変更を高速にできる。
更に、電源セルに対し、ESD対策を考慮するとともにデカップリング容量の配分が容易にできる。
以下、添付図面を参照して、本発明による半導体集積回路設計装置10の実施の形態を説明する。本実施の形態では、LSIの設計を行う半導体集積設計装置を一例に説明する。尚、図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。本実施の形態における半導体集積回路設計装置10は、フロアプラン後の配置・配線フェーズにおいて、設計対象の半導体集積回路における電源ノイズを低減するように設計変更を実行する。本実施の形態では、パッドを介して電源に接続する電源セルとして、所定の大きさのデカップリング容量を備える第1の電源セル(以下、デカップリング容量搭載電源セル140と称す)と、第2の電源セル(例えばESD対策回路を備えるESD防止用電源セル130)が用意される。ここで、ESD防止用電源セル130は、多少のデカップリング容量を有するが、その値は、デカップリング容量搭載電源セル140が有するデカップリング容量よりも小さい値である。本発明による半導体集積回路設計装置10は、電源ノイズが低減されるように、これらの電源セルを適切に再配置する。
1.構成
図1及び図2を参照して、本発明による半導体集積回路設計装置10の実施の形態における構成を説明する。図1は、本発明による半導体集積回路設計装置10の実施の形態における構成図である。図1を参照して、半導体集積回路設計装置10は、バス16を介して相互に接続されるCPU11と、RAM12と、記憶装置13と、入力装置14と、出力装置15とを具備する。記憶装置13はハードディスクやメモリ等の外部記憶装置である。又、入力装置14は、キーボードやマウス等のユーザによって操作されることで、各種データをCPU11や記憶装置13に出力する。出力装置15は、モニタやプリンタに例示され、CPU11から出力される回路解析の結果をユーザに対し視認可能に出力する。
図1及び図2を参照して、本発明による半導体集積回路設計装置10の実施の形態における構成を説明する。図1は、本発明による半導体集積回路設計装置10の実施の形態における構成図である。図1を参照して、半導体集積回路設計装置10は、バス16を介して相互に接続されるCPU11と、RAM12と、記憶装置13と、入力装置14と、出力装置15とを具備する。記憶装置13はハードディスクやメモリ等の外部記憶装置である。又、入力装置14は、キーボードやマウス等のユーザによって操作されることで、各種データをCPU11や記憶装置13に出力する。出力装置15は、モニタやプリンタに例示され、CPU11から出力される回路解析の結果をユーザに対し視認可能に出力する。
CPU11は、入力装置14からの入力に応答して、記憶装置13内の半導体設計プログラム23を実行し、回路設計処理(ここでは、電源セル再配置処理)を行う。この際、記憶装置13からの各種データやプログラムはRAM12に一時格納され、CPU11は、RAM12内のデータを用いて各種処理を実行する。
記憶装置13は、モデル生成用データ21、電源セル配置用データ22、半導体設計プログラム23を格納している。モデル生成用データ21は、後述する解析モデルA100、又は解析モデルB200を生成するための設計データである。電源セル配置用データ22は、電源セルを再配置する際に使用される設計データである。
図2を参照して、モデル生成用データ21、電源セル配置用データ22、半導体設計プログラム23の詳細を説明する。図2は、本発明による半導体集積回路設計装置10の電源セル再配置処理時のブロック図である。モデル生成用データ22は、チップ電源配線データ211、バッファモデル212、パッケージ設計データ(PKG設計データ)213、ボード設計データ214、動作情報215を備える。電源セル配置用データ22は、設計基準データ221、電源セル回路データ222、電源セル配置位置情報223を備える。半導体設計プログラム23は電源セル再配置処理を実行する。電源セル再配置処理は、インピーダンス解析処理、ノイズ解析処理、電源セルタイプ選択配置処理を含む。半導体設計プログラム23は、CPU11によって実行されることで、解析モデルA生成部231、解析モデルB生成部232、インピーダンス解析部233、ノイズ解析部234、電源セルタイプ選択部235の各機能を実現する。
チップ電源配線データ211は、シリコン基板上の配線の電気特性(抵抗、インダクタンス、容量)、電源配線構造等の情報であり、電源配線モデル123の生成に利用される。バッファモデル212は、電気回路シミュレータで用いるバッファ回路のモデルであり、トランジスタの構成や電気特性、寄生容量の情報も含まれる。ここでは、駆動能力又は機能毎のバッファモデルが用意される。PKG設計データ213は、パッケージの構造や寄生RLC(抵抗、インダクタンス、容量)等の情報であり、パッケージのRLCモデルの生成に利用される。ボード設計データ214は、基板の構造や寄生RLC(抵抗、インダクタンス、容量)等の情報であり、ボードモデルの生成に利用される。動作情報215は、入出力バッファ毎の動作周波数、動作電源電位、インピーダンス解析の周波数等の情報である。インピーダンス解析の周波数情報は、AC電源エレメント126の設定に利用される。
解析モデルA生成部231は、チップ電源配線データ211、バッファモデル212、PKG設計データ213、ボード設計データ214を使用して図3に示すような解析モデルA100を生成する。詳細には、解析モデルA生成部231は、先ず、チップ電源配線データ211、PKG設計データ213、ボード設計データ214のそれぞれから抵抗、インダクタンス、容量とを含む集中定数モデルである電源配線モデル123、パッケージ寄生RLCモデル122及び124、ボードモデル121、125を生成する。又、尚、解析モデルA生成部231は、後述する入出力回路領域110内の全てのバッファ101、102に対応するバッファモデル212を使用する。次に、解析モデルA生成部231は、各モデルを接続し、解析モデルA100を生成する。解析モデルA100の一例を図3に示す。図3を参照して、解析モデルA100は、ボードモデル121、125、パッケージ寄生RLCモデル122、124、電源配線モデル123、バッファモデル212、AC電源エレメント126を備える。内部電源が接続されたボードモデル121は、パッケージ寄生RLCモデル122に接続される。パッケージ寄生RLCモデル122には、電源VDD、VDDC、VSSが供給される。電源配線モデル123は、例えば後述する中心点Aの位置にある接続点A、A’を介してAC電源エレメント126に接続される。電源配線モデル123は、接続するパッケージ寄生RLCモデル122に対し、AC電源エレメント126に応じた小振幅信号を伝搬する。バッファモデル212は、電源配線モデル123に接続し、電源VDD及びVSSが供給される。又、バッファモデル212の出力端子は、パッケージ寄生RLCモデル124を介して外部負荷モデルとしてのボードモデル125に接続される。
解析モデルB生成部232は、バッファモデル212、PKG設計データ213、ボード設計データ214、動作情報215を使用して図4に示すような解析モデルB200を生成する。詳細には、解析モデルB生成部232は、動作情報215を参照して、同じ動作周波数で動作する複数の入出力バッファ(例えば、動作周波数100MHzで動作するバッファ101)に対応するバッファモデル212を使用する。又、そのバッファ101に接続されるパッケージのパッケージ寄生RLCモデル124と、外部負荷モデルとなるボードモデル125とを、それぞれPKG設計データ213、ボード設計データ214を使用して生成する。次に、解析モデルB生成部232は、抽出したバッファモデル212の出力端子をパッケージ寄生RLCモデル124を介してボードモデル125に接続し、解析モデルB200を生成する。同様にして、他の動作周波数に対応する解析モデルB200も生成する。
インピーダンス解析部223は、解析モデルA100を解析して電源VDD、VSSが供給される配線間におけるインピーダンスの周波数特性を求める。この際、インピーダンスの周波数特性を求める位置は、複数の位置が好ましい。図5は、フロアプランフェーズで生成された設計対象の半導体集積回路のレイアウト一例である。図5を参照して、インピーダンス解析部223が求めるインピーダンス周波数特性の解析位置の一例を説明する。
設計対象の半導体集積装置は、内部回路領域114と、その周辺に設けられた入出力回路領域110と、更にその周辺に設けられたパッド113を備える。入出力回路領域110には、電源セル配置領域115と、図6に示される入出力バッファ配置領域116とを含む電源配線モデル123が設けられる。設計対象回路が複数種類のインタフェースタイプを有する場合、それぞれの信号端子はインタフェース毎にまとまって配置される。このため、入出力回路領域110は、同一の動作周波数で同時に動作するバッファモデルが配置される領域を動作周波数毎に備えている。例えば、SDR100MHzインタフェース、SDR66MHzインタフェースの2種類の信号をしようするLSIチップの場合、2つの動作周波数100MHz、66MHzのそれぞれに対応する同時動作領域111、112が設定される。図5及び図6を参照して、本実施の形態における入出力回路領域110は、同一の動作周波数(例えば100MHz)で動作するバッファ101が設けられる同時動作領域111と、バッファ101と異なる動作周波数(例えば66MHz)で動作する複数のバッファ102が設けられる同時動作領域112とを備える。ここで、図6に示される接続点B、B’は図5に示される中心点Bの位置に対応し、同時動作領域112に対応する解析モデルA100及び解析モデルB200を生成するときにパッケージ寄生容量RLCと電源配線モデル123との接続点となる。
インピーダンス解析部223は、上述の同時動作領域111、112のそれぞれにおける中心点A、Bにおいて、電源VDD、VSSが供給される電源配線間のインピーダンス周波数特性を求める。中心点Aは、同時動作領域111の長さが2×L1である場合、端からL1の地点である。同様に、中心点Bは、同時動作領域112の長さが2×L2である場合、端からL2の地点である。すなわち、中心点A、Bは、同時動作領域111、112のそれぞれにおいて最もノイズ電流が大きくなる点である。
ノイズ解析部234は、解析モデルB200を解析して同一動作周波数で動作するバッファの電源端子に流れる電流(ノイズ電流)の周波数成分を求める。ノイズ電流の解析はトランジェント解析によって行われる。しかし、ノイズ解析部234は、内部回路領域のRLCモデルや、電源モデルを省略した解析モデルB200を用いて解析しているため、解析時間は短縮される。ここで、ノイズ解析部234は、動作周波数毎に生成された解析モデルB200のそれぞれのノイズ電流の周波数成分を求める。ノイズ電流の測定点は、上述の中心点A、Bであることが好ましい。
尚、インピーダンス解析部223及びノイズ解析部234の解析点は、上述の中心点A、Bではない地点でも、同時動作領域111、112のそれぞれにおいて複数の地点であっても構わない。
設計基準データ221は、電源セルを配置するために必要な、入出力回路領域110の位置情報や構成情報等や、電源セルに接続されるパッドの位置や大きさ等の情報を含む。電源セル回路データ222は、ESD防止用電源セル130及びデカップリング容量搭載電源セル140の構成情報を含む。電源セル配置位置情報223は、フロアプランフェーズにおいて決定した電源セルを配置する位置情報やセルの大きさ等の情報を含む。
電源セルタイプ選択部235は、インピーダンス解析部233で求められたインピーダンス周波数特性と、ノイズ解析部234で求められたノイズ電流とから、電源セル配置領域115に再配置する電源セルのセルタイプ及び配置位置を決定する。本発明では、電源セルタイプ選択部235は、ESD防止用電源セル130とデカップリング容量搭載電源セル140の一方を選択して電源セル配置領域115に再配置する。この際、電源セルタイプ選択部235は、設計基準データ221、電源セル回路データ222、電源セル配置位置情報223を用いて、電源セル配置領域115の位置や、電源セルを再配置していない電源セル未選択領域を確認して、電源セルを再配置する。
図7を参照して、電源セル配置領域115に配置されるESD防止用電源セル130とデカップリング容量搭載電源セル140の詳細な構成の一例を説明する。図7は、電源セル配置領域115に配置されるESD防止用電源セル130(図7(a))、デカップリング容量搭載電源セル140(図7(b))の構成の一例である。図7(a)を参照して、ESD防止用電源セル130は、電源VSSにソースとゲートが接続され、電源VDDにドレインが接続されたNチャネル型MOSトランジスタN1と、電源VDDにソースとゲートが接続され、電源VSSにドレインが接続されたPチャネル型MOSトランジスタP1とを備える。Nチャネル型MOSトランジスタN1、Pチャネル型MOSトランジスタP1のゲートのそれぞれは抵抗R1、R2を介して電源VSSに接続される。図7(b)を参照して、デカップリング容量搭載電源セル140は、電源VDDにソースとドレインが接続され、電源VSSにゲートが接続されたPチャネル型MOSトランジスタP2と、電源VSSにソースとドレインが接続され、電源VDDにゲートが接続されたNチャネル型MOSトランジスタN2とを備える。本実施の形態におけるESD防止用電源セル130及びデカップリング容量搭載電源セル140では、電源VDD側の電源配線がパッド113に接続されているが、電源VSS側の電源配線がパッド113に接続されていても構わない。又、電源配線間に接続されているMOSトランジスタの数や導電型はこれに限らない。
2.動作
図8に、半導体集積回路の設計処理のフロー図を示す。図8を参照して、設計対象回路のシステム設計が終了すると、機能・論理設計処理が行われる(ステップS101)。機能・論理設計処理ではシステム設計のおけるRTL記述を詳細化し、ゲート・レベルの論理回路(ネットリスト)を得る。次に、ネットリスト等を用いて作成されたマクロセルを配置・配線するフロアプラン処理に移行する(ステップS102)。その後、詳細なマクロセルの位置や配線を決定する配置・配線処理を実行する(ステップS103)。マクロセルの配置及び各マクロセル間の配線が終了後、実配線シミュレーションを実行し、パスの遅延時間や、信号波計の乱れなどを確認する(ステップS104)。この際、遅延が大きい場合や、所望の信号レベルに満たない場合は、ステップS103又はステップS102に移行して再度配置・配線処理を行ってもよい。ステップS104において問題がないときは、設計した半導体集積回路の製造工程(当初マスク作成処理)に移行する(ステップS105)。
図8に、半導体集積回路の設計処理のフロー図を示す。図8を参照して、設計対象回路のシステム設計が終了すると、機能・論理設計処理が行われる(ステップS101)。機能・論理設計処理ではシステム設計のおけるRTL記述を詳細化し、ゲート・レベルの論理回路(ネットリスト)を得る。次に、ネットリスト等を用いて作成されたマクロセルを配置・配線するフロアプラン処理に移行する(ステップS102)。その後、詳細なマクロセルの位置や配線を決定する配置・配線処理を実行する(ステップS103)。マクロセルの配置及び各マクロセル間の配線が終了後、実配線シミュレーションを実行し、パスの遅延時間や、信号波計の乱れなどを確認する(ステップS104)。この際、遅延が大きい場合や、所望の信号レベルに満たない場合は、ステップS103又はステップS102に移行して再度配置・配線処理を行ってもよい。ステップS104において問題がないときは、設計した半導体集積回路の製造工程(当初マスク作成処理)に移行する(ステップS105)。
本実施の形態における半導体集積回路設計装置10は、上述の配置・配線処理(ステップS103)において、電源セルの再配置処理を実行し、入出力バッファの電源におけるノイズ電流を低減する。詳細には、本発明による半導体集積回路設計装置10は、電源配線間のインピーダンス周波数特性と、ノイズ電流の周波数成分とに基づき、フロアプラン処理で決定された電源セル配置領域115に、ESD防止用電源セル130又はデカップリング容量搭載電源セル140を再配置する。
(第1の実施の形態における電源セルの再配置処理)
以下、図9から図13を参照して、本発明による半導体集積回路設計装置10の第1の実施の形態における電源セル再配置処理の詳細を説明する。本実施の形態では、ステップS103のフロアプラン処理によって設計対象回路のレイアウトが図5のように決定されたものとする。
以下、図9から図13を参照して、本発明による半導体集積回路設計装置10の第1の実施の形態における電源セル再配置処理の詳細を説明する。本実施の形態では、ステップS103のフロアプラン処理によって設計対象回路のレイアウトが図5のように決定されたものとする。
図9は、第1の実施の形態における電源セル再配置処理の動作を示すフロー図である。再配置処理の前に、解析モデルA生成部231及び解析モデルB生成部232のそれぞれにおいて、解析モデルA100及び解析モデルB200が生成されているものとする。ここでは、2種類の動作周波数に対応するそれぞれ2つの解析モデルB200が生成される。
図9を参照して、先ず、電源セルタイプ選択部235は、必要最低限のESD防止用電源セル130の数を算出する(ステップS2)。詳細には、電源セルタイプ選択部235は、設計基準データ221に基づき、ESD対策に必要な保護トランジスタの総ゲート幅の最小値を算出する。又、電源セルタイプ選択部235は、電源セル回路データ222に基づき、ESD防止用電源セル130内のトランジスタN1、P1の総ゲート幅を取得する。電源セルタイプ選択部235は、算出した総ゲート幅の最小値と、トランジスタN1、P1の総ゲート幅との関係から入出力回路領域110に配置するESD防止用電源セル133の個数を決定する。例えば、1つの電源系統(電源VDD、VSS)のESD対策に必要な保護トランジスタの総ゲート幅が1000μmであり、1つのESD防止用電源セル130が有するトランジスタN1及びP1の総ゲート幅が200μmである場合、電源セルタイプ選択部235は、1000/200=5より、配置するESD防止用電源セル130の数を5と決定する。
次に、電源セルタイプ選択部235は、入出力回路領域110にステップS2で算出した個数分のESD防止用電源セル130を均等配置する(ステップS4)。図10は、ESD防止用電源セル130が入出力回路領域110に均等配置された設計対象回路の概念図である。図10を参照して、ステップS4では、5つのESD防止用電源セル130が、入出力回路領域110内において一定の間隔L3を空けて配置される。
一方、ノイズ解析部234及びインピーダンス解析部233のそれぞれは、ノイズ電流の周波数成分解析、インピーダンスの周波数特性解析を行う(ステップS6、S8)。図12(a)、(b)に、ノイズ電流の周波数成分解析の結果の一例を示す。インピーダンス解析部233は、図5に示す同時動作領域111に設けられるバッファ101のバッファモデル212を有する解析モデルB200のノイズ電流の周波数成分(図12(a))と、同時動作領域112に設けられるバッファ102のバッファモデル212を有する解析モデルB200対するノイズ電流の周波数成分(図12(b))とを解析する。ここで、ノイズ解析部234は、ノイズ電流のピークに対応する周波数(それぞれ、100MHz及び1GHz、110Mz及び1.1GHz)を取得する。
図11に、インピーダンスの周波数特性解析の結果の一例を示す。図11(a)を参照して、インピーダンス解析部233は、図5に示す同時動作領域111の中心点Aにおける電源配線間のインピーダンスの周波数特性(共振周波数700MHz)と、同時動作領域112の中心点Bにおける電源配線間のインピーダンスの周波数特性(共振周波数1GHz)とを算出する。
図11に、インピーダンスの周波数特性解析の結果の一例を示す。図11(a)を参照して、インピーダンス解析部233は、図5に示す同時動作領域111の中心点Aにおける電源配線間のインピーダンスの周波数特性(共振周波数700MHz)と、同時動作領域112の中心点Bにおける電源配線間のインピーダンスの周波数特性(共振周波数1GHz)とを算出する。
ステップS4の後、ステップS10からステップS14に至る処理において電源セルタイプ選択部235は、インピーダンス解析部233で算出されたインピーダンスの共振周波数が、ノイズ電流のピーク値の周波数に重ならないように、デカップリング容量搭載電源セル140を配置する。
先ず、電源セルタイプ選択部235は、ステップS6及びS8で算出されたノイズ電流の周波数成分、及びインピーダンスの周波数特性に基づいて、インピーダンスの共振周波数の遷移先であるターゲット共振周波数を設定する(ステップS10)。詳細には、電源セルタイプ選択部235は、同時動作領域毎のノイズ電流の周波数成分を比較し、ノイズ電流のピーク値が大きい同時動作領域に対応するインピーダンスの周波数特性とノイズ電流の周波数成分とに基づきターゲット共振周波数を決定する。例えば、同時動作領域111に対応するノイズ電流のピーク値が、同時動作領域112に対応するノイズ電流のピーク値より大きい場合、電源セルタイプ選択部235は、同時動作領域111に対応するインピーダンス周波数特性(共振周波数700MHz、図11(a)参照)及びノイズ電流の周波数成分(ピーク周波数100MHz及び1GHz、図12(a)参照)に基づいて、ターゲット共振周波数を決定する。例えば、電源セルタイプ選択部235は、ノイズ電流が大きいピーク周波数(100MHz及び1GHz)から離隔し、ノイズ電流が小さい値を示す500MHzをターゲット共振周波数として決定する。尚、ターゲット共振周波数は、所定の幅を持たせた周波数帯でもよい。例えば、上記の場合、480〜520MHzを共振周波数(帯)として決定してもよい。
次に、インピーダンス解析部233は、同時動作領域111に対応するインピーダンスの共振周波数が、ターゲット共振周波数(500MHz)になるように、入出力回路領域110に配置するデカップリング容量の値(デカップリング容量搭載電源セル140の数)を算出する(ステップS12)。ここでは、共振周波数を低い周波数に遷移する場合、入出力回路領域110に配置するデカップリング容量搭載電源セル140の数を多くし、逆に、共振周波数を高い周波数に遷移する場合は、入出力回路領域110に配置するデカップリング容量搭載電源セル140の数を少なくするように計算される。尚、ターゲット共振周波数が所定の幅を持つ周波数帯(例えば480〜520MHz)場合、インピーダンスの共振周波数が、480〜520MHz内になるようにデカップリング容量の値が決められる。
電源セルタイプ選択部235は、ステップS12で算出された数のデカップリング容量搭載電源セル140を入出力回路領域110に配置する(ステップS14)。詳細には、電源セルタイプ選択部235は、電源セル配置位置情報223と、ESD防止用電源セル130が配置されている位置情報とから、電源セルを未だ再配置していない領域(電源未選択領域120)を確認する。次に、その電源未選択領域120にデカップリング容量搭載電源セル140を配置する。この際、ノイズ電流の大きい同時動作領域内の電源未選択領域120から優先的に配置されることが好ましい。すなわち、ターゲット共振周波数及びデカップリング容量値を決定した同時動作領域111から優先的に配置されることが好ましい。
ステップS10からS14までの動作は、同時動作領域111及び112に対応するインピーダンスの共振周波数とノイズ電流のピーク値とが、重ならなくなるまで繰り返し行われても構わない。例えば、デカップリング容量搭載電源セル140を追加したことで、同時動作領域112のインピーダンス周波数特性、及びノイズ電流特性が変化し、インピーダンスの共振周波数とノイズ電流のピーク値(又は、ピーク値に近いノイズ電流値)の周波数が重なることがある。この場合、上述のステップS10及びS12において計算に使用されなかった別の同時動作領域(ここでは、同時動作領域112)に対応するインピーダンスの共振周波数及びノイズ電流の周波数成分を用いてステップS10からS14の処理が行われる。以上のようにデカップリング容量搭載電源セル140を追加することで、図11(b)に示すように、インピーダンス周波数特性を変化させ、共振周波数をターゲット周波数に遷移することができる。
電源セルタイプ選択部235は、決定した数のデカップリング容量搭載電源セル140を配置すると、未だ再配置していない全ての電源未選択領域120にESD防止用電源セル130を配置する(ステップS16)。尚、再配置処理の当初におけるステップS4からS8の順番は、限定されず、同時的に実行されても構わない。
以上のように、第1の実施の形態における半導体集積回路設計装置10は、同時動作領域毎の解析モデルから導出したインピーダンスの周波数特性とノイズ電流の周波数成分から、電源ノイズを低減するために最適なデカップリング容量の値を算出し、これに応じたデカップリング容量搭載電源セル140を入出力回路領域110に再配置する。このように、電源電圧変動の直接の原因となるバッファの電源端子間におけるノイズ電流の周波数成分から電源ノイズを解析するため、設計対象回路の電源ノイズを高精度で解析することができる。又、動作周波数が同じバッファによるバッファモデル212を利用した解析モデルA100及び解析モデルB200によって、同時動作領域毎のインピーダンスの周波数特性とノイズ電流の周波数成分との比較解析を行っているため、入出力バッファのスイッチングによる電源ノイズを効果的に低減するように設計できる。更に、電源ノイズを低減させるのに必要最低限のデカップリング容量搭載電源セル140を配置し、その他の領域には、ESD防止用電源セル130を配置しているので、ESD対策を考慮した電源セルの配置が可能となる。又、本発明では、予め決まった構成のデカップリング容量搭載電源セル140が用意され、これが配置されることでデカップリング容量の追加が行われる。このため、セルサイズや設計対象回路の構成やチップサイズを変更することなくデカップリング容量の追加が可能となる。
(第2の実施の形態における電源セルの再配置処理)
第1の実施の形態では、先にノイズ電流を低減するために最適なデカップリング容量の値を決定して、その値に応じた数のデカップリング容量搭載電源セル140を配置し、残りの電源セル未選択領域120にESD防止用電源セル130を配置する。一方、第2の実施の形態では、インピーダンス周波数特性とノイズ電流の周波数成分の比較解析、比較解析に基づくデカップリング容量搭載電源セル140又はESD防止用電源セル130の一方を選択配置処理、配置後の解析モデルA100の更新及びインピーダンス解析処理を、電源セル未選択領域120がなくなるまで繰り返す。以下、図13を参照して、本発明による半導体集積回路設計装置10の第2の実施の形態における電源セル再配置処理の動作の詳細を説明する。本実施の形態では、第1の実施の形態と同様にステップS103のフロアプラン処理によって設計対象回路のレイアウトが図5のように決定されたものとする。
第1の実施の形態では、先にノイズ電流を低減するために最適なデカップリング容量の値を決定して、その値に応じた数のデカップリング容量搭載電源セル140を配置し、残りの電源セル未選択領域120にESD防止用電源セル130を配置する。一方、第2の実施の形態では、インピーダンス周波数特性とノイズ電流の周波数成分の比較解析、比較解析に基づくデカップリング容量搭載電源セル140又はESD防止用電源セル130の一方を選択配置処理、配置後の解析モデルA100の更新及びインピーダンス解析処理を、電源セル未選択領域120がなくなるまで繰り返す。以下、図13を参照して、本発明による半導体集積回路設計装置10の第2の実施の形態における電源セル再配置処理の動作の詳細を説明する。本実施の形態では、第1の実施の形態と同様にステップS103のフロアプラン処理によって設計対象回路のレイアウトが図5のように決定されたものとする。
図13は、第2の実施の形態における電源セル再配置処理の動作を示すフロー図である。再配置処理の前に、解析モデルA生成部231及び解析モデルB生成部232のそれぞれにおいて、解析モデルA100及び解析モデルB200が生成されているものとする。ここでは、2種類の動作周波数に対応するそれぞれ2つの解析モデルA100及び解析モデルB200が生成される。又、図12を参照して、ステップS2からステップS8の動作は、第1の実施の形態と同様なので説明を省略する。尚、再配置処理の当初におけるステップS4からS8の順番は、限定されず、同時的に実行されても構わない。
第2の実施の形態における電源セルタイプ選択部235は、ステップS6及びS8において算出されたインピーダンスの周波数特性と、ノイズ電流の周波数成分とを比較し、共振周波数近傍(共振周波数帯)に大きなピーク値(例えば最大ピーク値)が存在するかを確認する(ステップS20)。この際、電源セルタイプ選択部235は、同時動作領域毎に共振周波数近傍(共振周波数帯)に大きなピーク値(例えば最大ピーク値)が存在するかを確認する。
ステップ20において、共振周波数帯にノイズ電流のピーク値の周波数が重なる場合(ステップS20Yes)、電源セルタイプ選択部235は、電源セル未選択領域120の有無を確認する(ステップS22)。電源セル未選択領域120がある場合(ステップS22有)、ノイズ電流のピーク値が大きい同時動作領域(ここでは同時動作領域111)にデカップリング容量搭載電源セル140を1つ配置し、ステップS8に移行する(ステップS24)。ステップS8では、デカップリング容量搭載電源セル140が1つ追加された解析モデルA100を作成し、同時動作領域毎に再度インピーダンス周波数特性の解析を行う。ステップS22において、電源セル未選択領域120がない場合(ステップS22無)、エラー信号を発行し、再配置処理を終了する(ステップS26)。以上のような処理を繰り返し、インピーダンスの共振周波数帯内にノイズ電流のピーク値が存在しなくなるまで、デカップリング容量搭載電源セル140が追加配置される。又、ステップS26のように、全ての電源セル配置領域にデカップリング容量搭載電源セル140を配置しても、インピーダンスの共振周波数帯にノイズ電流のピーク値の周波数とが重なる場合、半導体集積回路設計装置10は、電源セルの再配置処理を終了し、必要であれば、フロアプランフェーズに戻ってレイアウトをやり直す。
ステップ20において、共振周波数帯にノイズ電流のピーク値の周波数が重ならない場合(ステップS20No)、電源セルタイプ選択部235は、電源セル未選択領域120の有無を確認する(ステップS28)。電源セル未選択領域120がある場合(ステップS28有)、電源セルタイプ選択部235は、共振周波数がノイズ電流のピーク値の周波数以下であるかを確認する(ステップS30)。この際、電源セルタイプ選択部235は、同時動作領域毎の解析モデルA100及び解析モデルB200を用いた解析結果から、同時動作領域毎にインピーダンスの共振周波数とノイズ電流のピーク値の周波数とを比較する。ステップS28において、電源セル未選択領域120がない場合(ステップS28無)、再配置処理を終了する。
ここで共振周波数がノイズ電流のピーク値の周波数以下である場合(ステップS30Yes)、共振周波数を更に低く遷移するため(ピーク周波数から共振周波数を離隔するため)、電源セルタイプ選択部235によってデカップリング容量搭載電源セル140が電源セル未選択領域120に1つ追加配置され、ステップS8に移行する(ステップS32)。この際、解析に使用された同時動作領域にデカップリング容量搭載電源セル140が配置されることが好ましい。ステップS8では、デカップリング容量搭載電源セル140が1つ追加された設計対象回路に対応する解析モデルA100が生成され、同時動作領域毎に再度インピーダンス周波数特性の解析が行われる。
ステップS30において、インピーダンスの共振周波数が、ノイズ電流のピーク値の周波数より大きい場合(ステップS30No)、電源セルタイプ選択部235によってESD防止用電源セル130が電源セル未選択領域120に1つ追加配置され、ステップS8に移行する(ステップS33)。この際、解析に使用された同時動作領域にESD防止用電源セル130が配置されることが好ましい。ステップS8では、ESD防止用電源セル130が1つ追加された解析モデルA100が生成され、同時動作領域毎に再度インピーダンス周波数特性の解析が行われる。尚、ステップS33の後、ステップS8の処理を省略して、ステップS20に移行しても構わない。
インピーダンスの共振周波数と、ノイズ電流のピーク周波数が重ならない場合、電源セル未選択領域120がなくなるまで、ステップS8からステップS32又はS33を繰り返し、ステップデカップリング容量搭載電源セル140又はESD防止用電源セル130のどちらかが選択配置される。
以上のように、第2の実施の形態における半導体集積回路設計装置10は、インピーダンスの周波数特性と、ノイズ電流の周波数成分とを比較結果に応じて、デカップリング容量搭載電源セル140又はESD防止用電源セル130の一方を選択配置する。又、電源セル配置後の解析モデルA100を更新、インピーダンスの周波数特性と、ノイズ電流の周波数成分との比較解析、電源セルの選択配置を繰り返すことで、同時動作領域毎にインピーダンスの共振周波数にノイズ電流のピーク周波数が重ならないように、適切な数のデカップリング容量搭載電源セル140を配置することができる。
以上のように、第2の実施の形態における半導体集積回路設計装置10は、同時動作領域毎の解析モデルから導出したインピーダンスの周波数特性とノイズ電流の周波数成分から、配置する電源セルのセルタイプを決定する。このため、第1の実施の形態と同様に、バッファの電源端子間におけるノイズ電流の周波数成分から電源ノイズを解析するため、設計対象回路の電源ノイズを高精度で解析することができる。又、電源セルを選択配置後、解析モデルA100を更新して再度電源セルの選択処理を行っているため、入出力バッファのスイッチングによる電源ノイズを効果的に低減するように設計できる。
本発明に係るノイズ解析部234では、電源配線モデル123、電源配線に接続される内部負荷となるパッケージモデルや電源モデルを省略した解析モデルB200を用いて動作時におけるノイズ電流の解析を行う。ここでは、トランジェント解析によってノイズ電流の周波数成分が算出されるため、解析モデルA100を用いて同じ解析を行う場合に比べ大幅に計算時間を削減できる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、同一の動作周波数で動作するバッファを有する入出力回路領域110を同時動作領域としたが、これに限らず、相互に異なる動作周波数で動作するバッファを有する領域を同時動作領域として、動作周波数毎に解析モデルB200を生成しても構わない。この解析モデルB200を解析することで、動作周波数差により発生する低周波のノイズ成分を検出することができる。このため、低周波ノイズを考慮して設計するときは、このような解析モデルB200を用いて設計することが好ましい。
10:半導体集積回路設計装置
11:CPU
12:RAM
13:記憶装置
14:入力装置
15:出力装置
21:モデル生成用データ
22:電源セル配置用データ
23:半導体設計プログラム
211:チップ電源配線データ
212:バッファモデル
213:PKG設計データ
214:ボード設計データ
215:動作情報
231:解析モデルA生成部
232:解析モデルB生成部
233:インピーダンス解析部
234:ノイズ解析部
235:電源セルタイプ選択部
100:解析モデルA
200:解析モデルB
101、102:バッファ
110:入出力回路領域
111、112:同時動作領域
113:パッド
114:内部回路領域
115:電源セル配置領域
116:入出力バッファ配置領域
120:電源セル未選択領域
121、125:ボードモデル
122、124:パッケージ寄生RLCモデル
123:電源配線モデル
126:AC電源エレメント
130:ESD防止用電源セル
140:デカップリング容量搭載電源セル
N1、N2:Nチャネル型MOSトランジスタ
P1、P2:Pチャネル型MOSトランジスタ
R1、R2:抵抗
VDD:第1電源
VSS:第2電源
11:CPU
12:RAM
13:記憶装置
14:入力装置
15:出力装置
21:モデル生成用データ
22:電源セル配置用データ
23:半導体設計プログラム
211:チップ電源配線データ
212:バッファモデル
213:PKG設計データ
214:ボード設計データ
215:動作情報
231:解析モデルA生成部
232:解析モデルB生成部
233:インピーダンス解析部
234:ノイズ解析部
235:電源セルタイプ選択部
100:解析モデルA
200:解析モデルB
101、102:バッファ
110:入出力回路領域
111、112:同時動作領域
113:パッド
114:内部回路領域
115:電源セル配置領域
116:入出力バッファ配置領域
120:電源セル未選択領域
121、125:ボードモデル
122、124:パッケージ寄生RLCモデル
123:電源配線モデル
126:AC電源エレメント
130:ESD防止用電源セル
140:デカップリング容量搭載電源セル
N1、N2:Nチャネル型MOSトランジスタ
P1、P2:Pチャネル型MOSトランジスタ
R1、R2:抵抗
VDD:第1電源
VSS:第2電源
Claims (23)
- 設計対象回路に電源を供給するための第1の電源セルと、第2の電源セルとを用意するステップと、
前記第1の電源セルは、前記第2の電源セル内のデカップリング容量より大きな値のデカップリング容量を有し、
前記設計対象回路の入出力回路領域に設けられた入出力バッファの電源端子に流れるノイズ電流の周波数成分と、所定の位置における電源配線間のインピーダンスの周波数特性とに基づいて、前記第1の電源セルと前記第2の電源セルとから選択して、前記入出力回路領域に配置する選択配置ステップと、
を具備する
半導体集積回路の設計方法。 - 請求項1に記載の半導体集積回路の設計方法において、
前記入出力回路領域内の全ての入出力バッファに対応する第1の入出力バッファモデル、前記電源配線に対応する電源配線モデル、前記第1の入出力バッファモデル及び前記電源配線モデルに接続される外部負荷モデルに基づき、第1の解析モデルを生成する第1生成ステップと、
同時に動作する入出力バッファに対応する第2の入出力バッファモデルと、前記第2の入出力バッファモデルに接続される外部負荷伝送線路モデルとに基づき第2の解析モデルを生成する第2生成ステップと、
前記第1の解析モデルを利用し、前記インピーダンスの周波数特性を求めるインピーダンス解析ステップと、
前記第2の解析モデルを利用し、前記第2の入出力バッファモデルに対応する入出力バッファの電源端子に流れるノイズ電流の周波数成分を求めるノイズ解析ステップと、
を更に具備する
半導体集積回路の設計方法。 - 請求項2に記載の半導体集積回路の設計方法において、
前記所定の位置は、前記入出力回路領域において、前記第2の入出力バッファモデルを有する同時動作領域内の中心点である
半導体集積回路の設計方法。 - 請求項3に記載の半導体集積回路の設計方法において、
前記同時動作領域内の前記第2の入出力バッファモデルは同一の動作周波数で動作する
半導体集積回路の設計方法。 - 請求項2から4いずれか1項に記載の半導体集積回路の設計方法において、
前記選択配置ステップは、
前記ノイズ電流の周波数成分におけるピーク値の周波数と、前記インピーダンスの周波数特性から得られる共振周波数とを比較するステップと、
前記ピーク値の周波数と前記共振周波数とが離隔するように前記第1の電源セルを前記入出力回路領域に配置するステップと、
を備える
半導体集積回路の設計方法。 - 請求項5に記載の半導体集積回路の設計方法において、
前記選択配置ステップは、
前記共振周波数が前記ピーク値の周波数以下である場合、前記第1の電源セルを追加配置するステップ
を備える半導体集積回路の設計方法。 - 請求項2から6いずれか1項に記載の半導体集積回路の設計方法において、
前記入出力回路領域に配置された前記第1の電源セルに応じて、前記第1の解析モデルを更新するステップと、
前記更新された第1の解析モデルを利用して、新たなインピーダンスの周波数特性を求めるステップと、
前記新たなインピーダンスの周波数特性から得られる共振周波数と、前記ノイズ電流の周波数成分とに基づき、前記第1の電源セルと前記第2の電源セルとから選択し、前記入出力回路領域における電源セルの未配置領域に配置するステップと、
を更に具備する
半導体集積回路の設計方法。 - 請求項1から7いずれか1項に記載の半導体集積回路の設計方法において、
前記第1の電源セルは第1のMOS(Metal Oxide Semiconductor)トランジスタを備え、
前記第1のMOSトランジスタのゲートは、第1の電源が供給される第1の電源配線に接続され、ドレインとソースは、第2の電源が供給される第2の電源配線に接続される
半導体集積回路の設計方法。 - 請求項1から8いずれか1項に記載の半導体集積回路の設計方法において、
前記第2の電源セルはESD(Electro Static Discharge)対策用回路を備えるESD防止用電源セルである
半導体集積回路の設計方法。 - 請求項9に記載の半導体集積回路の設計方法において、
前記ESD防止用電源セルは、前記電源配線間に接続される第2のMOSトランジスタを備え、
前記第2のMOSトランジスタのドレイン、ソースの一方は、第1の電源が供給される第1の電源配線に接続され、ドレイン、ソースの他方とゲートは、第2の電源が供給される第2の電源配線に接続される
半導体集積回路の設計方法。 - 請求項9又は10に記載の半導体集積回路の設計方法において、
前記選択配置ステップは、
前記ESD防止用電源セルの必要最低限の個数を算出するステップと、
前記ESD防止用電源セルを前記入出力回路領域に均等配置するステップと、
前記入出力回路領域における電源セルの未配置領域に、前記第1の電源セルと前記第2の電源セルとから選択配置するステップと、
を備える
半導体集積回路の設計方法。 - 請求項1から11いずれか1項に記載の半導体集積回路の設計方法をコンピュータに実現させる
半導体集積回路設計プログラム。 - 設計対象回路の入出力回路領域に設けられた入出力バッファの電源端子に流れるノイズ電流の周波数成分を算出するインピーダンス解析部と、
所定の位置における電源配線間のインピーダンスの周波数特性を算出するノイズ解析部と、
前記ノイズ電流の周波数成分と、前記インピーダンスの周波数特性とに基づいて、前記設計対象回路に電源を供給するための第1の電源セルと、第2の電源セルとから選択して、前記入出力回路領域に配置する電源セルタイプ選択部とを具備し、
前記第1の電源セルは、前記第2の電源セル内のデカップリング容量より大きな値のデカップリング容量を有する
半導体集積回路設計装置。 - 請求項13に記載の半導体集積回路設計装置において、
前記入出力回路領域内の全ての入出力バッファに対応する入出力バッファモデル、電源配線に対応する電源配線モデル、前記入出力バッファモデル及び前記電源配線モデルに接続される外部負荷モデルに基づき、第1の解析モデルを生成する第1の解析モデル生成部と、
同時に動作する入出力バッファに対応する入出力バッファモデルと、前記同時に動作する入出力バッファモデルに接続される外部負荷伝送線路モデルとに基づき第2の解析モデルを生成する第2の解析モデル生成部と、
を更に具備し、
前記インピーダンス解析部は、前記第1の解析モデルを利用し、前記インピーダンスの周波数特性を求め、
前記ノイズ解析部は、前記第2の解析モデルを利用し、前記同時に動作する入出力バッファの電源端子に流れるノイズ電流の周波数成分を求め、
前記電源セルタイプ選択部は、前記インピーダンスの周波数特性から得られる共振周波数と、前記ノイズ電流の周波数成分とに基づいて、前記第1の電源セルと前記第2の電源セルとから選択し、前記入出力回路領域に配置する
を備える
半導体集積回路設計装置。 - 請求項14に記載の半導体集積回路設計装置において、
前記所定の位置は、前記入出力回路領域において、前記第2の入出力バッファモデルを有する同時動作領域内の中心点である
半導体集積回路設計装置。 - 請求項15に記載の半導体集積回路設計装置において、
前記同時動作領域内の前記第2の入出力バッファモデルは同一の動作周波数で動作する
半導体集積回路設計装置。 - 請求項14から16いずれか1項に記載の半導体集積回路設計装置において、
前記電源セルタイプ選択部は、前記ノイズ電流の周波数成分におけるピーク値の周波数と、前記インピーダンスの周波数特性から得られる共振周波数とを比較し、前記ピーク値の周波数と前記共振周波数とが離隔するように前記第1の電源セルを前記入出力回路領域に配置する
半導体集積回路設計装置。 - 請求項17に記載の半導体集積回路設計装置において、
前記電源セルタイプ選択部は、前記共振周波数が前記ピーク値の周波数以下である場合、前記第1の電源セルを追加配置する
半導体集積回路設計装置。 - 請求項15から18いずれか1項に記載の半導体集積回路設計装置において、
前記第1の解析モデル生成部は、前記入出力回路領域に配置された前記第1の電源セルに応じて、前記第1の解析モデルを更新し、
前記インピーダンス解析部は、前記更新された第1の解析モデルを利用して、新たなインピーダンスの周波数特性を求め、
前記電源セルタイプ選択部は、前記新たなインピーダンスの周波数特性から得られる共振周波数と、前記ノイズ電流の周波数成分とに基づき、前記第1の電源セルと前記第2の電源セルとから選択し、前記入出力回路領域における電源セルの未配置領域に配置する
半導体集積回路設計装置。 - 請求項13から19いずれか1項に記載の半導体集積回路設計装置において、
前記第1の電源セルは第1のMOS(Metal Oxide Semiconductor)トランジスタを備え、
前記第1のMOSトランジスタのゲートは、第1の電源が供給される第1の電源配線に接続されドレインとソースは、第2の電源が供給される第2の電源配線に接続される
半導体集積回路の設計装置。 - 請求項13から20いずれか1項に記載の半導体集積回路設計装置において、
前記第2の電源セルはESD対策用回路を備えるESD防止用電源セルである
半導体集積回路設計装置。 - 請求項21に記載の半導体集積回路設計装置において、
前記ESD防止用電源セルは、前記電源配線間に接続される第2のMOSトランジスタを備え、
前記第2のMOSトランジスタのドレイン、ソースの一方は、第1の電源が供給される第1の電源配線に接続され、ドレイン、ソースの他方とゲートは、第2の電源が供給される第2の電源配線に接続される
半導体集積回路設計装置。 - 請求項22に記載の半導体集積回路設計装置において、
前記電源セルタイプ選択部は、
前記ESD防止用電源セルの必要最低限の個数を算出し、
前記ESD防止用電源セルを前記入出力回路領域に均等配置し、
前記入出力回路領域における電源セルの未配置領域に、前記第1の電源セルと前記第2の電源セルとから選択配置する
半導体集積回路設計装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006246303A JP2008070924A (ja) | 2006-09-12 | 2006-09-12 | 半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置 |
US11/896,833 US7698670B2 (en) | 2006-09-12 | 2007-09-06 | Method and apparatus for designing semiconductor integrated device using noise current and impedance characteristics of input/output buffers between power supply lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006246303A JP2008070924A (ja) | 2006-09-12 | 2006-09-12 | 半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008070924A true JP2008070924A (ja) | 2008-03-27 |
Family
ID=39171247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006246303A Withdrawn JP2008070924A (ja) | 2006-09-12 | 2006-09-12 | 半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7698670B2 (ja) |
JP (1) | JP2008070924A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US10453840B2 (en) | 2016-02-04 | 2019-10-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2009140225A (ja) * | 2007-12-06 | 2009-06-25 | Toshiba Corp | 半導体集積回路の設計支援方法及び装置 |
FI121307B (fi) * | 2008-04-07 | 2010-09-30 | Kone Corp | Tehonsyöttölaite ja tehonsyöttöjärjestely |
JP5347839B2 (ja) * | 2009-03-25 | 2013-11-20 | 富士ゼロックス株式会社 | 電源ノイズ解析装置 |
JP2011035210A (ja) * | 2009-08-03 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路、及び半導体集積回路のレイアウト方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4065242B2 (ja) | 2004-01-06 | 2008-03-19 | 松下電器産業株式会社 | 電源ノイズを抑えた半導体集積回路の設計方法 |
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2006
- 2006-09-12 JP JP2006246303A patent/JP2008070924A/ja not_active Withdrawn
-
2007
- 2007-09-06 US US11/896,833 patent/US7698670B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US7698670B2 (en) | 2010-04-13 |
US20080066038A1 (en) | 2008-03-13 |
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