JP2011035210A - 半導体集積回路、及び半導体集積回路のレイアウト方法 - Google Patents

Abstract

【課題】ロジックセルを配置するためのスペースを十分に確保することのできる、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置を提供する。
【解決手段】自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線をレイアウトし、ロジックセルレイアウトデータを生成するステップと、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線をレイアウトし、可変容量セルレイアウトデータを生成するステップと、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成するステップとを具備する。前記可変容量セルレイアウトデータを生成するステップは、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトするステップを含んでいる。
【選択図】図２

Description

本発明は、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置に関する。

近年、電波環境保護の重要性が高まっている。ＥＭＩ（電磁障害）ノイズ発生を抑制するために、電子機器に搭載される半導体集積回路自体に、キャパシタが配置されるようになってきている。

ＥＭＩ対策用のキャパシタが配置された半導体集積回路を設計する場合には、まず、論理素子を示すロジックセルが、自動配置配線ツールにより、配置される。次いで、ロジックセルとは別の領域に、キャパシタを示す容量セルが多数配置される。

一般的に、多数の容量セルにおける全体の容量値Ｃが大きい程、ＥＭＩ対策としては優れていると考えられる。しかし、容量値Ｃとパッケージ等で形成されるインダクタンスＬとによって、共振周波数ｆ（＝１／（２π√ＬＣ））が生じることがある。共振周波数ｆに動作周波数のｎ（ｎは整数）倍が重なると、共振によりＥＭＩが増幅される。

動作周波数が一定である場合は、共振が回避されるように、容量値Ｃを決定することができる。しかし、半導体集積回路として、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などが用いられる場合、設計及び製造後に、ユーザ側の都合によって動作周波数が変更されることがある。ユーザ側では、共振が起こらないように、動作条件（周波数）を設定しなければならない。

そこで、可変容量セルを用いることが考えられる。

関連技術として、特許文献１（特開昭６２−１５６８５３）に記載されたＭＯＳ型可変容量回路が挙げられる。このＭＯＳ型可変容量回路は、半導体基板と、この半導体基板上に形成されたＭＯＳ型トランジスタと、前記半導体基板にバックゲート電圧を印加する手段と、前記ＭＯＳ型トランジスタのソースとドレインとを接続し、その接続点に制御電圧を印加する制御手段とを備える。このＭＯＳ型可変容量回路では、前記制御電圧を可変して前記ＭＯＳ型トランジスタのゲートと前記ソース又はドレインとの間の容量を可変にする。

他の関連技術として、特許文献２（特開２００７−２５０６０４）に記載された半導体集積回路が挙げられる。この半導体集積回路は、複数のコンデンサを含むコンデンサ群と、前記コンデンサ群の中から選択された１個以上のコンデンサを電源配線とグランド配線との間に挿入するためのスイッチ回路とを備える。

更に他の関連技術として、特許文献３（特開２００７−１５７８９２）に記載された半導体集積回路が挙げられる。特許文献３にも、電源とグランドとの間にデカップリング容量としてキャパシタを設けることが記載されている。

特開昭６２−１５６８５３号公報 特開２００７−２５０６０４号公報 特開２００７−１５７８９２号公報

可変容量セルには、容量を制御するための制御配線が接続される。半導体集積回路のレイアウトを決定する場合には、まず、所定領域（レイアウト領域）内において、ロジックセルの配置が決定される。その後、可変容量セルが、レイアウト領域内の空き領域に、配置される。空き領域の位置はロジックセルの位置次第である。従って、可変容量セルはランダムな位置にレイアウトされる。制御配線は、ランダムな位置に配置される可変容量セルに接続される必要がある。

そこで、制御配線をレイアウト領域内に満遍なく配置することにより、可変容量セルと制御配線とを容易に結線することが考えられる。

図１は、半導体集積回路のレイアウトの一例を示す図である。図１に示される半導体集積回路は、周囲領域１０２、ロジックセル領域１０３、及び複数の可変容量セル１０１を備えている。図１には、Ｘ方向及びＹ方向が定義されている。ロジックセル領域１０３には、多数のロジックセル（図示せず）が配置される。周囲領域１０２は、ロジックセル領域１０３を取り囲むように配置されている。周囲領域１０２には、ＩＯバッファ、電源ＶＤＤの周回線、グランドＧＮＤの周回線、及び制御配線Ｖｃｂの周回線が配置されている。図１には、一部に、電源配線（ＶＤＤ線）、グランド配線（ＧＮＤ線）、及び制御配線（Ｖｃｂ線）が示されている。電源配線及びグランド配線は、ロジックセル領域１０３に含まれる全てのロジックセルに接続されるように、満遍なく配置されている。具体的には、電源配線は、Ｙ方向に伸びる多数のＹ方向ＶＤＤ線、及びＸ方向に伸びる多数のＸ方向ＶＤＤ線を備えている。グランド配線は、Ｙ方向に伸びる多数のＹ方向ＧＮＤ線、及びＸ方向に伸びる多数のＸ方向ＧＮＤ線を備えている。すなわち、電源配線及びグランド配線は、それぞれ、メッシュ（格子）状に配置されている。電源配線及びグランド配線が満遍なく配置されているため、全てのロジックセル及び可変容量セル１０１は、最寄の電源配線及びグランド配線に容易に接続される。ここで、制御配線Ｖｃｂも、電源配線及びグランド配線と同様に、満遍なく配置されている。すなわち、制御配線Ｖｃｂは、Ｘ方向に沿って伸びる多数のＸ方向Ｖｃｂ線（制御配線要素）を備えている。これにより、各可変容量セル１０１は、どこに配置されていても、最寄の制御配線Ｖｃｂと容易に接続される。

しかしながら、図１に示されるように、制御配線Ｖｃｂが満遍なく配置されている場合、制御配線Ｖｃｂにより、ロジックセルを配置するためのスペースが制限される。その結果、ロジックセルをレイアウトする際の自動配置配線が難しくなる。また、搭載可能な論理素子の量が制限されてしまう。それにより、半導体集積回路の価格が高くなってしまう、といった問題点があった。

本発明に係る半導体集積回路のレイアウト方法は、自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線のレイアウトを決定し、ロジックセルレイアウトデータを生成するステップと、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線のレイアウトを決定し、可変容量セルレイアウトデータを生成するステップと、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成するステップとを具備する。前記可変容量セルレイアウトデータを生成するステップは、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトするステップを含んでいる。

この発明によれば、制御配線は、自動配置配線ツールを用いてレイアウトされる。従って、制御配線は、満遍なくレイアウトされるのではなく、必要な位置にだけ配置される。これにより、制御配線に要するスペースを必要最小限に抑えることができ、ロジックセルを配置するスペースが十分に確保される。

本発明に係る半導体集積回路のレイアウト装置は、自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線のレイアウトを決定し、ロジックセルレイアウトデータを生成する、ロジックセルレイアウト部と、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線のレイアウトを決定し、可変容量セルレイアウトデータを生成する、可変容量セルレイアウト部と、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成する、レイアウトデータ生成部とを具備する。前記可変容量セルレイアウトデータ部は、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトする。

本発明に係る半導体集積回路は、論理機能を実現する論理素子を含む、ロジック部と、前記ロジック部に接続される信号配線と、可変容量素子と、前記可変容量素子の容量を制御する制御配線とを具備する。前記信号配線と前記制御配線とは、単位長あたりの抵抗が同じである。

本発明によれば、ロジックセルを配置するためのスペースを十分に確保することのできる、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置が提供される。

半導体集積回路のレイアウトの一例を示す図である。 第１の実施形態に係る半導体集積回路のレイアウトを示す図である。 第１の実施形態における各可変容量セルを示す概略図である。 第１の実施形態に係る半導体集積回路のレイアウト装置を示すブロック図である。 第１の実施形態に係る半導体集積回路のレイアウト方法を示すフローチャートである。 第２の実施形態に係る半導体集積回路を示すレイアウト図である 第２の実施形態に係る半導体集積回路のレイアウト方法を示すフローチャートである。 ステップＳ５２の動作を説明するための図である。 第３の実施形態における各可変容量セルを示す図である

（第１の実施形態）
図２は、本実施形態に係る半導体集積回路のレイアウトを示す図である。半導体集積回路１は、少なくとも一層の配線層を備えている。半導体集積回路１がＡＳＩＣである場合、配線層の数は、例えば、５〜６層である。図２には、一層の配線層のレイアウトが示されている。図２に示されるように、半導体集積回路１は、中央領域８及び周囲領域６を有している。

中央領域８には、多数のロジックセル（図示せず）が配置され、ロジックセル領域３が形成されている。また、中央領域８において、ロジックセルが配置されていない領域（空き領域）には、複数の可変容量セル２が配置されている。

周囲領域６は、中央領域８を取り囲むように配置されている。図示していないが、周囲領域６には、ＩＯバッファ、電源周回線、及びグランド周回線などが配置される。

図２では示されていないが、図１に示した例と同様に、中央領域８には、電源配線及びグランド配線がそれぞれメッシュ状に配置されている。ロジックセル領域３に配置された各ロジックセルは、最寄の電源配線及びグランド配線に接続されている。また、電源配線及びグランド配線は、それぞれ、周囲領域６において、電源周回線及びグランド周回線に接続されている。電源周回線及びグランド周回線は、外部電源７に接続されている。すなわち、各ロジックセルに対しては、外部電源７から、電源周回線及び電源配線を介して、電源電圧が供給される。また、各ロジックセルに対しては、外部電源７から、グランド周回線及びグランド配線を介して、グランド電圧が供給される。

図示されていないが、中央領域８には、ロジックセルに接続される信号配線が設けられている。電源配線の配線幅は、電圧及び電流を安定的に供給するために、広く設定されている。一方、信号配線の配線幅は、信号配線の本数を増やしてより多くの信号を入出力可能にするために、狭く設定されている。その結果、同一配線層内においては、信号配線の単位長当たりの抵抗値は、電源配線のそれよりも、大きくなっている。例えば、信号配線の単位長当たりの抵抗値は１０〜１００（ｍΩ／ｍｍ）であり、電源配線のそれは１００〜１０００（ｍΩ／ｍｍ）である。また、信号配線は、自動配置配線ツール（詳細は後述）によりレイアウトされる。自動配置配線ツールは、複数の信号配線を、所定の間隔（配線ピッチ）でレイアウトする。従って、信号配線は、メッシュ状ではなく、所定のピッチで配置されている。

中央領域８には、更に、制御配線４が設けられている。制御配線４は、各可変容量セル２に接続されている。制御配線４は、各可変容量セル２の容量を制御するための制御電圧を、各可変容量セル２に供給する。尚、周囲領域６には、Ｖｃｂ周回線５が配置されており、制御配線４はＶｃｂ周回線５に接続されている。Ｖｃｂ周回線５は、外部電源７に接続されている。すなわち、各可変容量セル２に対しては、外部電源７、Ｖｃｂ周回線５、及び制御配線４を介して、制御電圧が供給される。

ここで、制御配線４は、中央領域８に満遍なく配置されているわけではない。制御配線４は、複数の制御配線要素４１を備えている。複数の制御配線要素４１の各々は、１つ以上の可変容量セル２に接続されている。各制御配線要素４１は、各可変容量セル２に接続されるにあたって必要な位置にだけ、配置されている。また、各制御配線要素４１は、信号配線と同一構造である。すなわち、同一配線層内において、制御配線４における単位長当たりの抵抗値は、信号配線のそれと同じであり、電源配線のそれよりも大きい。また、同一配線層内において、制御配線４の配線幅（各制御配線要素の配線幅）は、個々の信号配線の配線幅と同じであり、電源配線の配線幅よりも小さい。更に、同一配線層内において、制御配線４の配線ピッチ（隣接する制御配線要素４１間の間隔）は、信号配線の配線ピッチと等しい。

上述のように、制御配線４が必要な位置にだけ配置されていることにより、ロジックセル及び信号配線を配置するスペースを十分に確保することが可能である。

続いて、各可変容量セル２の構成について説明する。

図３は、各可変容量セル２を示す概略図である。図３に示されるように、各可変容量セル２は、Ｎ型ＭＯＳトランジスタにより形成される容量素子ｔｎｃ、電源端子Ｔ１、グランド端子Ｔ２、及び制御端子Ｔ３を有している。電源端子Ｔ１は電源配線に接続される。グランド端子Ｔ２は、グランド配線に接続される。制御端子Ｔ３は、制御配線４に接続される。容量素子ｔｎｃのゲートは、電源端子Ｔ１に接続されている。容量素子ｔｎｃのバックゲートは、グランド端子Ｔ２に接続されている。容量素子ｔｎｃのソース及びドレインは、制御端子Ｔ３に接続されている。

ここで、各可変容量セル２において電源ＶＤＤとグランドＧＮＤとの間に形成される容量値Ｃｇｂに注目する。容量値Ｃｇｂは、制御電圧としてグランド電圧が供給されたときに最大値になる。また、容量値Ｃｇｂは、制御電圧として電源電圧が供給されたときに、最小値になる。従って、制御電圧のレベルにより、各可変容量セル２に形成される容量を制御することが可能である。すなわち、制御電圧は、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間で可変である。

次いで、上述のような構成を有する半導体集積回路を設計するためのレイアウト装置、及びその動作方法について説明する。

図４は、本実施形態に係る半導体集積回路のレイアウト装置１０を示すブロック図である。この半導体集積回路のレイアウト装置１０は、基準電圧配線レイアウト部１３、ロジックセルレイアウト部１４、可変容量セルレイアウト部１５、レイアウトデータ生成部１６、及び自動配置配線ツール１２を備えている。このうち、基準電圧配線レイアウト部１３、ロジックセルレイアウト部１４、可変容量セルレイアウト部１５、及びレイアウトデータ生成部１６は、半導体集積回路のレイアウトプログラム１１により実現される。半導体集積回路のレイアウトプログラム１１及び自動配置配線ツール１２は、記録媒体からコンピュータにインストールされる。

図５は、本実施形態に係る半導体集積回路のレイアウト方法を示すフローチャートである。

ステップＳ１；基準電圧配線のレイアウト
まず、基準電圧配線レイアウト部１３が、レイアウト領域として、中央領域８を設定する。そして、中央領域８に、電源配線及びグランド配線をレイアウトする。電源配線及びグランド配線は、メッシュ状にレイアウトされる。基準電圧配線レイアウト部１３は、電源配線及びグランド配線の位置を示す、基準電圧線レイアウトデータを生成する。

ステップＳ２；ロジックセル配置配線
また、ロジックセルレイアウト部１４が、予め準備された設計データ（論理回路の接続関係などを示すデータ）を取得する。そして、ロジックセルレイアウト部１４は、自動配置配線ツール１２を用い、中央領域８に複数のロジックセルをレイアウトする。更に、自動配置配線ツール１２により、複数のロジックセル間で信号の入出力を行うための信号配線がレイアウトされる。ロジックセルレイアウト部１４は、複数のロジックセル及び信号配線のレイアウトを示す、ロジックセルレイアウトデータを生成する。

ステップＳ３、４；タイミング検証、判定
次いで、ロジックセルレイアウト部１４は、ロジックセルレイアウトデータに基づいて、タイミング検証を行う（ステップＳ３）。タイミング検証の結果、所望する特性が得られていた場合には、次のステップＳ５の処理が実行される。一方、所望する特性が得られない場合には、ステップＳ２に戻り、ロジックセルの配置配線がやり直される。

ステップＳ５；可変容量セル配置配線
次に、可変容量セルレイアウト部１５が、中央領域８におけるロジックセルの空き領域に、複数の可変容量セルをレイアウトする。更に、可変容量セルレイアウト部１５は、各可変容量セル２に接続される制御配線４をレイアウトする。これにより、可変容量セルレイアウトデータが生成される。

ここで、可変容量セルレイアウト部１５は、ステップＳ２における動作と同様に、自動配置配線ツール１２を用いて、各可変容量セル及び制御配線４をレイアウトする。その結果、制御配線４は、中央領域８に満遍なくレイアウトされるのではなく、必要な位置にだけレイアウトされる。また、制御配線４は、複数のロジックセル間を接続する信号配線と同一の構造を有することになる。すなわち、同一配線層内において、制御配線４における単位長当たりの抵抗値は、信号配線のそれと同じであり、電源配線のそれよりも大きくなる。また、同一配線層内において、制御配線４の配線幅（各制御配線要素の配線幅）は、個々の信号配線の配線幅と同じであり、電源配線の配線幅よりも小さくなる。更に、同一配線層内において、制御配線４の配線ピッチ（隣接する制御配線要素４１間の間隔）は、信号配線の配線ピッチと等しくなる。

ステップＳ６；レイアウトデータ生成
次に、レイアウトデータ生成部１６が、基準電圧線レイアウトデータ、ロジックセルレイアウトデータ、及び可変容量セルレイアウトデータに基づいて、半導体集積回路の全体のレイアウトを示す、レイアウトデータを生成する。レイアウトデータは、レイアウト結果として、出力される。

以上のステップＳ１〜Ｓ６までの処理により、本実施形態に係る半導体集積回路がレイアウトされる。

以上説明したように、本実施形態によれば、各可変容量セル２及び制御配線４が、自動配置配線ツール１２を利用してレイアウトされる。そのため、制御配線４が必要な位置にだけ配置される。その結果、制御配線４によってロジックセル領域３のスペースが制限されることがなく、ロジックセルを高密度で配置することが可能になる。

尚、本実施形態では、各可変容量セルに対し、電源配線よりも配線幅が狭い制御配線要素４１により、制御電圧が供給される。すなわち、電源配線と比べると高抵抗である制御配線４によって、制御電圧が供給される。一本の制御配線４が複数の可変容量セルに接続される場合、各可変容量セルに流れるリーク電流が懸念される。その結果、制御配線４に電圧降下が生じ、制御可能な電圧範囲が狭くなってしまうことが懸念される。

そこで、一般的に使用される１５０ｎｍクラスのＡＳＩＣのパラメータを用いて、制御配線４における電圧降下値を試算してみる。通常、電源配線の抵抗値は、１０〜１００ｍΩ／ｍｍである。一方、信号配線（制御配線４）の抵抗値は、１００Ω／ｍｍ以上である。また制御配線４から各可変容量セル２へのリーク電流は、数ｎＡ／個〜数１０ｎＡ／個である。１本の制御配線要素４１に接続される可変容量セル２の数を制限することにより、制御配線４全体（全ての制御配線要素４１）で生じるリーク電流の総量を制御可能である。例えば、リーク電流の総量が最大でも１０００ｎＡになるように制御することは、自動配置配線ツール１２のファンナウト制約のルールを適用すれば、容易に実現できる。また、制御配線４の配線長も、自動配置配線ツール１２により、容易に管理可能である。そこで、一本の制御配線要素４１の配線抵抗が最悪でも１０ＫΩであるものとする。更に、リーク電流の総量が最悪でも１０００ｎＡであるものとする。更に、全ての容量可変セル２が各制御配線要素４１の末端に接続されているものとする。この場合、各制御配線要素４１の電圧降下値ΔＶの最大値（ΔＶ（Ｍａｘ））は、次の式により求められる。
（数式）；「ΔＶ（Ｍａｘ） ＝ １０００ｎＡ × １０ＫΩ ＝ ０．０１Ｖ」
ここで、１５０ｎｍＡＳＩＣにおけるＶＤＤ−ＧＮＤ間電圧差が、１．５Ｖであるものとする。すなわち、制御電圧の制御範囲幅は、１．５Ｖであるものとする。このとき、各制御配線要素４１における電圧降下値ΔＶ（ｍａｘ）は、制御電圧の範囲の１％以下であり、無視できるほど小さい。すなわち、リーク電流及び一本の制御配線要素４１に接続される可変容量セル２の数を自動配置配線ツール１２により制御することにより、制御配線４が信号配線と同一構造であったとしても、動作特性に問題は生じない。

（第２の実施形態）
続いて、第２の実施形態について説明する。図６は、本実施形態に係る半導体集積回路１を示すレイアウト図である。本実施形態では、中央領域８に固定容量セル９がレイアウトされている点で、第１の実施形態とは異なっている。その他の点については、第１の実施形態と同様であるので、詳細な説明は省略する。

第１の実施形態では、まずロジックセル及び信号配線がレイアウトされる。その後、可変容量セル２及び制御配線４がレイアウトされる。ロジックセル及び信号配線が密にレイアウトされた場合、一部の可変容量セル２に制御配線４を接続することができなくなることがある。このような場合、再びロジックセルの配置配線をやり直すことが考えられる。しかし、ロジックセルの配置配線をやり直すことは、設計期間の延長を招く。また、所望する特性が得られるようにロジックセルを配置することが困難になることもある。

複数の可変容量セル２は、半導体集積回路の製造後に共振帯域を変更可能にするために、設けられる。従って、複数の可変容量セル２の全体の容量が可変であればよく、必ずしも全ての容量セルの容量が可変である必要はない。変更する共振帯域にもよるが、複数の容量セルのうちの５０％が可変容量セルであれば、十分である。

そこで、本実施形態では、図６に示されるように、複数の可変容量セル２の一部が、固定容量セル９に置換されている。固定容量セル９は、制御配線４とは接続されていない。

図７は、本実施形態に係る半導体集積回路のレイアウト方法を示すフローチャートである。ステップＳ１〜Ｓ５までの動作は、第１の実施形態と同様である。従って、詳細な説明は省略する。

本実施形態では、ステップＳ５において可変容量セルレイアウトデータが生成された後、可変容量セルレイアウト部１５が、全ての可変容量セル２に対して制御配線４が結線されているか否かを確認する（ステップＳ５１）。全ての可変容量セル２に対して制御配線４が結線されている場合には、ステップＳ６へ進み、レイアウトデータが生成される。

一方、制御配線４が結線されていない可変容量セル２（未結線可変容量セル）が存在する場合、可変容量セルレイアウト部１５は、未結線可変容量セルを、固定容量セル９に置換する（ステップＳ５２）。

図８は、ステップＳ５２の動作を説明するための図である。図８に示されるように、可変容量セルレイアウト部１５は、未結線可変容量セルにおいて、制御端子Ｔ３とグランド端子Ｔ２間を短絡させる。これにより、未結線可変容量セルが、固定容量セル９に置換される。固定容量セル９では、制御電圧Ｖｃｂとしてグランド電圧ＧＮＤが供給される。その結果、固定容量セル９の容量値Ｃｇｂは、最大値に固定される。

（第３の実施形態）
続いて、第３の実施形態について説明する。本実施形態では、既述の実施形態に対して、各可変容量セル２の構成が変更されている。また、制御配線４は、第１制御配線要素４−１、及び第２制御配線要素４−２を有している。第１制御配線要素４−１と第２制御配線要素４−２とは、別々の電圧を各可変容量セル２に供給する。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。

図９は、本実施形態における各可変容量セル２を示す図である。既述の実施形態では、各可変容量セル２に含まれるトランジスタが、Ｎ型トランジスタである場合について説明した。これに対して、本実施形態では、各可変容量セル２に、Ｎ型トランジスタｔｎｃとＰ型トランジスタｔｐｃとが含まれている。Ｐ型トランジスタｔｐｃのゲートは、グランド端子Ｔ２に接続されている。Ｐ型トランジスタｔｐｃのバックゲートは、電源端子Ｔ１に接続されている。Ｎ型トランジスタｔｐｃのソース及びドレインは、第１制御端子Ｔ３−１に接続されている。第１制御端子Ｔ３−１は、第１制御配線要素４−１に接続される。Ｎ型トランジスタｔｎｃのゲートは、電源端子Ｔ１に接続されている。Ｎ型トランジスタｔｎｃのバックゲートは、グランド端子Ｔ２に接続されている。Ｎ型トランジスタｔｎｃのソース及びドレインは、第２制御端子Ｔ３−２に接続されている。第２制御端子Ｔ３−２は、第２制御配線要素４−２に接続される。

本実施形態では、Ｎ型トランジスタｔｎｃの容量値は、第１制御配線要素４−１から供給される電圧（第１制御電圧）がグランド電圧であるときに最大値になる。また、この容量値は、第１制御電圧が電源電圧である場合に、最小値になる。一方、Ｐ型トランジスタｔｐｃの容量値は、第２制御配線要素４−２から供給される電圧（第２制御電圧）が電源電圧である場合に最大となり、第２制御電圧がグランド電圧である場合に最小値になる。すなわち、Ｎ型トランジスタとＰ型トランジスタとでは、制御電圧による容量変移傾向が逆である。

本実施形態によれば、各可変容量セルに二つのトランジスタが含まれているため、各可変容量セルの容量を大きくすることができる。

以上、本発明について、第１乃至第３の実施形態により詳細に説明した。但し、これら実施形態は互いに独立するものではなく、矛盾のない範囲内で組み合わせて使用することも可能である。

１ 半導体集積回路
２ 可変容量セル
３ ロジックセル領域
４ 制御配線
４−１ 第１制御配線
４−２ 第２制御配線
５ Ｖｃｂ周回線
６ 周囲領域
７ 外部電源
８ 中央領域
９ 固定容量セル
１０ 半導体集積回路のレイアウト装置
１１ 半導体集積回路のレイアウトプログラム
１２ 自動配置配線ツール
１３ 基準電圧配線レイアウト部
１４ ロジックセルレイアウト部
１５ 可変容量セルレイアウト部
１６ レイアウトデータ生成部
４１ 制御配線要素
１００ 半導体集積回路
１０１ 可変容量セル
１０２ 周囲領域
１０３ ロジックセル領域

Claims (11)

1. コンピュータが、自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線をレイアウトし、ロジックセルレイアウトデータを生成するステップと、
   コンピュータが、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線をレイアウトし、可変容量セルレイアウトデータを生成するステップと、
   コンピュータが、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成するステップと、
   を具備し、
   前記可変容量セルレイアウトデータを生成するステップは、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトするステップを含んでいる
   半導体集積回路のレイアウト方法。
2. 請求項１に記載された半導体集積回路のレイアウト方法であって、
   前記可変セルレイアウトデータを生成するステップは、前記制御配線の配線幅が前記信号配線の配線幅と同じになるように、前記制御配線をレイアウトするステップを含んでいる
   半導体集積回路のレイアウト方法。
3. 請求項１又は２に記載された半導体集積回路のレイアウト方法であって、
   前記可変セルレイアウトデータを生成するステップは、前記制御配線の配線ピッチが前記信号配線の配線ピッチと同じなるになるように、前記制御配線をレイアウトするステップを含んでいる
   半導体集積回路のレイアウト方法。
4. 請求項１乃至３の何れかに記載された半導体集積回路のレイアウト方法であって、
   更に、
   コンピュータが、前記ロジックセルに電源電圧を供給する電源配線、及び前記ロジックセルにグランド電圧を供給するグランド配線をレイアウトし、基準電圧配線データを生成するステップ、
   を具備し、
   前記レイアウトデータを生成するステップは、前記基準電圧配線データに基づいて、前記レイアウトデータを生成するステップを含んでいる
   半導体集積回路のレイアウト方法。
5. 請求項４に記載された半導体集積回路のレイアウト方法であって、
   前記基準電圧配線データを生成するステップは、前記電源配線及び前記グランド配線のそれぞれがメッシュ状になるように、前記電源配線及び前記グランド配線をレイアウトするステップを含んでいる
   半導体集積回路のレイアウト方法。
6. 請求項４又は５に記載された半導体集積回路のレイアウト方法であって、
   前記可変容量セルレイアウトデータを生成するステップは、
   前記可変容量セルとして、ゲート、グランド端子に接続されるバックゲート、ソース領域、及びドレイン領域を有するトランジスタをレイアウトするステップを含み、
   前記ゲートは、前記電源配線及び前記グランド配線の一方に接続され、
   前記バックゲートは、前記電源配線及び前記グランド配線の他方に接続され、
   前記ソース領域及び前記ドレイン領域は、前記制御配線に接続される
   半導体集積回路のレイアウト方法。
7. 請求項４又は５に記載された半導体集積回路のレイアウト方法であって、
   前記可変容量セルレイアウトデータを生成するステップは、
   前記可変容量セルとして、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタをレイアウトするステップと、
   前記制御配線として、第１制御配線及び第２制御配線をレイアウトするステップを含み、
   前記Ｐチャネル型トランジスタのゲート、及び前記Ｎチャネル型トランジスタのバックゲートは、前記グランド配線に接続され、
   前記Ｎチャネル型トランジスタのゲート、及び前記Ｐチャネル型トランジスタのバックゲートは、前記電源配線に接続され、
   前記Ｐチャネル型トランジスタのソース領域及びドレイン領域は、前記第１制御配線に接続され、
   前記Ｎチャネル型トランジスタのソース領域及びドレイン領域は、前記第２制御配線に接続される
   半導体集積回路のレイアウト方法。
8. 請求項１乃至７の何れかに記載された半導体集積回路のレイアウト方法であって、
   前記可変容量セルレイアウトデータを生成するステップは、
   前記複数の可変容量セルをレイアウトするステップと、
   前記複数の可変容量セルに結線されるように、前記制御配線をレイアウトするステップと、
   前記複数の可変容量セルの全てに前記制御配線が結線されたか否かを判定するステップと、
   前記複数の可変容量セルにおいて前記制御配線が結線されていないセルが存在した場合に、前記制御配線が結線されないセルを固定容量セルに変更するステップとを備えている
   半導体集積回路のレイアウト方法。
9. 請求項１乃至８の何れかに記載された半導体集積回路のレイアウト方法を、コンピュータに実行させるための、半導体集積回路のレイアウトプログラム。
10. 自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線のレイアウトをレイアウトし、ロジックセルレイアウトデータを生成する、ロジックセルレイアウト部と、
    前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線のレイアウトをレイアウトし、可変容量セルレイアウトデータを生成する、可変容量セルレイアウト部と、
    前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成する、レイアウトデータ生成部と、
    を具備し、
    前記可変容量セルレイアウト部は、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトする
    半導体集積回路のレイアウト装置。
11. 論理機能を実現する論理素子を含む、ロジック部と、
    前記ロジック部に接続される信号配線と、
    可変容量素子と、
    前記可変容量素子の容量を制御する制御配線と、
    を具備し、
    前記信号配線と前記制御配線とは、同一配線層内において単位長あたりの抵抗が同じである
    半導体集積回路。

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