JP2011034291A - 半導体集積回路の設計方法、設計プログラム、設計支援装置、及び半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路の設計ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路の設計方法は、回路情報２１に基づいてレイアウト対象回路４１、４２の消費電流量２１１を算出するステップと、電源配線２から電源供給可能な領域における単位面積当りの供給可能電流量２１２を算出するステップと、算出された消費電流量２１１に基づき、レイアウト対象回路４１、４２の単位面積当りの消費電流量が、供給可能電流量２１２以上となるように、対象回路のセルサイズ２１３を設定するステップとを具備する。
【選択図】図６

Description

本発明は、セルベース半導体集積回路のセルライブラリを生成する半導体集積回路の設計方法、設計プログラム、設計支援装置に関する。

セルベースＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は特定用途向け半導体集積回路（ＡＳＩＣ： Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をはじめ、高集積、高性能が要求されるマイクロプロセサやＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）等のＬＳＩに好適に利用されている。セルベースＩＣは、半導体メーカーが提供するセルライブラリを用いて、ユーザが設計する独自回路を組み合わせることにより設計される。セルライブラリには、基本回路を搭載したプリミティブセルから、ＣＰＵやメモリ等のマクロを搭載したマクロセルまで様々な種類や大きさのセルが用意される。このようなセルを配置配線ツールによってチップ上に配置・配線して回路設計を行うため、設計時間や設計コストを削減することができる。又、ＣＰＵ等のレイアウトをマクロセルとしてそのまま組み込むことができるため、システムＬＳＩの作成が容易となる。

セルベースＩＣのレイアウトは、セルライブラリを作成するセルレイアウトフェーズと、セルライブラリを用いてセルをチップ上に配置するチップレイアウトフェーズとを経て作成される。図１は、一般的なチップレイアウトフェーズにおけるレイアウト動作を示すフロー図である。チップレイアウトフェーズでは、予め用意されたセルライブラリ１００を用いて、予め電源配線が配置されたチップ上にセルが配置される（ステップＳ１０１）。これによりチップレイアウト情報１０１が生成される。例えば、図２に示すチップレイアウトが得られる。

図２は、半導体集積回路（チップ）のレイアウト構造の一例を示す平面図である。図２を参照して、半導体集積回路には、電源電圧ＶＤＤが供給され、列方向に延設される電源配線１と、電源配線１に接続され、行方向（Ｘ方向）に延設される電源配線２（電源電圧ＶＤＤ）と、電源配線２に並行に延設される電源配線３（接地電圧ＧＮＤ）が配置される。電源配線２は、行内の領域Ａに配置されたセル３０〜３２に対し電源電圧ＶＤＤを供給する。このようなレイアウト構造を示すチップレイアウト情報１０１が図示しない記憶装置に記録される。

次に、チップレイアウトに不具合がないかが検証される。通常、ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋｉｎｇ）、ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）、ＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋｉｎｇ）が行なわれる。ＥＲＣでは、例えば、電源配線が供給可能な電流量が、セルの消費電流量以上であるかが検証される。すなわち、電源配線から供給可能な単位面積当りの電流量と、セルの単位面積当りの消費電流量とが比較される（ステップＳ１０２）。ここで、セルの消費電流量が大きい場合（ステップＳ１０２Ｎｏ）、チップレイアウト工程（ステップＳ１０１）に移行し、チップレイアウトが修正される。

図２に示す一例において、セル３０、３１、３２の消費電流量をそれぞれＩｂ１、Ｉｂ２、Ｉｂ３とし、それぞれのセルサイズ（面積）をＳｂ１、Ｓｂ２、Ｓｂ３とする。又、電源配線２からの供給される電流量をＩａ、電源供給可能な領域Ａの面積をＳｖとする。本一例では、セル３０の単位面積当りの消費電流量Ｉｂ１／Ｓｂ１は、電源配線２からの単位面積当りの供給可能電流量Ｉａ／Ｓｖより小さく、セル３１、３２の単位面積当りの消費電流量Ｉｂ２／Ｓｂ２、Ｉｂ３／Ｓｂ３は、供給可能電流量Ｉａ／Ｓｖより大きい。この場合、セル３１、３２への電流供給能力を高めるようにレイアウト修正が行なわれる。例えば、図３に示すように、新たな電源配線５を配置されることで電源供給能力を高める。あるいは、上部配線６の下層に消費電流が大きいセル３２を配置し、コンタクト７を介して上部配線６から直接電源電圧ＶＤＤを供給する。これにより、消費電流の大きいセル３１、３２に対して必要な電流を供給することが可能となる。

チップレイアウトの修正により、半導体集積回路の電気的特性が所望の範囲内となると、チップレイアウトを確定し、チップレイアウトフェーズを終了する（ステップＳ１０２Ｙｅｓ）。

しかし、レイアウト修正において新たに電源配線５を追加する場合、チップ全体の配線リソースが悪化してしまう。又、セル３２を上層配線の近傍に配置するレイアウト修正を行なう場合、セル３２の位置は上層配線の位置の制約を受ける。これにより、セル３２と他のセル３０との信号配線の最適化（タイミングドリブンレイアウト）ができなくなる場合がある。

このような電源供給能力を変更する場合の問題を解決するため、配置したセルのサイズを変更することで電源配線から供給される電流量とセルの消費電流量を最適化する方法が、例えば、特開２００７−２５８２１５（特許文献１参照）や特開平３−１６１５５（特許文献２参照）に記載されている。

図４は、図２に示すチップレイアウトを特許文献１に記載の設計方法よってレイアウト修正した後のチップレイアウトの構造を示す平面図である。ステップＳ１０２において、セル３１、３２の単位面積当りの消費電流量が、電源配線から供給可能な単位面積当りの電流量より大きい場合、セル３１、３２のそれぞれにダミー領域３３、３４を挿入してセルサイズをＳｂ４、Ｓｂ５に拡張する。これによりセル３１、３２の単位面積当りの消費電流は、供給電流量Ｉａ／Ｓｖより小さいＩｂ２／Ｓｂ４、Ｉｂ３／Ｓｂ５となる。

特開２００７−２５８２１５ 特開平３−１６１５５

上述のように、従来技術では、チップレイアウトフェーズにおいて、電源配線から供給可能な電流量に応じてセルや電源配線の配置、あるいは、セルサイズを変更する必要がある。この場合、レイアウト修正に伴う信号配線の最適化や、セルの拡張に伴うセルの移動、配置可能箇所の探索等のため、設計ＴＡＴが増大してしまう。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明による半導体集積回路の設計方法は、回路情報（２１）に基づいてレイアウト対象回路（４１、４２）の消費電流（２１１）を算出するステップと、電源配線（２）から電源供給可能な領域における単位面積当りの供給可能電流量（２１２）を算出するステップと、算出された消費電流（２１１）に基づき、レイアウト対象回路（４１、４２）の単位面積当りの消費電流量が、供給可能電流量（２１２）以上となるように、対象回路のセルサイズ（２１３）を設定するステップとを具備する。

本発明ではセルレイアウトフェーズにおいて、セルの単位面積当りの消費電流量が電源配線から供給可能な電流量以下となるように、セル設計されている。このため、チップレイアウトフェーズにおいて、電源配線からセルに対して供給可能な電流量とセルの消費電流量の大きさを検証する必要がなくなる。すなわち、セルに対して安定的に電源供給可能かどうかをチップレイアウトフェーズにおいて検証する必要がなくなる。

本発明による半導体集積回路の設計方法は、コンピュータによって実行される設計プログラム（２５）によって実現される。

半導体集積回路の設計支援装置（１０）は、消費電流算出部（２０１）と、供給可能電流算出部（２０２）と、セルサイズ設定部（２０３）とを具備する。消費電流算出部（２０１）は、回路情報（２１）に基づいてレイアウト対象回路（４１、４２）の消費電流（２１１）を算出する。供給可能電流算出部（２０２）は、電源配線（２）から電源供給可能な領域における単位面積当りの供給可能電流量（２１２）を算出する。セルサイズ設定部（２０３）算出された消費電流（２１１）に基づき、レイアウト対象回路（４１、４２）の単位面積当りの消費電流量が、供給可能電流量（２１２）以上となるように、対象回路のセルサイズ（２１３）を設定する。

本発明による半導体集積回路は、電源配線（２）と、電源配線（２）から電源が供給される複数のセル（４１、４２）とを具備する。複数のセル（４１、４２）のそれぞれの単位面積当りの消費電流量は、電源配線（２）から電源供給可能な領域（Ａ）における単位面積当りの供給可能電流量以下である。又、複数のセル（４１、４２）は、論理領域に対応するセルサイズより大きいセルサイズで、デッドスペースが存在しない。

本発明によれば、半導体集積回路の設計ＴＡＴを短縮することができる。

又、半導体集積回路のチップレイアウトを簡易に行なうことができる。

図１は、一般的なチップレイアウトフェーズにおけるレイアウト動作を示すフロー図である。 図２は、半導体集積回路（チップ）のレイアウト構造の一例を示す平面図である。 図３は、従来技術による、レイアウト修正後の半導体集積回路（チップ）のレイアウト構造の一例を示す平面図である。 図４は、従来技術による、レイアウト修正後の半導体集積回路（チップ）のレイアウト構造の他の一例を示す平面図である。 図５は、本発明による半導体集積回路の設計支援装置の構成を示す図である。 図６は、本発明による設計プログラムの機能を示す機能ブロック図である。 図７は、本発明における半導体集積回路の設計動作を示すフロー図である。 図８は、チップレイアウト前の配線構造の一例を示す平面図である。 図９は、本発明によるチップレイアウト後のレイアウト構造の一例を示す平面図である。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。

（構成）
以下、添付図面を参照して、本発明による半導体集積回路の設計方法、設計プログラム、設計支援装置の実施の形態を説明する。本実施の形態では、セルベースＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を設計する半導体集積回路設計支援装置を一例に説明する。

（構成）
図５及び図６を参照して、本発明による半導体集積回路設計支援装置１０（以下、設計支援装置１０と称す）の実施の形態における構成を説明する。図５は、本発明による設計支援装置１０の実施の形態における構成図である。設計支援装置１０は、バス１６を介して相互に接続されるＣＰＵ１１、ＲＡＭ１２、記憶装置１３、入力装置１４、出力装置１５を具備する。記憶装置１３はハードディスクやメモリ等に例示される外部記憶装置である。又、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される半導体装置のレイアウト結果をユーザに対し視認可能に出力する。

記憶装置１３は、回路情報２１、電源配線情報２２、セルライブラリ２３、チップレイアウト情報２４、設計プログラム２５を格納する領域を有している。ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の設計プログラム２５を実行し、セルレイアウトやチップレイアウトを行なう。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。

回路情報２１は、セル（回路）を構成する素子の接続関係や種類、サイズ（素子数）等に関する素子情報と、当該回路を構成する素子のうちで、ダイオードやトランジスタなどの非線形能動素子の動作条件に関する情報（動作条件情報）を含む。素子情報は配線長や配線幅、抵抗値や容量値、あるいはトランジスタの駆動能力を含む。動作条件情報は、回路配線負荷、動作電圧（使用電圧）、動作周波数、動作率（動作Ｄｕｔｙ）等の情報を含む。

電源配線情報２２は、設計対象の半導体集積回路（チップ）上に配置された電源配線の位置情報を含む。例えば、図８に示すように電源配線１〜３が配置される場合、チップ上における電源配線１〜３の位置座標や、配線幅、電源配線１〜３に供給される電源電圧等が電源配線情報２２として記録される。又、電源配線２が電流を供給可能な領域Ａの座標又は面積が電源配線情報２２に含まれていても良い。更に、電源配線情報２２は、エレクトロマイグレーションやＩＲドロップを考慮した電源配線に対する制約条件情報が含まれていても良い。

セルライブラリ２３は、１つ又は複数の機能を有し、内部が既にレイアウト設計されたセル（機能セル）に関するデータ（以下セルデータと称す）の集合である。セルライブラリ２３には、ＮＡＮＤやフリップフロップなどの基本的回路を含むプリミティブセルから、デカップリング容量セル、ＭＩＭ容量セル、あるいはＲＡＭやＲＯＭ、ＣＰＵコア等の大規模回路を含むマクロセルに関するセルデータが登録される。又、セルデータは、セルを半導体チップ上に配置、配線するために利用されるＬＥＦ（Ｌｉｂｒａｒｙ Ｅｘｃｈａｎｇｅ Ｆｏｒｍａｔ）データである。セルデータは、セル内の配線や端子の位置等、セルの外形や外部からの配線の接続位置、配線禁止領域を指定するデータを含む。

チップレイアウト情報２４は、チップレイアウトフェーズにおいて設計された半導体チップ上のレイアウトに関する情報である。詳細には、チップレイアウト情報２４は、半導体チップに配置されたセルの位置、種類、大きさ等に関する例えばＧＤＳ（Ｇｒａｐｈｉｃ Ｄａｔａ Ｓｙｓｔｅｍ）形式の情報、セル間を接続する配線の位置及び大きさに関する情報を含む。

設計プログラム２５は、ＣＰＵ１１によって実行されることで、図６に示す消費電流算出部２０１、供給可能電流算出部２０２、セルサイズ設定部２０３、セルレイアウト部２０４、チップレイアウト部２０５の各機能を実現する。

図６を参照して、設計プログラム２５を実行することで実現される各機能について説明する。

消費電流算出部２０１は、回路情報２１に基づいて、セル設計の対象となる回路における消費電流量２１１を算出する。例えば、消費電流算出部２０１は、レイアウト対象回路の動作周波数、動作率、及び配線負荷等の動作条件や、回路構成とに基づいて対象回路の消費電流量２１１を計算する。消費電流量２１１の計算対象となる回路として、例えば動作周波数や駆動電流が所定の値より大きい回路が選択されることが好ましい。又、電源配線がリッチ（密）に配置されている場合、計算対象セルを選択するための閾値（駆動電流、動作周波数）は大きな値が設定される。この場合、より大きい駆動電流、又は高い動作周波数の回路が消費電流量２１１の計算対象回路として選択される。一方、電源配線がプア（粗）に配置されている場合、計算対象セルを選択するための閾値（駆動電流、動作周波数）は、リッチに配線される場合よりも大きな値が設定されることが好ましい。この場合、電源配線がリッチに配線されるときよりも小さい駆動電流、又は低い周波数の回路も消費電流量２１１の計算対象回路として選択される。

供給可能電流算出部２０２は、電源配線情報２２に基づいて、チップ上に配置された電源配線から電源供給可能な領域における単位面積当りの供給可能電流量（以下、供給可能電流量２１２と称す）を算出する。詳細には、電源配線情報２２から電源配線が供給可能な電流量と、電流を供給可能な領域の面積を求め、これらを用いて単位面積当りの供給可能電流量２１２を算出する。この際、供給可能電流算出部２０２は、エレクトロマイグレーションやＩＲドロップによる影響を考慮して供給可能電流量２１２を算出することが好ましい。

セルサイズ設定部２０３は、レイアウト対象回路のセルサイズ２１３を設定する。詳細には、セルサイズ設定部２０３は、消費電流量２１１の計算対象として選択されたセルのセルサイズ２１３を、供給可能電流量２１２に基づいて計算する。セルサイズ設定部２０３は、セルサイズ当りの消費電流量が、供給可能電流量２１２以下となるように、セルサイズ２１３を設定する。その他のセル（回路）のセルサイズ２１３については、従来と同様な方法で設定される。

セルレイアウト部２０４は、設定されたセルサイズ２１３、回路情報２１、及び図示しない設計ルール等を用いてセルのレイアウトを決める。セルのレイアウト方法は、設計対象の論理機能を実現する素子の寸法を求め、セルサイズ２１３に応じたセル枠内に無駄な領域（デッドスペース）が残らないように各素子の配置を行なう。この際、デッドスペースとなる領域が生じた場合、容量セル等を挿入することが好ましい。セルレイアウト部２０４において生成されたセルのレイアウトに関する情報は、セルデータとしてセルライブラリ２３に登録される。

チップレイアウト部２０５は、セルライブラリ２３や図示しないネットリストを用いてチップ上にセルや、セル間を接続する信号線を配置する。ここではセル間の総配線長の最短化や、配線遅延時間の最小化を目標としてセルの配置が行なわれる。又、ＤＲＣ、ＬＶＳ、ＥＲＣ及びこれらの検証結果に応じたレイアウト修正が行なわれる。ただし、本発明によるチップレイアウト部２０５は、上述したステップＳ１０２のセルの消費電流が電源配線の供給可能電流以下であるかどうかの検証は行なわれない。チップレイアウト部２０５によって決定したチップレイアウトに関する情報は、チップレイアウト情報２４として記憶装置１３に記録される。

以上のような構成により、本発明による本発明による設計支援装置１０は、セルレイアウトフェーズにおいて、電源配線の電流供給能力に応じてセルサイズを決定する。この処理は、駆動電流や動作周波数が大きいセル（回路）についてのみ行なわれ、他のセル（選択されないセル）については、従来と同様な方法で、セルサイズが決められる。電源配線の電流供給能力に応じてセルサイズが決められることで、チップレイアウトフェーズにおいて配置されるセルの消費電流は全て、電源配線の電流供給能力を超えることがない。このため、従来、行なわれていたセルの消費電流が電源配線の供給可能電流以下であるかどうかの検証を省略することができる。

図７から図９を参照して、本発明による半導体集積回路の設計動作の詳細を説明する。図７は、本発明における半導体集積回路の設計動作を示すフロー図である。図８は、チップレイアウト前の配線構造の一例を示す平面図である。図９は、本発明によるチップレイアウト後のレイアウト構造の一例を示す平面図である。ここでは、図８に示すようにチップ上に電源配線１〜３が配置されているものとする。詳細には、電源電圧ＶＤＤが供給され、列方向に延設される電源配線１と、電源配線１に接続され、行方向（Ｘ方向）に延設される電源配線２（電源電圧ＶＤＤ）と、電源配線２に並行に延設される電源配線３（接地電圧ＧＮＤ）がチップ上に配置される。又、セル４１、４２が消費電流量２１１の計算対象セル（セルサイズ設定対象セル）として選択されているものとする。

ここで、セルサイズ設定対象セルは、セル設計の段階でチップ内でのセルの消費電流を見積もることができるセルが選択される。具体的には、セルの使用条件（動作条件）が設計仕様で既に限定されており、且つ電源配線からの電流の供給に影響を及ぼす可能性の有るセル（高駆動セル、長配線で使用するセル等）が、セルサイズ設定対象セルとして選択される。例えば、駆動電流量や動作周波数等が所定の閾値より大きい回路がセルサイズ設定対象セルとして選択される。

図７を参照して、設計支援装置１０は、セルサイズ設定対象セル（回路）の消費電流量２１１を算出する（ステップＳ１１）。ここでは、セルサイズ設定対象セルの実運用に沿った条件（配線負荷、周波数、動作率等）で当該セルの消費電流量２１１が算出される。又、設計支援装置１０は、配置した電源配線２による単位面積当りに供給可能な電流（供給可能電流量２１２）を算出する（ステップＳ１２）。ここでは、エレクトロマイグレーションやＩＲドロップ等の制約に応じて、供給可能電流量２１２な電流が算出される。例えば、図８に示す電源供給が可能な領域Ａの面積Ｓｖと供給可能な電流量Ｉａから、単位面積当りの供給可能電流量２１２（Ｉａ／Ｓｖ）が算出される。ここで、電源供給が可能な領域Ａとは、セルが配置可能な領域のうち、電源配線２から電源が供給される領域を示す。例えば、図８に示すように、電源配線２が行方向（Ｘ方向）に延設されている場合、電源配線２に対しＹ方向上下２行の領域が電源供給可能な領域Ａとなる。

設計支援装置１０は、消費電流量２１１と供給可能電流量２１２を用いて対象回路（セル４１、４２）のセルサイズを設定する（ステップＳ１３）。ここで、セル３０、４１、４２の消費電流量２１１をそれぞれＩｂ１、Ｉｃ１、Ｉｃ２とし、電源配線２からの供給される電流量をＩａ、電源供給可能な領域Ａの面積をＳｖとする。ステップＳ１０３において、設計支援装置１０は、セル４１、４２の単位面積当りの消費電流量Ｉｃ１／Ｓｃ１、Ｉｃ２／Ｓｃ２が、供給可能電流量２１２（Ｉａ／Ｓｖ）より大きくなるように、セル４１、４２のセルサイズ２１３（面積：Ｓｃ１、Ｓｃ２）を設定する。

設計支援装置１０は、設定されたセルサイズ２１３（Ｓｃ１、Ｓｃ２）に応じてセル４１、４２のレイアウト設計を行なう（ステップＳ１４）。ここでは、セルサイズ２１３で規定されたセル枠内に論理回路がレイアウトされる。ステップＳ１４におけるセルレイアウト処理は、従来と同様な方法で行なわれる。すなわち、プロセスや動作条件に応じてゲートや拡散層のレイアウトが行なわれるとともに、セル内の配線リソースの最適化が行なわれる。又、設定されたセルサイズ２１３が論理領域に対応するサイズよりも大きい場合、論理領域以外の領域に容量セルを追加しても良い。

ステップＳ１１からＳ１４におけるセルレイアウト工程（ステップＳ１０）によって、各種回路（マクロセル、スタンダードセル、プリミティブセル等）のレイアウトが行なわれ、それぞれのセルデータがセルライブラリ２３に記録される。その他の回路（セル３０）のセルサイズは、従来と同様な方法で設定される。ここでは、セルサイズとしてＳｂ１が設定される。又、その他のセル３０についても従来と同様にセルレイアウトが行なわれる。尚、セル３０の単位面積当りの消費電流量（Ｉｂ１／Ｓｂ１）は、供給配線２から供給可能な単位面積当りの電流量（Ｉａ／Ｓｖ）以下であるため、上述のような消費電流に応じたセルサイズの設定を行なう必要はない。

設計支援装置１０は、予め用意されたセルライブラリ２３を用いて、ステップＳ１１〜Ｓ１４の処理を行ない、予め設定されたセルサイズを変更しても良い。この場合、消費電流に応じてセルサイズが設定される対象となるセル４１、４２のセルデータがセルライブラリ２３から選択される。そして、上述と同様にステップＳ１１〜Ｓ１３までの処理が行なわれることで、消費電流に応じたセルサイズ２１３が設定される。ステップＳ１４では、設定されたセルサイズ２１３となるように、セルレイアウト（セルデータ）が修正される。ここで、セルサイズの変更対象となるセルは、消費電流量や動作周波数の他、セルの単位面積当りの消費電流の大きさが閾値以上か否かに応じて選択されても良い。

設計支援装置１０は、セルレイアウトフェーズ（ステップＳ１０）において生成、又は修正されたセルライブラリ２３を用いて、チップレイアウトを行なう（ステップＳ１５）。ここでは、図９に示すようにチップ上にセル３０、４１、４２が配置される。チップレイアウト結果は、チップレイアウト情報２４として記録される。

従来技術では、チップレイアウト後、配線の電源供給能力が、配置セルの消費電流を超えるか否かを検証する必要がある。しかし、本発明では、チップ上に配置される全てのセルの単位面積当りの電流量は、配線からの供給可能電流量以下となるように、セルレイアウトフェーズの段階で設定されている。このため、本発明では、従来必要としていたセルに対する電流供給能力を検証することなくチップレイアウトを行なうことができる。又、本発明では、チップレイアウト後、消費電流が大きいセルの配置や大きさを変更したり、新たな電源供給源を追加するようなレイアウト修正が必要がない。このため、レイアウト修正にかかる時間や、レイアウト修正後に行なわれる電気的特性の検証時間が削減され、設計ＴＡＴが格段に短縮される。

又、セルレイアウトフェーズにおいて設定されたセルサイズを、チップレイアウトフェーズにおいて拡張する必要がない。図４で示す一例では、ダミー領域３３、３４を挿入してセルサイズを拡張するため、セルやチップ上に無駄な領域を追加することとなる。しかし、本発明では、セルレイアウトフェーズにおいて設定されたサイズ内で、論理領域をレイアウトし、論理領域以外の領域に容量セル等を追加することができる。このように本発明では、セル内の論理領域以外の領域を有効に利用できる。

更に、セルライブラリ２３内に用意されたセル３０、４１、４２の消費電流は、電源配線２の供給可能な電流量以下となっているため、電源配線２による電源供給可能領域Ａに対し、セル３０、４１、４２を自由に配置しても、セルに対する電源の供給を安定化することができる。このため、半導体集積回路のチップレイアウトが簡易に行なうことができる。

製造プロセスでは、チップレイアウト情報２４を用いてシリコン基板表面にマスクが形成され、エッチング等の処理を経て半導体集積回路が作製される。本発明では、電源供給能力に応じた消費電流密度のセルがチップ上に配置されている。すなわち、セルの論理領域に対応するセルサイズより大きいセルサイズでデッドスペースが存在しないセルを有する。このため、セルにおける消費電流密度が供給可能電流よりも小さくなり、セルに対して安定的に電源供給可能な半導体集積回路を製造することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。

２１：回路情報
２２：電源配線情報
２３：セルライブラリ
２４：チップレイアウト情報
２５：設計プログラム
１〜３：電源配線
３０〜３２、４１、４２：セル
２０１：消費電流算出部
２０２：供給可能電流算出部
２０３：セルサイズ設定部
２０４：セルレイアウト部
２０５：チップレイアウト部
２１１：消費電流量
２１２：供給可能電流量
２１３：セルサイズ

Claims (13)

1. 回路情報に基づいてレイアウト対象回路の消費電流を算出するステップと、
   電源配線から電源供給可能な領域における単位面積当りの供給可能電流量を算出するステップと、
   前記消費電流に基づき、前記レイアウト対象回路の単位面積当りの消費電流量が、前記供給可能電流量以上となるように、前記対象回路のセルサイズを設定するステップと
   を具備する
   半導体集積回路の設計方法。
2. 請求項１に記載の半導体集積回路の設計方法において、
   駆動電流が閾値よりも大きい回路を前記レイアウト対象回路として選択するステップを更に具備する
   半導体集積回路の設計方法。
3. 請求項１に記載の半導体集積回路の設計方法において、
   動作周波数が閾値よりも大きい回路を前記レイアウト対象回路として選択するステップを更に具備する
   半導体集積回路の設計方法。
4. 請求項１から３のいずれか１項に記載の半導体集積回路の設計方法において、
   前記設定されたセルサイズに応じて、前記レイアウト対象回路のセルをレイアウトするステップと、
   前記セルのレイアウト情報をセルライブラリに格納するステップと
   を更に具備する
   半導体集積回路の設計方法。
5. 請求項１から３のいずれか１項に記載の半導体集積回路の設計方法において、
   前記設定されたセルサイズに応じて、前記レイアウト対象回路のセルのレイアウトを変更するステップと、
   変更された前記セルのレイアウト情報をセルライブラリに格納するステップと
   を更に具備する
   半導体集積回路の設計方法。
6. 請求項４又は５に記載の半導体集積回路の設計方法において、
   前記セルをチップ上に配置して半導体集積回路のレイアウトを行なうステップと、
   前記半導体集積回路のレイアウト情報をチップレイアウト情報として記憶装置に格納するステップと
   を更に具備する
   半導体集積回路の設計方法。
7. 請求項１から６のいずれか１項に記載の半導体集積回路の設計方法をコンピュータに実行させる設計プログラム。
8. 請求項６に記載の半導体集積回路の設計方法によって生成された前記チップレイアウト情報に基づいたパタンのマスクを形成するステップと、
   前記マスクを利用して半導体集積回路を作製するステップと、
   を具備する
   半導体集積回路の製造方法。
9. 回路情報に基づいてレイアウト対象回路の消費電流を算出する消費電流算出部と、
   電源配線から電源供給可能な領域における単位面積当りの供給可能電流量を算出する供給可能電流算出部と、
   前記消費電流に基づき、前記レイアウト対象回路の単位面積当りの消費電流量が、前記供給可能電流量以上となるように、前記対象回路のセルサイズを設定するセルサイズ設定部と
   を具備する
   半導体集積回路の設計支援装置。
10. 請求項９に記載の半導体集積回路の設計支援装置において、
    前記設定されたセルサイズに応じて、前記レイアウト対象回路のセルをレイアウトしてレイアウト情報を生成するセルレイアウト部と、
    前記レイアウト情報を格納するセルライブラリと
    を更に具備する
    半導体集積回路の設計支援装置。
11. 請求項９に記載の半導体集積回路の設計支援装置において、
    前記設定されたセルサイズに応じて、前記レイアウト対象回路のセルのレイアウトを変更しレイアウト情報を生成するセルレイアウト部と、
    前記レイアウト情報を格納するセルライブラリと
    を更に具備する
    半導体集積回路の設計支援装置。
12. 請求項１０又は１１に記載の半導体集積回路の設計支援装置において、
    前記セルをチップ上に配置して半導体集積回路のレイアウトを行ないチップレイアウト情報を生成するチップレイアウト部と、
    前記チップレイアウト情報を格納する記憶装置と
    を更に具備する
    半導体集積回路の設計支援装置。
13. 電源配線と、
    前記電源配線から電源が供給される複数のセルと、
    を具備し、
    前記複数のセルのそれぞれの単位面積当りの消費電流量は、前記電源配線から電源供給可能な領域における単位面積当りの供給可能電流量以下であり、
    前記複数のセルは、論理領域に対応するセルサイズより大きいセルサイズで、デッドスペースが存在しないセルを有する
    半導体集積回路。

Images