JP5266826B2 - 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路の設計支援装置 - Google Patents

Description

本発明は、半導体集積回路のレイアウト設計を行うための設計方法、設計プログラム、及び設計支援装置に関する。

微細プロセスで高速動作するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の設計を行う場合、ＬＳＩの電源端子を結ぶ配線（電源ライン）に発生するノイズを考慮したレイアウトを設計することが重要である。この場合、キャパシタが持つ充放電機能を利用して電源ラインに発生するノイズを吸収するキャパシタセルを電源ラインに接続するように配置することは有効である。

ＬＳＩ設計では論理回路のレイアウトに基づき電源解析ツールを用いて電源ラインに発生するノイズを低減するのに必要なキャパシタ量が求められる。そして、必要容量分を満たすようにキャパシタセルがレイアウトツールによって挿入される。例えば、レイアウト設計フェーズにおいて、半導体集積回路に加えるキャパシタ量を決定する方法が、特開２００２−２８８２５３（特許文献１参照）に記載されている。特許文献１に記載の方法では、集積回路のレイアウト上のパワーグリッドが複数の領域に分割され、領域毎に必要なキャパシタ量が決定される。

キャパシタセルを配置する際、配置配線密度の高い領域では、キャパシタセル内の配線とＬＳＩの既配線が干渉することにより十分なキャパシタセルを配置できない場合がある。このような場合、設計完了後に配置配線密度を低くするようにＬＳＩのレイアウトを変更するなどの後戻りが生じたり、配置配線領域の周辺に余分なスペースを確保する等でチップサイズの増大を招く恐れがある。

このため、配置配線密度や配線構造を考慮してセルを配置することが求められる。特開２００６−４９７８２には、配線情報や配線構造に基づいて、エリアパッドセルや配線パタンセルを配置するレイアウト方法が記載されている（特許文献２参照）。これにより、セル境界部や内部配線部のピンやコンタクトによりセル同士及び他の配線パタンとの接続を確保しながらデザインルールを満たすようなレイアウトデザインを生成することができる。

又、配線パタンの異なるキャパシタセルを予め複数準備し、ＬＳＩの配線状況に応じてキャパシタセルを置きかえることで既配線との干渉を起こさないようにする手法が考えられる（例えば、特開２００５−２７６９７０（特許文献３）参照）。

しかし、これらの関連技術では、ＬＳＩの配線状況をある程度予測して、場合によっては同じ大きさで複数の配線パタンを持つセルなど、多くのキャパシタセルを事前に準備する必要がある。

特開２００２−２８８２５３ 特開２００６−４９７８２ 特開２００５−２７６９７０

本発明の目的は、多くの種類のキャパシタセルを準備せずに、ノイズ低減に必要な容量値に応じたキャパシタセルを半導体集積回路に配置することにある。

本発明による半導体集積回路の設計方法は、キャパシタセルにおける内部配線のレイアウト情報と、設計対象の半導体集積回路における信号配線のレイアウト情報とを参照してデザインルールチェック（ＤＲＣ）を行うステップと、ＤＲＣを行うステップにおいてエラーと判定された場合、内部配線のレイアウト情報を信号配線のレイアウト情報に統合するステップと、統合されたレイアウト情報から、内部配線におけるエラー箇所を削除するステップと、を具備する。

又、本発明による半導体集積回路の設計方法は、コンピュータによって実行される設計プログラムによって実現されることが好ましい。

本発明による半導体集積回路の設計支援装置は、ＤＲＣ部と、修正部とを具備する。ＤＲＣ部は、キャパシタセルにおける内部配線のレイアウト情報と、設計対象の半導体集積回路における信号配線のレイアウト情報とを参照してデザインルールチェック（ＤＲＣ）を行う。修正部は、ＤＲＣ部がエラーと判定した場合、内部配線のレイアウト情報を半導体集積回路における信号配線のレイアウト情報に統合する。又、修正部は、統合されたレイアウト情報から、内部配線におけるエラー箇所を削除する。

以上のように、本発明では、キャパシタセル内のレイアウトを半導体集積回路のレイアウトに統合してエラー箇所を削除するため、容量値を変更したキャパシタセルを多く用意することなく、半導体集積回路に容量を追加することができる。

本発明によれば、多くの種類のキャパシタセルを準備せずに、ノイズ低減に必要な容量を半導体集積回路に追加することができる。

以下、添付図面を参照して、本発明による半導体集積回路の設計方法の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。

図１から図１１、及び図１３を参照して、本発明による半導体集積回路の設計支援装置１０の実施の形態における構成を説明する。図１は、本発明による設計支援装置１０の実施の形態における構成図である。設計支援装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５とを具備する。記憶装置１３はハードディスクやメモリ等に例示される外部記憶装置である。又、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される半導体装置のレイアウト結果をユーザに対し視認可能に出力する。

記憶装置１３は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）レイアウト情報２０１、設計規則２０２、キャパシタセル情報２０３、物理ライブラリ情報２０４、設計プログラム１００を格納している。ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の設計プログラム１００を実行し、セルの配置処理やレイアウトの変更（修正）処理を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。

ＬＳＩレイアウト情報２０１は、レイアウトフェーズにおいて論理回路が配置されたＬＳＩのレイアウトを示す情報である。ＬＳＩレイアウト情報２０１は、図１３に示すようなＬＳＩ配線１（一般信号配線５０、電源配線５１、ＧＮＤ配線５２）の配線構造（例えばレイアウト座標）に関する情報や、ＬＳＩに配置されたマクロセルの配置構造（例えばセルの位置）に関する情報が含まれる。

設計規則２０２は、設計対象となる半導体集積回路（ＬＳＩ）に必要な容量値（キャパシタ量）と、それを計算するための情報である。

物理ライブラリ情報２０４は、キャパシタセル２のレイアウトに関する情報を含む。図２にキャパシタセル２のレイアウトの一例を示す。尚、簡単のため、ここでは、メタル層以外の構成要素については説明を割愛する。図２を参照して、キャパシタセル２は、セル内に配置されるトランジスタのゲート（図示なし）に接続されるＶＤＤ（電源）端子６１と、図示しないドレイン（拡散層）に接続されるＧＮＤ（接地）端子６２を有する。ＶＤＤ端子６１は同一層（ＸＹ平面）に設けられたメタル配線（内部配線６３）、及び図示しないコンタクトを介して、Ｚ方向下層に設けられたゲートに接続される。ＧＮＤ端子６２は同一層（ＸＹ平面）に設けられたメタル配線（内部配線６３）、及び図示しないコンタクトを介して、Ｚ方向下層に設けられたドレインに接続される。このような構成によりキャパシタセル２は、内部配線６３の幅や長さにより一意に決定される固定量の配線容量を有する。

本発明では、キャパシタセル２をＬＳＩに配置する際、キャパシタセル２内の内部配線を削除する場合がある。しかし、内部配線６３には、キャパシタセル２から削除されることで、キャパシタセルとしての機能（所定量以上の容量値）が失われてしまう内部配線６３ａがある。物理ライブラリ情報２０４には、このような内部配線６３ａを削除することを禁止することが規定される。又、キャパシタセル２は、削除された場合、容量値が削減されるが、所定量以上の容量値が確保される（キャパシタセルとしての機能は失われない）内部配線６３ｂを有しても良い。この場合、物理ライブラリ情報２０４には、どの配線が削除可能な内部配線６３ｂであるかを規定する情報が含まれる。

又、異なるセルサイズや容量値の複数のキャパシタセル２を含む物理ライブラリ情報２０４が用意されることが好ましい。例えば、図２に示すキャパシタセル２（Ｃ１）と異なるセルサイズや容量値のキャパシタセル２（Ｃ２、Ｃ３、Ｃ４）が用意される（図３参照）。本一例で示すキャパシタセル２の容量値は、Ｃ１、Ｃ２、Ｃ３、Ｃ４の順に減少する。又、削除可能な内部配線６３ｂの数は、Ｃ１、Ｃ２、Ｃ３の順で減少し、キャパシタセルＣ４は、削除可能な内部配線６３ｂを含まない。

物理ライブラリ情報２０４は、代替セル３のレイアウトに関する情報を更に含む。代替セル３は、内部配線６３を持たない他は対応するキャパシタセル２と同サイズ、同端子をもつセルである。代替セル３は、キャパシタセル２の設計が行われる際、当該キャパシタセル２に対応して作成されることが好ましい。図４は、図２に示すキャパシタセル２（Ｃ１）に対応して作成された代替セル３（Ｄ１）のレイアウトを示す図である。代替セル３（Ｄ１）のレイアウトは、キャパシタセル２（Ｃ１）のレイアウトから、内部配線６３を削除することで生成される。

代替セル３は、削除可能な内部配線６３ｂを有するキャパシタセル２に対応して用意される。すなわち、削除可能な内部配線６３ｂが設けられないキャパシタセル２（例えばキャパシタセル２（Ｃ４））に対応する代替セル３は用意されない。このため、本一例では、図４に示される代替セル３（Ｄ１）の他に、キャパシタセル２（Ｃ２、Ｃ３）に対応する代替セル３（Ｄ２、Ｄ３）が用意される（図５参照）。

キャパシタセル情報２０３は、キャパシタセル２のセルサイズや容量値、キャパシタセル２と代替セル３との対応関係を規定した情報を含む。図６は、キャパシタセル情報２０３に含まれる情報を示す図である。図６を参照して、キャパシタセル情報２０３には、用意されたキャパシタセル２毎のセルサイズ、対応する代替セル名が設定されている。例えば、キャパシタセル情報２０３には、キャパシタセル２（Ｃ１）に関して、セルサイズが“４”、対応する代替セル３が“Ｄ１”であることが設定される。

又、キャパシタセル情報２０３には、ＶＤＤ端子６１、ＧＮＤ端子６２に接続する内部配線毎に削除可能な上限値が設定されている。上限値についてはキャパシタセルの設計時（物理ライブラリ情報２０４作成時）に、キャパシタセル自身の周波数特性（充放電に必要な時間）の影響や、ＶＤＤ端子６１、ＧＮＤ端子６２に繋がらない内部配線（浮き配線）がないようにするなどの観点で決定される。図６を参照して、例えば、キャパシタセル情報２０３には、キャパシタセル２（Ｃ１）に関して、ＶＤＤ端子６１に接続する内部配線６３ｂのうちで削除可能な上限数が“２”、ＧＮＤ端子６２に接続する内部配線６３ｂのうちで削除可能な上限数が“１”であることが設定される。

更に、キャパシタセル情報２０３には、キャパシタセル２から内部配線６３ｂを削除した時の容量値が削除配線数毎に設定されている。例えば、キャパシタセル２（Ｃ１）から内部配線６３ｂを削除しない場合は４０［ｐＦ］、内部配線６３ｂを１本削除で３８［ｐＦ］、２本削除で３６［ｐＦ］、３本削除で３４［ｐＦ］となることがキャパシタセル情報２０３に記録されている。

設計プログラム１００は、ＣＰＵ１１によって実行されることで、図７に示すキャパシタ量算出部１０１、図８に示す仮配置部１０２、ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）部１０３、修正部１０４、容量判定部１０５の各機能を実現する。図７を参照して、キャパシタ量算出部１０１は、ＬＳＩレイアウト情報２０１と設計規則２０２とを参照して、設計対象のＬＳＩのノイズ低減に必要な容量値（キャパシタ量２０５）を算出する。キャパシタ量２０５の算出方法は、特許文献１などの公知例に示される技術を用いることにより、ＬＳＩ内を縦横に通過する電源配線の間隔（パワー・グリッド）等によって決められた領域毎にノイズ低減に必要な容量値（キャパシタ量２０５）が計算される。

図８を参照して、仮配置部１０２は、キャパシタセル情報２０３、ＤＲＣ結果２０７、及び容量判定結果２０９に基づいて、物理ライブラリ情報２０４内からキャパシタセル２を選択してＬＳＩ上に仮配置する。図９は、仮配置部１０２の機能を示す機能ブロック図である。図９を参照して、仮配置部１０２は、キャパシタセル選択部２１、空き領域検索部２２、キャパシタセル仮配置部２３を備える。キャパシタセル選択部２１は、キャパシタセル情報２０３を参照して、セルサイズ（セル容量）の大きい順にキャパシタセル２を選択する。空き領域検索部２２は、ＬＳＩレイアウト情報２０１を参照して、ＬＳＩ上において、キャパシタセル選択部２１によって選択されたキャパシタセル２が配置可能な空き領域５３を検索する。この際、空き領域５３がＬＳＩ上にない場合、キャパシタセル選択部２１は、次にセルサイズの大きなキャパシタセル２を選択する。一方、キャパシタセル２が配置可能な空き領域５３が検索された場合、キャパシタセル仮配置部２３は、選択されたキャパシタセル２を検索された空き領域５３に仮配置する。この際、キャパシタセル仮配置部２３は、ＬＳＩレイアウト情報２０１と、物理ライブラリ情報２０４から抽出したキャパシタセル２のレイアウト情報を用いて仮配置を行う。キャパシタセル２が仮配置されたＬＳＩのレイアウト情報は、仮配置後レイアウト情報２０６として仮配置部１０２から出力される。

空き領域検索部２２は、入力されるＤＲＣ結果２０７が、削除不可能な内部配線６３ａにＤＲＣエラーがあることを示す場合や、削除可能な配線数が規定値以上であることを示す場合、キャパシタセル２が配置可能な他の空き領域を検索する。あるいは、容量判定結果２０９が、挿入したキャパシタセル２による容量値がノイズ低減に必要な容量値を満たしていないことを示す場合、空き領域検索部２２は、キャパシタセル２が配置可能な他の空き領域を検索する。

ＤＲＣ部１０３は、仮配置部１０２によって仮配置されたキャパシタセル２内の端子や内部配線６３がＬＳＩ内の一般信号配線５０等とショートや、スペーシングエラー（最小間隔違反）などのＤＲＣエラーを起こしていないかを調査する。又、ＤＲＣエラーを起こしている場合、ＤＲＣ部１０３は、さらに内部配線６３が削除可能であるかどうかを判定する。図１０は、ＤＲＣ部１０３の機能を示す機能ブロック図である。図１０を参照して、ＤＲＣ部１０３は、ＤＲＣ部３１、削除可否判定部３２、削除数判定部３３を備える。ＤＲＣ部３１は、仮配置後レイアウト情報２０６を参照して、ＶＤＤ端子６１、ＧＮＤ端子６２、内部配線６３と、これらと同一配線層に設けられた一般信号配線５０との交差や離隔距離に対してＤＲＣ（デザインルールチェック）を行う。削除可否判定部３２は、ＤＲＣエラー箇所を示す情報と物理ライブラリ情報２０４とに基づいてＤＲＣエラーを起こしている内部配線が、削除可能か否かを判定する。又、削除数判定部３３は、ＤＲＣエラー箇所を示す情報とキャパシタセル情報２０３とに基づいて、ＤＲＣエラーを起こしている数とキャパシタセル情報２０３で規定された削除可能数とを比較して、削除する内部配線の数を決定する。ＤＲＣ部１０３は、ＤＲＣエラーか否かを示す情報、内部配線の削除可否を示す情報、及び、内部配線が削除可能な場合にはその削除数を示す情報をＤＲＣ結果１０７として出力する。

修正部１０４は、ＤＲＣ結果１０７に基づいたセルを空き領域５３に配置し、必要に応じてＬＳＩのレイアウトを修正する。図１１は、修正部１０４の機能を示す機能ブロック図である。図１１を参照して、修正部１０４は、キャパシタセル配置部４１、代替セル配置部４２、レイアウト修正部４３を備える。修正部１０４は、ＤＲＣエラーが検出されないことを示すＤＲＣ結果２０７に応じて、仮配置されたキャパシタセル２を空き領域５３に配置してＬＳＩレイアウト情報２０１を更新する。代替セル配置部４２は、ＤＲＣエラーが検出され、削除可能な配線数が規定数以下であることを示すＤＲＣ結果２０７に応じて、キャパシタセル２に対応する代替セル３を物理ライブラリ情報２０４から抽出し、空き領域５３に配置する。レイアウト修正部４３は、ＤＲＣエラーが検出され、削除可能な配線数が規定数以下であることを示すＤＲＣ結果２０７に応じて、キャパシタセル２の内部配線６３をＬＳＩレイアウト情報２０１に統合（マージ）する。又、レイアウト修正部４３は、代替セル３の配置後、ＤＲＣエラー箇所となる内部配線６３ｂに対応する配線成分を削除し、ＬＳＩレイアウト情報２０１を更新する。修正部１０４は、レイアウト修正、あるいはキャパシタセル２の追加によって更新されたＬＳＩレイアウト情報２０１を配置後レイアウト情報２０８として出力する。

容量判定部１０５は、配置後レイアウト情報２０８を参照して、追加されたキャパシタセル２及び修正されたレイアウトによるキャパシタ量を合計した追加キャパシタ量が、予め算出されたノイズの低減に必要なキャパシタ量２０５より大きいかを判定する。容量判定部１０５は、追加キャパシタ量がキャパシタ量２０５を満たすか否かを示す容量判定結果２０９を出力する。

尚、ＬＳＩレイアウト情報２０１、設計規則２０２、キャパシタセル情報２０３、物理ライブラリ情報２０４、キャパシタ量２０５、仮配置後レイアウト情報２０６、ＤＲＣ結果２０７、配置後レイアウト情報２０８、容量判定結果２０９のそれぞれは、出力装置１５から視認可能に出力されることが好ましい。設計者（ユーザ）は、出力装置１５から出力（表示）される各種情報によって、設計の指標を得ることができる。

（動作）
次に、図１２から図１８を参照して、本発明による設計支援装置１０の動作の詳細を説明する。図１２は、本発明による設計支援装置１０の動作を示すフロー図である。図１３から図１８は、図１２に示すフローの各段階におけるＬＳＩレイアウト修正に係る状態遷移を示す概念図である。以下では、レイアウト設計後のＬＳＩにノイズ低減に必要な所定量の容量を追加する動作について説明する。ここでは、設計支援装置１０によって、予めノイズ低減に必要な容量値であるキャパシタ量２０５が算出されているものとする。

先ず、配線設計後のＬＳＩ配線１のＬＳＩレイアウト情報２０１、キャパシタセル情報２０３、物理ライブラリ情報２０４が入力されると、仮配置部１０２は、キャパシタセル情報２０３に基づき、未選択のキャパシタセル２の中で最もセルサイズの大きなキャパシタセル２を選択する（ステップＳ１０１、Ｓ１０２）。上述のキャパシタセル２（Ｃ１、Ｃ２、Ｃ３、Ｃ４）が用意されている場合、セルサイズの大きいキャパシタセル２（Ｃ１）が最初に選択される。

次に、仮配置部１０２は、ＬＳＩレイアウト情報２０１を参照し、選択したキャパシタセル２が配置可能な空き領域５３を検索する（ステップＳ１０３）。この際、キャパシタセル２を配置可能な空き領域５３が発見されない場合、ステップＳ１０１に移行する（ステップＳ１０４Ｎｏ）。キャパシタセル情報２０３に未選択のキャパシタセル２に関する情報が記録されている場合（ステップＳ１０１Ｎｏ）、仮配置部１０２は、次にセルサイズの大きなキャパシタセル２を選択する（ステップＳ１０２）。例えば、キャパシタセル２（Ｃ１）が選択済みで、キャパシタセル２（Ｃ２、Ｃ３、Ｃ４）が未選択である場合、次にセルサイズの大きいキャパシタセル２（Ｃ２）が選択される。一方、キャパシタセル情報２０３に記録された全てのキャパシタセルが選択済みである場合、ＬＳＩに対する容量追加処理を終了する（ステップＳ１０１Ｙｅｓ）。

ステップＳ１０３において、空き領域５３が検索された場合（ステップＳ１０４Ｙｅｓ）、仮配置部１０２は、選択したキャパシタセル２を図１４に示すように仮配置する（ステップＳ１０５）。

ＤＲＣ部１０３は、ＬＳＩレイアウト情報２０１と物理ライブラリ情報２０４とを参照してＤＲＣを行い、仮配置されたキャパシタセル２の内部配線６３が、一般信号線５０に対して接触、あるいは最小間隔違反を起こしていないかを調査する（ステップＳ１０６）。ステップＳ１０６のＤＲＣにおいて、ＤＲＣエラーが検出されない場合（ステップＳ１０７Ｎｏ）、修正部１０４は、仮配置したキャパシタセル２を空き領域５３に配置し、ＬＳＩのレイアウトを変更する（ステップＳ１０８）。

一方、ステップＳ１０６のＤＲＣにおいて、ＤＲＣエラーが検出された場合、ＤＲＣ部１０３は、ＤＲＣエラー箇所となる内部配線が削除可能か判定する（ステップＳ１０９、Ｓ１１０）。ここで、ＤＲＣエラーの一例を説明する。図１３を参照して、空き領域５３における一般信号線５０は、ＶＤＤ配線５１及びＧＮＤ配線５２と同一層（ＸＹ面）に設けられた信号線５０ｂと、ＶＤＤ配線５１及びＧＮＤ配線５２のＺ軸方向上層に設けられた信号線５０ａとを備える。信号線５０ａと信号線５０ｂとは、図示しないＶＩＡによって接続されている。図１５を参照して、仮配置されたキャパシタセル２の内部配線６３は、ＶＤＤ配線５１、ＧＮＤ配線５２、及び信号線５０ｂと同一層（ＸＹ面）となる。このため、図１５に示す仮配置の一例では、内部配線６３ｂと信号線５０ｂがショートしているため、ＤＲＣ部１０３は、当該ショート箇所をＤＲＣエラー箇所として検出する。

ＤＲＣ部１０３は、ＤＲＣエラーを検出すると（ステップＳ１０７Ｙｅｓ）、ＤＲＣエラーの発生箇所（例えばショート箇所）を有する内部配線の削除可否を判定する（ステップＳ１０９）。この際、ＤＲＣ部１０３は、物理ライブラリ情報２０４を参照して、ＤＲＣエラーとして検出された内部配線６３が削除可能かを判定する。図１５に示す一例では、ＤＲＣエラー箇所が、削除可能に設定された内部配線６３ｂであるので、削除可能と判定する（ステップＳ１０９Ｙｅｓ）。

ＤＲＣエラー箇所が削除可能であると判定した場合、ＤＲＣ部１０３は、ＤＲＣエラー箇所を有する内部配線６３ｂの数を計数し、その数が、キャパシタセル情報２０３に規定された削除上限数を満たしているかを判定する（ステップＳ１１０）。図１５に示す一例では、仮配置されたキャパシタセル２（Ｃ１）においてＶＤＤ端子６１に接続された内部配線６３ｂのうち１本が信号配線５０ｂにショートしている。又、図６に示すキャパシタセル情報２０３を参照すると、キャパシタセル２（Ｃ１）における削除可能上限数は、ＶＤＤ端子６１側で２本である。ＤＲＣ部１０３は、ＤＲＣエラー箇所を有する内部配線６３ｂの数“１”が削除可能上限数“２”より小さいため、ＤＲＣエラーとなる内部配線６３ｂを削除することを決定する。この場合、ＤＲＣ部１０３は、削除する内部配線６３ｂを指定する情報、及びその削除数をＤＲＣ結果２０７として出力する。

一方、ステップＳ１０９又はＳ１１０の処理において、ＤＲＣエラーとなる内部配線が削除不可能であると判定された場合、仮配置部１０２は、ＬＳＩの他の領域内を検索して、キャパシタセル２が配置可能な他の空き領域５３を検索する（ステップＳ１０３）。

ステップＳ１０９及びＳ１１０の処理において、内部配線６３ｂの削除が決定されると、修正部１０４は、図１６に示すように仮配置されたキャパシタセル２の内部配線６３をＬＳＩ配線１に統合（マージ）し、ＬＳＩレイアウト情報２０１を更新する（ステップＳ１１１）。例えば、修正部１０４は、内部配線６３をＬＳＩ内のＶＤＤ配線５１、ＧＮＤ配線５２として複製してＬＳＩ配線１に追加することで、ＬＳＩレイアウト情報２０１を更新する。これにより、内部配線６３は、ＶＤＤ配線５１又はＧＮＤ配線５２の一部となる。

内部配線６３の統合によりＬＳＩレイアウト情報２０１が更新されると、修正部１０４は、図１７に示すように、仮配置されたキャパシタセル２に対応する代替セル３を、当該キャパシタセル２に替えて配置する（ステップＳ１１２）。この際、代替セル３は、ステップＳ１１１の処理において統合された内部配線６３が設けられた領域（空き領域５３）上に配置される。

代替セル３が配置されると、修正部１０４は内部配線６３が統合されたＬＳＩ配線１から、ＤＲＣエラーを起こしている内部配線６３ｂを削除してＬＳＩレイアウト情報２０１を更新する（ステップＳ１１３）。例えば、図１８に示すように、ステップＳ１１１において修正されたＬＳＩ配線１におけるＶＤＤ配線５１、ＧＮＤ配線５２から、ＤＲＣエラー箇所が検出された内部配線６３に対応する成分が削除される。

ステップＳ１０８又はステップＳ１１３においてＬＳＩレイアウト情報２０１が更新されると、容量判定部１０５は、キャパシタセル２又は代替セル３が配置された空き領域５３における容量値を加算する（ステップＳ１１４）。加算される容量値は、ステップＳ１０１からステップＳ１１５の処理を繰り返すことで修正されたレイアウトによって決定する。ステップＳ１０８においてキャパシタセル２が配置される場合、キャパシタセル２の容量値が加算される。例えば、キャパシタセル２（Ｃ１）が配置された場合、削除された配線成分は０であるため、図６に示すように加算される容量値は４０［ｐＦ］となる。同様にキャパシタセル２（Ｃ２）が配置された場合は、３０［ｐＦ］が加算される。又、ステップＳ１１２において代替セル３が配置される場合、ステップＳ１１３において削除された配線数によって加算される容量値が決まる。例えば、代替セル３（Ｄ１）が配置され、ステップＳ１１３において１本の配線成分が削除された場合、図６に示すように加算される容量値は３８［ｐＦ］となる。同様に、代替セル３（Ｄ２）が配置され、２本削除された場合は、２６［ｐＦ］が加算される。

尚、本一例では、ステップＳ１１４において加算される容量値を、配置する代替セル３、及び削除されるセル内部配線６３ｂに対応する配線成分数に応じて求めているが、これに限らない。前述したようにキャパシタセル２内の配線容量は、その配線の幅、長さにより一意に決定される。このため、加算される容量値を、以下の式で求めても良い。すなわち、
加算される容量値＝（削除成分数を０としたときのキャパシタセル２の容量値）−（削除される内部配線６３ｂに対応する配線成分の総面積×単位面積あたりの配線容量値）
ただし、単位面積あたりの配線容量値は定数値として物理ライブラリ情報２０４から取得される。

容量判定部１０５は、予め算出されたキャパシタ量２０５とステップＳ１１４で算出した総容量値（追加キャパシタ量）とを比較して、追加キャパシタ量がＬＳＩにおけるノイズ低減に必要な総容量を満足したかどうかを判定する（ステップＳ１１５）。ステップＳ１１５において、追加キャパシタ量がキャパシタ量２０５に満たない場合、ステップＳ１０３に移行し、他の空き領域の検索が行われる。一方、ステップＳ１１５において、追加キャパシタ量がキャパシタ量２０５以上である場合、ＬＳＩに対する容量追加処理を終了する。

本発明による設計支援装置１０は、追加する総容量値（追加キャパシタ量）が、ノイズ低減に必要な容量値（キャパシタ量２０５）を越えるまで、上述のステップＳ１０１からステップＳ１１５の処理を繰り返す。これにより、ノイズ低減に必要な容量をＬＳＩに追加することができる。又、本発明によれば、数多くのキャパシタセルを用意せずとも、ＬＳＩに配置済みの配線による制約を回避して容量を追加することができる。例えば、従来技術では、ＬＳＩ上に配置済みの信号配線との接触を避けるために複数種のレイアウトのキャパシタセルを用意する必要があった。本発明によれば、既存の信号線と接触した配線を削除してキャパシタセルを配置するため、配置場所や設計規則（デザインルール）に応じてレイアウトが変更された多くのキャパシタセルを用意する必要がない。

又、本発明による設計支援装置１０は、セルサイズ（容量値）を変更した複数のキャパシタセル２を用意し、それぞれが配置可能な空き領域５３を検索して配置している。このため、用意したキャパシタセル２を無駄なくＬＳＩの空き領域に配置することができ、効率的に容量をＬＳＩに追加することができる。更に、本発明では、追加した総容量（追加キャパシタ）と、必要となる容量値（キャパシタ量２０５）とを比較しながら、キャパシタセル２の追加が行われる。これにより、ＬＳＩにおけるノイズの低減に必要な容量を追加することができる。

本発明によるキャパシタセル２のそれぞれには、削除可能な内部配線６３ｂと、その配線数が規定されている。すなわち、キャパシタセル２や代替セル３のセルサイズに応じた容量値の最低値が設定される。このため、追加するキャパシタセル２や代替セル３のセルサイズに応じた容量が保障される。例えば、削除可能な配線数が設定されていない場合、大きなセルサイズのキャパシタセル２を配置しても追加する容量が少ない、もしくは追加する容量がなくなる恐れがある。しかし、本発明では、キャパシタセル２又は代替セル３毎に、追加可能な容量値の最低値が設定されているため、大きなサイズのキャパシタセル２又は代替セル３が配置可能であるが、追加する容量値が小さくなる場合には、小さなサイズのキャパシタセル２又は代替セル３が配置され得る。このため、空き領域５３に効率良く容量を追加することができる。

以上のように、本発明によれば、従来手法より多くの容量を挿入することが可能となり、容量の不足による設計後戻りやチップサイズの増大を防ぐことができる。又、予めキャパシタセルの種類を多く準備しなくともノイズ低減のために必要な容量をＬＳＩに追加することができる。

以上、本発明の実施例を詳述してきたが、具体的な構成は上記実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。

図１は、本発明による設計支援装置の実施の形態における構成を示す図である。 図２は、本発明によるキャパシタセルのレイアウトの一例を示す平面図である。 図３は、本発明によるキャパシタセルのレイアウトの一例を示す平面図である。 図４は、本発明による代替セルのレイアウトの一例を示す平面図である。 図５は、本発明による代替セルのレイアウトの一例を示す平面図である。 図６は、本発明によるキャパシタセル情報に含まれる情報を示す図である。 図７は、キャパシタ量を算出する場合の設計支援装置の構成を示す図である。 図８は、容量を追加する場合の設計支援装置の構成を示す図である。 図９は、本発明に係る仮配置部の構成を示す機能ブロック図である。 図１０は、本発明に係るＤＲＣ部の構成を示す機能ブロック図である。 図１１は、本発明に係る修正部の構成を示す機能ブロック図である。 図１２は、本発明による設計支援装置の実施の形態における動作を示すフロー図である。 図１３は、本発明に係るＬＳＩ配線のレイアウト構造の一例と、空き領域の一例を示す概念図である。 図１４は、空き領域にキャパシタセルを配置する一例を示す概念図である。 図１５は、ＤＲＣエラーの一例を示す概念図である。 図１６は、内部配線のＬＳＩ配線への統合の一例を示す概念図である。 図１７は、代替セルを配置する一例を示す概念図である。 図１８は、容量を追加されたレイアウト修正後のＬＳＩ配線の一例を示す概念図である。

符号の説明

１０：設計支援装置
１１：ＣＰＵ
１２：ＲＡＭ
１３：記憶装置
１４：入力装置
１５：出力装置
１００：設計プログラム
１０１：キャパシタ量算出部
１０２：仮配置部
１０３：ＤＲＣ部
１０４：修正部
１０５：容量判定部
２０１：ＬＳＩレイアウト情報
２０２：設計規則
２０３：キャパシタセル情報
２０４：物理ライブラリ情報
２０５：キャパシタ量

Claims (13)

1. コンピュータによって実行される半導体集積回路の設計方法において、
   削除可能な内部配線を有するキャパシタセルを仮配置するステップと、
   前記キャパシタセルにおける内部配線のレイアウト情報と、前記半導体集積回路における信号配線のレイアウト情報とを参照してデザインルールチェック（ＤＲＣ）を行うステップと、
   前記ＤＲＣを行うステップにおいてエラーと判定された場合、
   前記内部配線のレイアウト情報を前記信号配線のレイアウト情報に統合するステップと、
   前記統合されたレイアウト情報から、前記内部配線におけるエラー箇所を削除するステップと、
   を具備する
   半導体集積回路の設計方法。
2. 請求項１に記載の半導体集積回路の設計方法において、
   前記内部配線は、前記キャパシタセルにおける電源端子及びＧＮＤ端子に接続され、
   前記キャパシタセルから前記内部配線が削除された代替セルを用意するステップを更に具備し、
   前記統合ステップは、
   前記キャパシタセルの内部配線のレイアウト情報を前記キャパシタセルが仮配置された領域における信号線のレイアウト情報に統合するステップと、
   を備え、
   前記エラー箇所を削除するステップは、
   前記仮配置されたキャパシタセルを前記代替セルに置換するステップと、
   前記代替セルが配置された領域におけるレイアウト情報から前記エラー箇所に対応するレイアウト情報を削除するステップと、
   を備える
   半導体集積回路の設計方法。
3. 請求項１に記載の半導体集積回路の設計方法において、
   前記キャパシタセルにおいて削除可能な内部配線を規定したセル情報を用意するステップと、
   前記ＤＲＣを行うステップにおいてエラーと判定された場合、前記セル情報を参照して前記エラー箇所の削除可否を判定するステップと、
   を更に具備する
   半導体集積回路の設計方法。
4. 請求項３に記載の半導体集積回路の設計方法において、
   前記セル情報には、前記キャパシタセルにおいて削除可能な内部配線数が規定され、
   前記削除可否判定において削除可能と判定された内部配線数と、前記セル情報に規定された削除可能な内部配線数とを比較して、前記エラー箇所の削除数を決定する
   半導体集積回路の設計方法。
5. 請求項１から４のいずれか１項に記載の半導体集積回路の設計方法において、
   前記ＤＲＣステップにおいてエラーなしと判定された場合、前記キャパシタセルを前記ＤＲＣを行った領域に配置するステップを更に具備する
   半導体集積回路の設計方法。
6. 請求項１から５のいずれか１項に記載の半導体集積回路の設計方法において、
   前記半導体集積回路に追加された容量値を加算するステップと、
   前記加算された容量値と、予め設定された所定の容量値とを比較するステップと、
   を具備し、
   前記加算された容量値が前記所定の容量値を越えるまで、前記半導体集積回路に容量を追加する
   半導体集積回路の設計方法。
7. 請求項１から６のいずれか１項に記載の半導体集積回路の設計方法をコンピュータに実行させる設計プログラム。
8. 削除可能な内部配線を有するキャパシタセルを仮配置する仮配置部と、
   前記キャパシタセルにおける内部配線のレイアウト情報と、設計対象の半導体集積回路における信号配線のレイアウト情報とを参照してデザインルールチェック（ＤＲＣ）を行うＤＲＣ部と、
   前記ＤＲＣ部がエラーと判定した場合、前記内部配線のレイアウト情報を前記信号配線のレイアウト情報に統合する修正部と、
   を具備し、
   前記修正部は、前記統合されたレイアウト情報から、前記内部配線におけるエラー箇所を削除する
   半導体集積回路の設計支援装置。
9. 請求項８に記載の半導体集積回路の設計支援装置において、
   前記内部配線は、前記キャパシタセルにおける電源端子及びＧＮＤ端子に接続され、
   前記キャパシタセルから前記内部配線が削除された代替セルに関するレイアウト情報が記録される記憶装置と、
   を更に具備し、
   前記修正部は、
   前記キャパシタセルの内部配線のレイアウト情報を前記キャパシタセルが仮配置された領域における信号線のレイアウト情報に統合するレイアウト修正部と、
   前記仮配置されたキャパシタセルを前記代替セルに置換する代替セル配置部と、
   を備え、
   前記レイアウト修正部は、前記代替セルが配置された領域におけるレイアウト情報から前記エラー箇所に対応するレイアウト情報を削除する
   半導体集積回路の設計支援装置。
10. 請求項８に記載の半導体集積回路の設計支援装置において、
    前記キャパシタセルにおいて削除可能な内部配線を規定したセル情報が記録される記憶装置と、
    前記ＤＲＣ部において、エラーと判定した場合、前記セル情報を参照して前記エラー箇所の削除可否を判定する削除可否判定部と
    を更に具備する
    半導体集積回路の設計支援装置。
11. 請求項１０に記載の半導体集積回路の設計支援装置において、
    前記セル情報には、前記キャパシタセルにおいて削除可能な内部配線数が規定され、
    前記削除可否判定において削除可能と判定された内部配線数と、前記セル情報に規定された削除可能な内部配線数とを比較して、前記エラー箇所の削除数を決定する削除数判定部を更に具備する
    半導体集積回路の設計支援装置。
12. 請求項８から１１のいずれか１項に記載の半導体集積回路の設計支援装置において、
    前記ＤＲＣ部においてエラーなしと判定された場合、前記キャパシタセルを、前記ＤＲＣを行った領域に配置するキャパシタセル配置部を更に具備する
    半導体集積回路の設計支援装置。
13. 請求項８から１２のいずれか１項に記載の半導体集積回路の設計支援装置において、
    前記半導体集積回路に追加された容量値を加算し、前記加算された容量値と、予め設定された所定の容量値とを比較する容量判定部を更に具備し、
    前記修正部は、前記加算された容量値が前記所定の容量値を越えるまで、前記半導体集積回路に容量を追加する
    半導体集積回路の設計支援装置。

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