JP2007258215A - セル配置プログラム、セル配置装置、及びセル配置方法 - Google Patents

セル配置プログラム、セル配置装置、及びセル配置方法 Download PDF

Info

Publication number
JP2007258215A
JP2007258215A JP2006076777A JP2006076777A JP2007258215A JP 2007258215 A JP2007258215 A JP 2007258215A JP 2006076777 A JP2006076777 A JP 2006076777A JP 2006076777 A JP2006076777 A JP 2006076777A JP 2007258215 A JP2007258215 A JP 2007258215A
Authority
JP
Japan
Prior art keywords
cell
current
cells
amount
target cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006076777A
Other languages
English (en)
Inventor
Tetsuya Anazawa
哲哉 穴沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006076777A priority Critical patent/JP2007258215A/ja
Priority to US11/444,399 priority patent/US7539964B2/en
Publication of JP2007258215A publication Critical patent/JP2007258215A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/392Floor-planning or layout, e.g. partitioning or placement

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】本発明は、TATを増大させることなく、許容電流量を超過することのないセル配置を実現するセル配置方法を提供することを目的とする。
【解決手段】セル配置プログラムは、ネットリストを構成する各セルの消費電流量を算出し、着目セルについて算出された消費電流量に応じたサイズであり且つ着目セルの実際のサイズよりも大きいサイズの領域を着目セルの周りに確保しながら着目セルをレイアウト平面上に配置し、領域内には着目セル以外のセルが配置されないように他のセルを配置する各段階をコンピュータに実行させることを特徴とする。
【選択図】図1

Description

本発明は、一般に計算機利用設計装置及び計算機利用設計方法に関し、詳しくはセル配置装置及びセル配置方法に関する。
半導体集積回路を設計する際には、まず電源配線を設計し、その後セルを配置して、セルにおいて消費する電流が所定の要件を満たしていることを確認する必要が有る。この目的のために、設計工程の所定の段階において、消費電流解析により消費電流を計算し、計算結果に基づいて設計の手直しを行う。
半導体集積回路の動作周波数が高くなったり、セル内の状態変化確率(動作率)が高くなったりすると、セル及びセルに接続している電源ラインに流れる消費電流が増加する。またセルの配置密度が高くなると、一本の電源ラインから電流を供給されるセルの数が増える結果となり、電源ラインに大量の電流が流れる。このような理由のために、ある電源ラインに流れる電流量が、その電源ラインの許容電流量(電源ラインに流すことが可能な最大の電流量)を超えてしまう場合がある。その結果、電流量が極端に大きい場合には、エレクトロマイグレーション現象により電源ラインが切断されてしまう。これを避けるために、半導体集積回路の設計においては、セル配置後に電源ラインを流れる電流量が許容電流量以下であるか否かのチェックを行なう。許容電流量を超過している箇所が存在する場合には、設計の手直しを行う。
設計の手直しには、大きく分類して以下の2つの方法がある。第1の方法は、許容電流量を超過している箇所にあるセルを、許容電流量を超過していない箇所へ移動させるものである(特許文献1)。第2の方法は、電源ラインの幅を拡張する又は別の配線層の配線ラインを電源ラインに重ねて強化すること等により、電源ラインの許容電流量を増やすものである(特許文献2)。上記の何れの方法においても、許容電流量超過のチェックと違反箇所の修正とを繰り返し実行して、違反箇所が無くなるまで手直しを続けることになる。
第1の方法においては、半導体集積回路内の動作周波数又は動作率が高い箇所では許容電流量超過が発生する可能性が高く、セルを移動しても別の場所で許容電流量超過が発生してしまう場合がある。その結果、許容電流量超過をなくすために必要なTAT(ターンアラウンドタイム)が長くなってしまう。またセルの配置密度が高い場合には、許容電流量超過が発生しても適切なセル移動先を見つけることが困難なためにセル配置の全面的な見直しが必要になる可能性もあり、更にTATが長くなってしまう。
第2の方法においては、半導体集積回路内の動作周波数又は動作率が高い箇所では、電源ラインの補強により配線チャネルが減少して、信号配線の配線に支障が生じる可能性がある。また許容電流量超過箇所の電流量によっては、電源ラインの補強により別の箇所(例えば補強箇所よりも電源供給元に近い箇所)で新たな許容電流量超過が発生する可能性があり、許容電流量超過をなくすために必要なTAT(ターンアラウンドタイム)が長くなってしまう。
別の観点として、異なる2層の電源配線抵抗比から、セルの配置位置を決める方法も存在する(特許文献3)。ただ、見ているのが電源配線抵抗比(相対値)であって許容電流(絶対値)ではないため、セルの初期配置の限定化による、許容電流超過箇所削減でのTAT(ターンアラウンドタイム)短縮はある程度期待できるが、許容電流超過箇所の修正は第1の方法、あるいは第2の方法を用いなければならない。
特開平11−87518号公報 特開平04−287945号公報 特開平07−106533号公報
以上を鑑みて本発明は、TATを増大させることなく、許容電流量を超過することのないセル配置を実現するセル配置方法を提供することを目的とする。
セル配置プログラムは、ネットリストを構成する各セルの消費電流量を算出し、着目セルについて算出された該消費電流量に応じたサイズであり且つ該着目セルの実際のサイズよりも大きいサイズの領域を該着目セルの周りに確保しながら該着目セルをレイアウト平面上に配置し、該領域内には該着目セル以外のセルが配置されないように他のセルを配置する各段階をコンピュータに実行させることを特徴とする。
セル配置装置は、設計対象の回路に関する情報とセル配置プログラムとを格納するメモリと、該メモリに格納された該セル配置プログラムを実行することで該メモリに格納された該設計対象の回路の各セルをレイアウト平面上に配置する演算処理ユニットを含み、該演算処理ユニットは、該セル配置プログラムを実行することにより、該設計対象の回路を構成する各セルの消費電流量を算出し、着目セルについて算出された該消費電流量に応じたサイズであり且つ該着目セルの実際のサイズよりも大きいサイズの領域を該着目セルの周りに確保しながら該着目セルをレイアウト平面上に配置し、該領域内には該着目セル以外のセルが配置されないように他のセルを配置する各段階を実行することを特徴とする。
セル配置方法は、ネットリストを構成する各セルの消費電流量を算出し、着目セルについて算出された該消費電流量に応じたサイズであり且つ該着目セルの実際のサイズよりも大きいサイズの領域を該着目セルの周りに確保しながら該着目セルをレイアウト平面上に配置し、該領域内には該着目セル以外のセルが配置されないように他のセルを配置する各段階を含むことを特徴とする。
本発明の少なくとも1つの実施例によれば、各セルの消費電流量を考慮しながらセルを配置することにより、一回のセル配置で、許容電流量を超過しないようなセル配置を実現することができる。従来のようにセル配置後に許容電流量を超過する箇所があるか否かをチェックして設計を変更する必要が無いので、TATを削減することが可能である。また電源ライン幅を広げて配線チャネルを減らしてしまうこともない。
本発明では、セル配置段階において、各セルが消費する電流量を考慮した配置制限を加えながらセルを配置することにより、チップ上(レイアウト平面上)の所定サイズの領域当りにおいて配置セルにより消費される電流が、許容電流量を超えることがないようにする。具体的には、まず所定サイズの領域に電源を供給する電源ラインの許容電流量を算出する。これは電源ラインの配線幅より算出することができる。更に各セルに流れる消費電流量を求める。各セルの消費電流量は、スタティック解析手法を用いて、セルの動作周波数、動作率(セル内の状態変化確率)、セルの電源電圧、及び負荷容量等に基づいて求めることができる。こうして求めた許容電流量及び各セルの消費電流に基づいて、セルを配置していく。この際、あるセルを配置するときに、上記許容電流量及び当該セルの消費電流量に応じた大きさの領域を、当該セルを配置する位置に確保し、この領域内には他のセルが配置されることがないように各セルを配置していく。即ち、電流消費量が大きいセルには大きい領域を確保し、この領域内には他のセルが配置されることがないように各セルを配置していく。また許容電流量が大きいほど、この領域の大きさを小さくする。
このようにして、許容電流量及び各セルの消費電流量を考慮しながらセルを配置することにより、一回のセル配置で、許容電流量を超過しないようなセル配置を実現することができる。従来のようにセル配置後に許容電流量を超過する箇所があるか否かをチェックして設計を変更する必要が無いので、TATを削減することが可能である。また電源ライン幅を広げて配線チャネルを減らしてしまうこともない。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図1は、本発明によるセル配置方法の第1の実施例を示すフローチャートである。ステップS1において、電源ライン間隔を設定する。ステップS2において、電源ライン許容電流量を算出する。
図2は、電源ライン間隔設定と電源ライン許容電流量算出について説明するための図である。図2には、基幹電源ライン11、12、13、及び14(例えば電源メッシュの一部)が示され、その間に電源ライン15が配置される。基幹電源ライン11及び12の一方が電源電位VDD供給のためのものであり、他方が接地電位VSS供給のためのものである。同様に、基幹電源ライン13及び14の一方が電源電位VDD供給のためのものであり、他方が接地電位VSS供給のためのものである。電源ライン15は、電源電位用のライン及び接地電位用のラインが交互に配置される。まず図1のステップS1において、図2に示される電源ライン11、12、13、及び14間の間隔L(即ち1本の電源ライン15が電源を供給する対象となる領域の幅)を設定する。次にステップS2において、各電源ライン15の幅Wに基づいて電源ライン15の許容電流量を算出する。この際、動作温度、半導体製造プロセス、電源電圧条件を考慮して、許容電流量を算出する。
以下において説明するように、基本的には、2本の隣接する電源ライン15間に電源ラインに沿って一列にセルが配置される。電源電位VDDを供給する一本の電源ライン15が電源を供給するセルは、この電源ライン15の両側にある2つの列に配置される全てのセルである。従って、この全てのセルの消費電流の合計値が、この電源ライン15の許容電流量を超えないようにセルを配置する必要がある。
図1に戻りステップS3で、個々のセルの電流量を算出する。各セルの消費電流は、セル内部で消費される電流と、出力端子に繋がる負荷容量の充放電電流とを含む。セル内部で消費される電流には、セル内部の容量成分の充放電による電流とPMOSトランジスタ及びNMOSトランジスタの瞬間的な短絡により生じる貫通電流とが含まれるので、セル内部の容量及び貫通電流に関する情報を各セルについてライブラリ化しておけばよい。また出力端子に繋がる負荷容量の充放電電流を求めるためには、想定される配線容量及び接続先の入力端子の容量から出力端子に繋がる負荷容量を求めればよい。
上記のようにして求めた容量に、セルの動作周波数、動作率(セル内の状態変化確率)、及びセルの電源電圧を掛け合わせることで、容量充放電に起因する電流量を算出することができる。また貫通電流については、セルの動作周波数、動作率、平均貫通電流量、貫通時間を掛け合わせることで、貫通電流に起因する電流量を算出することができる。
なおセルの動作周波数及び動作率については、ネットリストの入力側において各クロック信号及び各データ信号について動作周波数(例えば50MHz)と動作率(例えば0.2:単位時間T当り平均0.2Tの期間動作する)を規定し、ネットリストの各セルについて入力側から出力側に順次各信号をトレースしていけばよい。これにより、着目セルの各入力端子の動作周波数及び動作率と各出力端子の動作周波数及び動作率とを求めることができる。
図3は、個々のセルの電流量算出について説明するための図である。図3において、セル20乃至29が示される。上記のようにしてセルの消費電流を算出することで、例えばセル20については消費電流量が20μA、セル21については消費電流量が30μA、セル22については消費電流量が26μAであることが計算される。同様にして、セル23乃至29についても消費電流量が算出される。
図1に戻りステップS4で、着目セルのセル幅を算出する。後述するように第1の実施例では、各セルが、現実のセル(そのセルの機能を実現する回路)のセル幅ではなく、当該セルの消費電流量に応じたセル幅を有するものと見なしてセルを配置する。これにより、消費電流量に応じた面積を各セルがレイアウト領域において占めることになり、単位領域内に存在する全セルの消費電流の合計を制限することが可能になる。
図4は、セル消費電流とセル幅との関係を示す図である。本発明では、例えば図4に示すようにセル消費電流とセル幅との関係を線形関数として定義する。1つの消費電流値と1つのセル幅とを一対のデータとして、複数対のデータエントリを有するテーブルを作成することで、図4に示すようなセル消費電流とセル幅との関係を用意しておけばよい。図3に示すように着目セルの消費電流量が算出されると、図4の関係(又は上記テーブル)からその消費電流量に応じたセル幅を算出することができる。
なおこのセル幅は、ステップS1で設定した電源ライン間隔とステップS2で算出した許容電流量とに応じたものである。例えば許容電流量が大きくなれば、電源ライン15に接続する全セルの合計消費電流量を大きくすることができる。即ち、2つの隣接する電源ライン15間に配置される一列のセルの数を増やすことができる。従ってこの場合、セルの幅を狭く設定することになる。また例えば図2に示される電源ライン間隔L(1本の電源ライン15が電源を供給する対象となる領域の幅)が広くなっても、1本の電源ライン15が供給可能な許容電流量が変わらなければ、一列に配置されるセルの数を増やすことはできない。従って、電源ライン間隔Lが広がった分セルの幅を広く設定する必要がある。
このように、算出するセルの幅は、許容電流量が大きくなると狭くなり、電源ライン間隔Lが広くなると広くなる。このような算出セル幅と許容電流量と電源ライン間隔Lとの関係を実現するためには、例えば、図4のセル消費電流とセル幅との関係を示す直線の傾きを、許容電流量と電源ライン間隔Lとに応じて調整するようにすればよい。
図1に戻りステップS5で、算出したセル幅が元のセル幅より長いか否かが判定される。即ち、着目セルの現実のセルの幅と、ステップS4で算出したセルの幅とを比較して、何れが広いかを判定する。元のセル幅よりも算出したセル幅が広い場合には、ステップS6で当該着目セルをダミーセルに置き換える。即ち、着目セルを現実のセルから、算出したセル幅を有するダミーセルに変更する。元のセル幅よりも算出したセル幅が広くない場合には、ステップS6におけるダミーセルへの置き換え処理はスキップする。
図5は、セルの幅の変更について説明する図である。図5に示す例では、セル20乃至29のうちで、セル27乃至29のセル幅が変更され、ダミーセル(ハッチによりダミーセルであることを示す)に置き換えられている。セル20乃至26については、算出したセル幅が元のセル幅よりも広くないので、ダミーセルへの置き換えは行われない。
図5に示す例では、セル27については、その幅W1が図3に示すセル27の幅よりも広くなっている。この幅W1がステップS4で算出したセル幅である。またセル28及び29については、幅が広くなるだけではなく、高さHも図3に示すセル27及び29に比べて高くなっている。このように第1の実施例においては、算出した幅が所定の幅(例えば電源ライン間隔Lの1/2)よりも広い場合には、セルの高さを高くするように設定してよい。算出した幅が所定の幅(例えば電源ライン間隔Lの1/2)よりも広くない場合には、セルの高さは元のセルの高さと同一とする。
図1に戻り、ステップS7で、全てのセルについてステップS4乃至ステップS6の処理を実行したか否かを判断する。まだ処理していないセルが残っている場合には、処理していないセルの1つを着目セルとして、ステップS4乃至ステップS6の処理を実行する。全てのセルについて処理が終了すると、ステップS8に進む。
ステップS8で電源配線をレイアウトする。この際、ステップS1及びS2で指定した電源ライン間隔及び電源ライン幅の条件に従って電源配線をレイアウトする。
図6は、レイアウト後の電源配線を示す図である。基幹電源ライン31、32、33、及び34(例えば電源メッシュの一部)が示され、その間に電源ライン35が配置される。基幹電源ライン31及び32の一方が電源電位VDD供給のためのものであり、他方が接地電位VSS供給のためのものである。同様に、基幹電源ライン33及び34の一方が電源電位VDD供給のためのものであり、他方が接地電位VSS供給のためのものである。電源ライン35は、電源電位用のライン及び接地電位用のラインが交互に配置される。
図1に戻りステップS9で、セル配置を行う。即ち、算出したセル幅を有するダミーセル(及びダミーセルへの置き換えの必要が無かったセル)を、自動レイアウト・ツールによりチップ上に自動的に配置していく。ダミーセルは元のセルと比較してセルサイズが大きくなっているので、隣接セルとの関係においてセル配置可能な領域が元のセルの場合よりも制限されることになる。しかも電源ラインの電源供給領域幅、許容電流量、及びセル消費電流量に応じたセルサイズを使用しているので、電源ラインと接続するセルの電流量の和が当該電源ラインの許容電流量を超えることはない。
図7は、ダミーセルを含むセルを配置した様子を示す図である。図7において、図6と同一の構成要素は同一の番号で参照し、その説明は省略する。
図7に示すダミーセルを含むセル20乃至29は、図5に示すセル20乃至29に対応している。図7から分かるように、例えばセル20乃至22については、消費電流量が少ないので、電源ライン15に沿って3つのセルを一列に配置することが可能である。しかしセル27については、セル消費電流量が大きく、それに応じてセル幅が大きなダミーセルに置き換えられている。従って、2つのセル26及び27を一列に配置するレイアウトとなっている。またセル28及び29については、セル幅が拡大されるだけでなくセルの高さも拡大されており、その近傍には他のセルが配置されることがない。
図1に戻りステップS10で、ダミーセルを元のセルに戻す。即ち、ステップS6においてダミーセルに置き換えたセルについては、セル配置のために使用したダミーセルから、現実のセル(そのセルの機能を実現する回路)に戻す。
図8は、元のセルに戻した後のセル配置を示す図である。図8において、図6及び図7と同一の構成要素は同一の番号で参照し、その説明は省略する。
図8に示すダミーセルを含むセル20乃至29は、図7に示すセル20乃至29に対応している。ダミーセルを用いてセル配置されたセル27乃至29については、ダミーセルから元のセル(そのセルの機能を実現する現実の回路)に戻してある。これにより、現実のセルの配置を規定したレイアウトデータが得られることになる。
図9は、本発明によるセル配置方法の第2の実施例を示すフローチャートである。ステップS1において、電源ライン間隔を設定する。ステップS2において、電源ライン許容電流量を算出する。ステップS3で、個々のセルの電流量を算出する。これらのステップの処理は、それぞれ図1のステップS1乃至S3と同一である。
第2の実施例では、ダミーセルへの置き換えを行うことなく、電源配線及びセルを配置していく。即ちステップS4において、電源配線をレイアウトする。この際、ステップS1及びS2で指定した電源ライン間隔及び電源ライン幅の条件に従って電源配線をレイアウトする。これにより、第1の実施例の場合と同様に、図6に示すようなレイアウト後の電源配線が得られる。
更にステップS5において着目セルを配置する。このセルは、現実のセル(そのセルの機能を実現する実際に用いる回路)であり、実際のサイズを有したものである。
図10は、着目セルを配置した様子を示す図である。図10において、図6と同一の構成要素は同一の番号で参照し、その説明は省略する。図10の例では、図3に示すセル29が着目セルとしてまず始めに配置されている。
その後ステップS6で、着目セルのセル幅を算出する。セル幅の算出方法は第1の実施例の場合と同一であり、例えば図4に示すようなセル消費電流とセル幅との関係を規定するデータを、テーブル等として用意しておけばよい。着目セルの消費電流量の算出値に基づいてテーブルを参照することで、その消費電流量に応じたセル幅を特定することができる。なおこのセル幅は、許容電流量が大きくなると狭くなり、電源ライン間隔Lが広くなると広くなる。このような算出セル幅と許容電流量と電源ライン間隔Lとの関係を実現するためには、例えば、図4のセル消費電流とセル幅との関係を示す直線の傾きを、許容電流量と電源ライン間隔Lとに応じて調整するようにすればよい。
ステップS7で、算出したセル幅が元のセル幅より長いか否かが判定される。即ち、着目セルの現実のセルの幅と、ステップS6で算出したセルの幅とを比較して、何れが広いかを判定する。元のセル幅よりも算出したセル幅が広い場合には、ステップS8で当該着目セルの周りにセル配置禁止領域を設定する。このセル配置禁止領域の幅は、ステップS6で算出したセル幅と同一である。元のセル幅よりも算出したセル幅が広くない場合には、ステップS8におけるセル配置禁止領域設定処理はスキップする。
図11は、セル配置禁止領域の設定について説明する図である。図11において、図10と同一の構成要素は同一の番号で参照し、その説明は省略する。図11に示す例では、着目セル29に対してセル配置禁止領域40が設定されている。このセル配置禁止領域40は、図5に示すセル(ダミーセル)29と同一のサイズのものである。このようにセル配置禁止領域40を設定することで、消費電流量が大きなセル29の近傍には他のセルが配置されないようにできる。なお第1の実施例の場合と同様に、算出した幅が所定の幅(例えば電源ライン間隔Lの1/2)よりも広い場合には、セル配置禁止領域の高さを高くするように設定してよい。この場合、算出した幅が所定の幅(例えば電源ライン間隔Lの1/2)よりも広くない場合には、セル配置禁止領域の高さは元のセルの高さと同一とする。
図9に戻り、ステップS9で、全てのセルについてステップS5乃至ステップS8の処理を実行したか否かを判断する。まだ処理していないセルが残っている場合には、処理していないセルの1つを着目セルとして、ステップS5乃至ステップS8の処理を実行する。全てのセルについて処理が終了すると、ステップS8に進む。
図12は、2番目の着目セルを配置してセル配置禁止領域を設定した状態を示す図である。図12において、図11と同一の構成要素は同一の番号で参照し、その説明は省略する。図12に示す例では、セル29に続いて着目セル28が配置され、更に着目セル28に対してセル配置禁止領域41が設定されている。このセル配置禁止領域41は、図5に示すセル(ダミーセル)28と同一のサイズのものである。
図13は、全てのセルの配置を完了した状態を示す図である。図13において、図11と同一の構成要素は同一の番号で参照し、その説明は省略する。図13に示す例では、セル20乃至29が全て配置されている。セル29、28、27については、それぞれ配置禁止領域40、41、42が設けられており、セル近傍への他のセルの配置が行われない。配置禁止領域のサイズは、電源ラインの電源供給領域幅、許容電流量、及びセル消費電流量に応じて決定した大きさであり、電源ラインと接続するセルの電流量の和が当該電源ラインの許容電流量を超えることはない。
図14は、本発明によるセル配置方法を実行する装置の構成を示す図である。
図14に示されるように、本発明によるセル配置方法を実行する装置(CADシステム)は、例えばパーソナルコンピュータやエンジニアリングワークステーション等のコンピュータにより実現される。図14の装置は、コンピュータ510と、コンピュータ510に接続されるディスプレイ装置520、通信装置523、及び入力装置よりなる。入力装置は、例えばキーボード521及びマウス522を含む。コンピュータ510は、CPU511、RAM512、ROM513、ハードディスク等の二次記憶装置514、可換媒体記憶装置515、及びインターフェース516を含む。
キーボード521及びマウス522は、ユーザとのインターフェースを提供するものであり、コンピュータ510を操作するための各種コマンドや要求されたデータに対するユーザ応答等が入力される。ディスプレイ装置520は、コンピュータ510で処理された結果等を表示すると共に、コンピュータ510を操作する際にユーザとの対話を可能にするために様々なデータ表示を行う。通信装置523は、遠隔地との通信を行なうためのものであり、例えばモデムやネットワークインターフェース等よりなる。
本発明によるセル配置方法は、コンピュータ510が実行可能なコンピュータプログラムとして提供される。このコンピュータプログラムは、可換媒体記憶装置515に装着可能な記憶媒体Mに記憶されており、記憶媒体Mから可換媒体記憶装置515を介して、RAM512或いは二次記憶装置514にロードされる。或いは、このコンピュータプログラムは、遠隔地にある記憶媒体(図示せず)に記憶されており、この記憶媒体から通信装置523及びインターフェース516を介して、RAM512或いは二次記憶装置514にロードされる。
キーボード521及び/又はマウス522を介してユーザからプログラム実行指示があると、CPU511は、記憶媒体M、遠隔地記憶媒体、或いは二次記憶装置514からプログラムをRAM512にロードする。CPU511は、RAM512の空き記憶空間をワークエリアとして使用して、RAM512にロードされたプログラムを実行し、適宜ユーザと対話しながら処理を進める。なおROM513は、コンピュータ510の基本動作を制御するための制御プログラムが格納されている。
上記コンピュータプログラムを実行することにより、コンピュータ510が、上記各実施例で説明されたようにセル配置方法を実行する。
図15は、本発明のセル配置方法を実現するソフトウェアの構成を示す機能ブロック図である。図15に示すソフトウェアは、本願発明のセル配置方法に関連するCAD機能を含むCADシステム用のソフトウェアであり、機能設計部51、論理自動設計部52、セル配置部53、電源配線部54、信号配線部55、電流算出部56、及びセル配置制限生成部57で構成されている。更に他の各種機能部分が、一般的なCADシステムのソフトウェアには設けられるが、本願発明と直接には関係しないので、ここでは説明を省略する。
機能設計部51は、設計対象の回路の振る舞いを機能的に記述するために使用されるツールである。論理自動設計部52は、機能設計部51で記述した回路の振る舞いに基づいて、設計対象の回路を構成するセルとセル間の接続とを規定したネットリストを生成する。セル配置部53は、ネットリストの各セルを自動的にチップ上に配置する。電源配線部54及び信号配線部55は、それぞれ電源配線及び信号配線をレイアウトする。
電流算出部56は、配線層抽出手段61、配線幅抽出手段62、セル電流モデル抽出手段63、及び電流算出手段64を含む。配線層抽出手段61及び配線幅抽出手段62は、電源配線の層及び電源配線の幅を抽出してメモリに記憶する。セル電流モデル抽出手段63は、着目したセルの電流モデルを抽出しメモリに記憶する。電流算出手段64は、セル電流モデル抽出手段63が抽出した情報および外部情報(動作周波数、動作率)に基づいて、各セルの消費電流量を算出する。
セル配置制限生成部57は、電流−セル幅抽出手段71、セル幅比較手段72、ダミーセル作成手段73、ダミーセル置き換え手段74、及び配置禁止領域設定手段75を含む。電流−セル幅抽出手段71は、消費電流とセル幅との対応関係を格納したテーブルを参照して、消費電流量よりセル幅を抽出しメモリに記憶する。セル幅比較手段72は、着目したセルのセル幅と電流−セル幅抽出手段71で抽出したセル幅とを比較し、その結果をメモリに記憶する。ダミーセル作成手段73は、セル幅比較手段72の比較結果に基づいて、ダミーセルを作成しメモリに記憶する。ダミーセル置き換え手段74は、着目セルがダミーセルに置き換わる対象のセルである場合、ネットリスト上の当該セルをダミーセルに置き換える。配置禁止領域設定手段75は、セル幅比較手段72の比較結果に基づいて、配置禁止領域を設定しメモリに記憶する。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
本発明によるセル配置方法の第1の実施例を示すフローチャートである。 電源ライン間隔設定と電源ライン許容電流量算出について説明するための図である。 個々のセルの電流量算出について説明するための図である。 セル消費電流とセル幅との関係を示す図である。 セルの幅の変更について説明する図である。 レイアウト後の電源配線を示す図である。 ダミーセルを含むセルを配置した様子を示す図である。 元のセルに戻した後のセル配置を示す図である。 本発明によるセル配置方法の第2の実施例を示すフローチャートである。 着目セルを配置した様子を示す図である。 セル配置禁止領域の設定について説明する図である。 2番目の着目セルを配置してセル配置禁止領域を設定した状態を示す図である。 全てのセルの配置を完了した状態を示す図である。 本発明によるセル配置方法を実行する装置の構成を示す図である。 本発明のセル配置方法を実現するソフトウェアの構成を示す機能ブロック図である。
符号の説明
11〜14 基幹電源ライン
15 電源ライン
20〜29 セル
31〜34 基幹電源ライン
35 電源ライン
510 コンピュータ
511 CPU
512 RAM
513 ROM
514 二次記憶装置
515 可換媒体記憶装置
516 インターフェース
520 ディスプレイ装置
521 キーボード
522 マウス
523 通信装置

Claims (10)

  1. ネットリストを構成する各セルの消費電流量を算出し、
    着目セルについて算出された該消費電流量に応じたサイズであり且つ該着目セルの実際のサイズよりも大きいサイズの領域を該着目セルの周りに確保しながら該着目セルをレイアウト平面上に配置し、
    該領域内には該着目セル以外のセルが配置されないように他のセルを配置する
    各段階をコンピュータに実行させることを特徴とするセル配置プログラム。
  2. 該着目セルについて算出された該消費電流量に応じたサイズを有するダミーセルを該着目セルとして配置することにより該領域を確保することを特徴とする請求項1記載のセル配置プログラム。
  3. 該着目セルについて算出された該消費電流量に応じたサイズを有する該領域を配置禁止領域として設定し、該配置禁止領域内には他のセルを配置することを禁止することを特徴とする請求項1記載のセル配置プログラム。
  4. 該レイアウト平面上のある範囲に電源を供給する電源配線に流すことが可能な最大の電流量として許容電流の量を算出し、該領域の大きさを該許容電流の量及び該範囲の大きさに応じて変化させることを特徴とする請求項1記載のセル配置プログラム。
  5. 設計対象の回路に関する情報とセル配置プログラムとを格納するメモリと、
    該メモリに格納された該セル配置プログラムを実行することで該メモリに格納された該設計対象の回路の各セルをレイアウト平面上に配置する演算処理ユニットを含み、該演算処理ユニットは、該セル配置プログラムを実行することにより、
    該設計対象の回路を構成する各セルの消費電流量を算出し、
    着目セルについて算出された該消費電流量に応じたサイズであり且つ該着目セルの実際のサイズよりも大きいサイズの領域を該着目セルの周りに確保しながら該着目セルをレイアウト平面上に配置し、
    該領域内には該着目セル以外のセルが配置されないように他のセルを配置する
    各段階を実行することを特徴とするセル配置装置。
  6. 該着目セルについて算出された該消費電流量に応じたサイズを有するダミーセルを該着目セルとして配置することにより該領域を確保することを特徴とする請求項5記載のセル配置装置。
  7. 該着目セルについて算出された該消費電流量に応じたサイズを有する該領域を配置禁止領域として設定し、該配置禁止領域内には他のセルを配置することを禁止することを特徴とする請求項5記載のセル配置装置。
  8. 該レイアウト平面上のある範囲に電源を供給する電源配線に流すことが可能な最大の電流量として許容電流の量を算出し、該領域の大きさを該許容電流の量及び該範囲の大きさに応じて変化させることを特徴とする請求項5記載のセル配置装置。
  9. ネットリストを構成する各セルの消費電流量を算出し、
    着目セルについて算出された該消費電流量に応じたサイズであり且つ該着目セルの実際のサイズよりも大きいサイズの領域を該着目セルの周りに確保しながら該着目セルをレイアウト平面上に配置し、
    該領域内には該着目セル以外のセルが配置されないように他のセルを配置する
    各段階を含むことを特徴とするセル配置方法。
  10. 該レイアウト平面上のある範囲に電源を供給する電源配線に流すことが可能な最大の電流量として許容電流の量を算出し、
    該領域の大きさを該許容電流の量及び該範囲の大きさに応じて変化させる
    各段階を更に含むことを特徴とする請求項9記載のセル配置方法。
JP2006076777A 2006-03-20 2006-03-20 セル配置プログラム、セル配置装置、及びセル配置方法 Pending JP2007258215A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006076777A JP2007258215A (ja) 2006-03-20 2006-03-20 セル配置プログラム、セル配置装置、及びセル配置方法
US11/444,399 US7539964B2 (en) 2006-03-20 2006-06-01 Cell placement taking into account consumed current amount

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006076777A JP2007258215A (ja) 2006-03-20 2006-03-20 セル配置プログラム、セル配置装置、及びセル配置方法

Publications (1)

Publication Number Publication Date
JP2007258215A true JP2007258215A (ja) 2007-10-04

Family

ID=38519481

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006076777A Pending JP2007258215A (ja) 2006-03-20 2006-03-20 セル配置プログラム、セル配置装置、及びセル配置方法

Country Status (2)

Country Link
US (1) US7539964B2 (ja)
JP (1) JP2007258215A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130191A (ja) * 2007-11-26 2009-06-11 Fujitsu Microelectronics Ltd 半導体集積回路の設計方法
WO2011151987A1 (ja) * 2010-06-01 2011-12-08 パナソニック株式会社 半導体集積回路の設計方法
US8187924B2 (en) 2009-07-31 2012-05-29 Renesas Electronics Corporation Method, design program and design support device for semiconductor integrated circuit, and semiconductor integrated circuit
US20150278424A1 (en) * 2014-03-28 2015-10-01 Megachips Corporation Semiconductor device and method for designing a semiconductor device
JP2018528617A (ja) * 2015-09-11 2018-09-27 クゥアルコム・インコーポレイテッドQualcomm Incorporated 電力密度ベースのクロックセル間隔

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922944A (ja) * 1995-07-06 1997-01-21 Hitachi Ltd 半導体集積回路装置の設計方法およびこれを用いた半導体集積回路装置
JP2005142226A (ja) * 2003-11-04 2005-06-02 Matsushita Electric Ind Co Ltd 半導体集積回路およびその設計方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04287945A (ja) 1991-03-01 1992-10-13 Mitsubishi Electric Corp レイアウトパターン作成装置
JP3279011B2 (ja) 1993-10-07 2002-04-30 ソニー株式会社 半導体集積回路における回路ブロックの配置方法
JPH10124563A (ja) * 1996-08-27 1998-05-15 Matsushita Electric Ind Co Ltd 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法
US6118334A (en) * 1997-05-19 2000-09-12 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and power supply routing method and system
US6336207B2 (en) * 1997-05-27 2002-01-01 Matsushita Electric Industrial Co., Ltd. Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit
JPH1187518A (ja) 1997-09-03 1999-03-30 Nec Corp 集積回路のマスクレイアウト方法とこれを用いた集積回路、および該方法を記録した記録媒体
JP2000020576A (ja) * 1998-07-07 2000-01-21 Matsushita Electric Ind Co Ltd 電源最適化自動配置配線方法及びその方法を用いた電源最適化自動配置配線装置
JP3971033B2 (ja) * 1998-07-28 2007-09-05 富士通株式会社 レイアウトデータ作成方法、レイアウトデータ作成装置、及び、記録媒体
US6675139B1 (en) * 1999-03-16 2004-01-06 Lsi Logic Corporation Floor plan-based power bus analysis and design tool for integrated circuits
JP4748867B2 (ja) * 2001-03-05 2011-08-17 パナソニック株式会社 集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922944A (ja) * 1995-07-06 1997-01-21 Hitachi Ltd 半導体集積回路装置の設計方法およびこれを用いた半導体集積回路装置
JP2005142226A (ja) * 2003-11-04 2005-06-02 Matsushita Electric Ind Co Ltd 半導体集積回路およびその設計方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130191A (ja) * 2007-11-26 2009-06-11 Fujitsu Microelectronics Ltd 半導体集積回路の設計方法
US8187924B2 (en) 2009-07-31 2012-05-29 Renesas Electronics Corporation Method, design program and design support device for semiconductor integrated circuit, and semiconductor integrated circuit
WO2011151987A1 (ja) * 2010-06-01 2011-12-08 パナソニック株式会社 半導体集積回路の設計方法
US20150278424A1 (en) * 2014-03-28 2015-10-01 Megachips Corporation Semiconductor device and method for designing a semiconductor device
US9754066B2 (en) * 2014-03-28 2017-09-05 Megachips Corporation Semiconductor device and method for designing a semiconductor device
US10216886B2 (en) 2014-03-28 2019-02-26 Megachips Corporation Semiconductor device and method for designing a semiconductor device
JP2018528617A (ja) * 2015-09-11 2018-09-27 クゥアルコム・インコーポレイテッドQualcomm Incorporated 電力密度ベースのクロックセル間隔

Also Published As

Publication number Publication date
US20070220471A1 (en) 2007-09-20
US7539964B2 (en) 2009-05-26

Similar Documents

Publication Publication Date Title
CN108228955B (zh) 半导体装置的布局系统及布局方法
US11030383B2 (en) Integrated device and method of forming the same
US20100025859A1 (en) Method for designing semiconductor device, program therefor, and semiconductor device
JP2010066871A (ja) 半導体集積回路のレイアウト設計方法及びレイアウト設計装置
JP2007258215A (ja) セル配置プログラム、セル配置装置、及びセル配置方法
EP3239865A1 (en) Method for analyzing ir drop and electromigration of ic
US20230274074A1 (en) Generation of layout including power delivery network
US8187924B2 (en) Method, design program and design support device for semiconductor integrated circuit, and semiconductor integrated circuit
JP2000349161A (ja) 電源配線設計方法、電源配線設計装置、及び、記録媒体
US20060048088A1 (en) Computer automated design method, program for executing an application on a computer automated design system, and semiconductor integrated circuit
JP2009020575A (ja) 半導体集積回路の設計方法および設計装置
JP4999379B2 (ja) 半導体集積回路設計方法、半導体集積回路設計装置
CN115618782A (zh) 局部降电压的集成电路物理实现方法、装置和计算机设备
US20220171912A1 (en) Poly-bit cells
JP4855283B2 (ja) 半導体集積回路の設計装置
JP2008112817A (ja) 電源スイッチ挿入方法及び電源スイッチ挿入装置
US7519926B2 (en) Semiconductor device and method for designing the same
JP2008176486A (ja) 多電源集積回路の設計方法、多電源集積回路の設計支援システム及びプログラム
US20220004688A1 (en) Systems And Methods For Circuit Design Dependent Programmable Maximum Junction Temperatures
JP2007323203A (ja) 半導体集積回路の設計装置および設計方法
JP2006228252A (ja) 半導体集積回路設計装置、半導体集積回路設計方法、半導体集積回路の製造方法および可読記録媒体
JP2008130710A (ja) 半導体集積回路のレイアウト方法および半導体集積回路のレイアウトプログラム
CN101174284A (zh) 设计存储器寄存器的方法和系统
War et al. CAD automation module based on cell moving algorithm for ECO timing optimization
CN117094272A (zh) 基于学习的灵活电路块的布局的方法与系统

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110623

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111018