WO2011151987A1 - 半導体集積回路の設計方法 - Google Patents

半導体集積回路の設計方法 Download PDF

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吉留勉
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パナソニック株式会社
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

Definitions

  • the present invention relates to a method for designing a semiconductor integrated circuit, and more particularly to a technique for improving the layout design of an analog integrated circuit.
  • one of the factors that greatly affects the development period is the case of increasing the elements constituting the circuit arranged in the layout. Since the arranged elements can be reduced without changing the surrounding elements and wiring, the influence of the change can be reduced. On the other hand, when the arranged element is enlarged, it is necessary to move the element or move the surrounding elements and wirings, not within the arranged position. When moving the elements and wiring arranged around, the information on the changed parasitic elements etc. will change, so it is necessary to determine the effect.There is another problem or unexpected characteristic change in the moved surrounding elements. May occur.
  • a region in which no element is arranged adjacent to an element in which the size change is expected is provided.
  • An element (reserved element) is arranged, and when the size is increased, the reserved element is connected to obtain a necessary characteristic.
  • FIG. 16 is a flow when the placement prohibited area of the invention described in Patent Document 1 is placed
  • FIG. 17 is a layout placement obtained as a result.
  • the designated element 1301 is set so as to place the placement prohibited area
  • the set reserved element is read from the reserved element storage unit 1302, and the reserved element is placed adjacent to the designated element 1301 in the reserved element placement unit 1300.
  • the arranged drawing 1303 is output.
  • the reserved element 1402 is arranged as an arrangement prohibited area in addition to the original designation element 1401 as shown in FIG.
  • Patent Document 2 there is an invention of Patent Document 2 as a method for obtaining a placement prohibited area.
  • the size of the placement prohibited area is calculated from the power consumption of the element.
  • Sensitivity analysis is analysis for knowing how the behavior of an object changes when parameters such as the structure or characteristics of the object are changed. For example, the ratio of the change in the circuit specifications such as the output current, output voltage, and frequency characteristics of the circuit with respect to the change in the gate length of a transistor that is one of the elements constituting the semiconductor integrated circuit is obtained.
  • the rate of change is called sensitivity, and sensitivity analysis can be used to clarify which parameter of which element affects how much the behavior of the circuit.
  • JP 2006-146557 A Japanese Patent Laid-Open No. 9-22944 International Publication No. 99/050767
  • Patent Document 1 since a spare element is arranged as an arrangement prohibition area (reserved area), an increase in area increases for each element. Therefore, it is effective when the number of elements is expected to be adjusted in order to achieve the target performance, but the area is wasted when a small correction is expected due to the influence of parasitic elements. Become. Further, Patent Document 1 does not describe a method for determining the size of the placement prohibition area simply by providing the placement prohibition area, and the placement prohibition area may be too large or too small. It was. The size of the entire circuit is required to be smaller in terms of manufacturing cost, but on the other hand, an appropriate margin for changing the size is provided so that there is no reversal in terms of development period and cost. It is necessary to arrange elements.
  • Patent Document 3 In the method of Patent Document 3, an element arrangement that is not affected by a change in the current of a parasitic element is obtained. However, the case where the element is enlarged is not taken into consideration. It is necessary to change the position of the element adjacent to.
  • an object of the present invention is to improve the efficiency of layout design work in a method for designing a semiconductor integrated circuit.
  • the current and voltage characteristics of the elements and other elements that have undergone size change accompanying the size change of the elements constituting the circuit, or the current characteristics of the entire circuit Further, a placement prohibited area is generated based on sensitivity analysis information indicating the degree of change in voltage characteristics.
  • the computer is information indicating an influence of a designated element and a change in a first parameter of the designated element on a second parameter. From the sensitivity information, a step of calculating the size of the placement prohibition region of the designated element, a step of saving the calculated size of the placement prohibition region in the memory, and a size of the saved placement prohibition region And outputting the memory from the memory, and placing the placement prohibited area having the size in the placement diagram, and the second parameter indicates a characteristic of a circuit including at least one element including the designated element. It is a parameter.
  • the first parameter is a parameter indicating a structure of the designated element.
  • the calculator calculates the size of the prohibited area from the size of the designated element and the reciprocal of the sensitivity information.
  • the computer places the placement prohibited area so as to include the designated element.
  • the computer is configured such that the distances between the upper side and the lower side of the arrangement prohibition area and the designated element are equal, and the distances between the left side and the right side are equal.
  • An arrangement prohibited area is arranged.
  • the computer is characterized in that an element satisfying a predetermined condition for the sensitivity information is selected as the designated element.
  • the size of the prohibited area is determined in consideration of the influence on each element or the entire circuit accompanying the change in the element size, which is accompanied by a change in the position of the element, or surrounding elements and wiring.
  • the arrangement prohibition area by disposing the arrangement prohibition area freely so as to surround the designated element, it is possible to provide the arrangement prohibition area limited to one direction, up, down, left, and right.
  • the symmetry, distance, etc. can be maintained.
  • the size of the designated element can be changed without changing the surrounding wiring. Can be changed.
  • an element suitable for placing the prohibited area is selected by including a step of extracting elements within a predetermined sensitivity range from the sensitivity analysis information. It becomes easy.
  • FIG. 3 is a diagram illustrating an example of a layout arrangement of transistors in FIG. 2. It is a figure which shows the example of a sensitivity analysis result of the circuit of FIG. It is a figure which shows the example of the transistor which has arrange
  • FIG. 1 shows an example of the processing flow of the design support system according to the present invention.
  • the processing flow 10 includes a placement prohibited area calculation step 100 for calculating the size of the placement prohibited area 104 based on the designated element (designated element) 102 and its sensitivity information 103, and the calculated size of the placement prohibited area 104.
  • the semiconductor integrated circuit layout diagram 105 includes a layout prohibition area layout process 101 which is output in FIG.
  • the designated element 102 is a component that constitutes a circuit such as a transistor, a resistor, a capacitor, an inductor, or a diode that appears on the circuit diagram.
  • a basic logic circuit such as NAND or AND or a single functional block composed of several elements such as a plurality of transistors may be treated as one element.
  • the sensitivity information 103 is obtained by determining the ratio of the change of the second parameter to the change of the first parameter.
  • the first parameter is a parameter related to the size corresponding to the outer frame of the element. When the outer frame of the element is a square, the first parameter is the length in the vertical and horizontal directions.
  • the second parameter relates to the characteristics of the circuit including the element, such as characteristics regarding voltage, current, power consumption, and frequency at a certain location in the circuit. Alternatively, it may be an impedance such as a resistance value in the case of a resistance element and an electrostatic capacitance value or reactance in the case of a capacitor or an inductor.
  • each information of the designated element 102, the arrangement prohibition area 104 and the arrangement diagram 105, and the sensitivity information 103 are stored in the memory, and the computer performs the arrangement prohibition area calculation step 100 and the arrangement prohibition area arrangement step 101. Configured to run.
  • FIG. 2 is a schematic diagram of a circuit that performs sensitivity analysis and creates a layout diagram.
  • a circuit 200 surrounded by a broken line in FIG. 2 includes a circuit 203, a circuit 204, a circuit 205, and a transistor 201, and outputs a constant current Iout from a terminal 202 as an output. Since the circuit 203, the circuit 204, and the circuit 205 are arbitrary circuits and do not directly affect the description of sensitivity, detailed description thereof will not be given here.
  • the transistor 201 is arranged as shown in FIG. 3 on the arrangement drawing, the width of the transistor 201 is W1, and the length of the transistor 201 is L1.
  • the length in the direction generally treated as the gate width W is defined as the width W1 of the transistor 201
  • the length in the direction generally treated as the gate length L is defined as the length L1 of the transistor 201.
  • the sensitivity S0 is 25.
  • the sensitivity S0 is obtained by dividing the change amount of the current Iout flowing through the terminal 202 by the change amount of the width W1 of the transistor 201.
  • the size of the element placement prohibited area 104 is calculated from the designated element 102 and its sensitivity information 103.
  • the width Wa of the placement prohibited area 104 in the transistor 201 is
  • W1 is the width of the transistor 201
  • S0 is the sensitivity of the current Iout of the terminal 202 with respect to the width W1 of the transistor 201
  • the width Wa of the placement prohibition region 104 is a value inversely proportional to the absolute value of the sensitivity S0.
  • the arrangement prohibition region is not provided in the length direction of the transistor 201, and the length of the arrangement prohibition region is treated as L1 which is the same as the length of the transistor 201.
  • the length L1 is the same as the width W1 of the transistor 201. May be calculated.
  • the size of the placement prohibition area 104 calculated in the placement prohibition area calculation step 100 that is, a rectangular area having a width Wa and a length L1 is placed in the layout drawing.
  • FIG. 5 shows an example in which the placement prohibition region 104 is disposed in the transistor 201, and the placement prohibition region 104 is indicated by a solid line, and the transistor 201 is indicated by a broken line.
  • the arrangement prohibition area 104 is arranged so as to include the transistor 201 inside, and the distance Wx from the upper end of the arrangement prohibition area 104 to the upper end of the transistor 201 and the distance from the lower end of the arrangement prohibition area 104 to the lower end of the transistor 201.
  • the distance from the transistor 201 to the upper and lower sides of the placement prohibition area 104 may be different (Wx ⁇ Wy). In this way, the position of the terminal of the element changes, so that it is necessary to change the wiring. However, while maintaining the distance to the element adjacent to the transistor 201 as shown in FIG. The size can be changed.
  • the wiring prohibited area in the length direction of the transistor can be handled in the same manner as the wiring prohibited area in the width direction.
  • FIG. 8 is a schematic diagram of a circuit for which sensitivity analysis is performed to create a layout diagram.
  • a circuit 300 surrounded by a broken line in FIG. 8 includes a circuit 304, a circuit 305, a circuit 306, and a transistor 301.
  • a terminal 307 and a terminal 308 are connected. It is assumed that the voltage Vout between them is output. Since the circuit 304, the circuit 305, and the circuit 306 are arbitrary circuits and do not directly affect the description of sensitivity, detailed description thereof will not be given here.
  • the transistor 301 is arranged as shown in FIG. 3 in the same manner as the transistor 201 described above.
  • a simulation is performed by changing the width W1 of the transistor 301, and the output voltage Vout is calculated.
  • the output voltage Vout is Vm when the width W1 of the transistor 301 is Wm
  • the output voltage Vout is Vn when the width W1 of the transistor is Wn.
  • the sensitivity S1 of the width W1 of the transistor 301 to the output voltage Vout is:
  • the sensitivity S1 is obtained as the change amount of the output voltage Vout divided by the change amount of the width W1 of the transistor 301.
  • the width Wa of the prohibited area in the transistor 301 is
  • W1 is the width of the transistor 301
  • S1 is the sensitivity of the output voltage Vout with respect to the width W1 of the transistor 301
  • the width Wa of the arrangement prohibited region is a value inversely proportional to the absolute value of the sensitivity S1.
  • FIG. 9 (a), and FIG. 9 (b) Based on the circuit diagram of FIG. 8, a simulation was performed by changing the width W1 of the transistor 301, and the transmission delay time Tdly was obtained from the waveform results as shown in FIGS. 9 (a) and 9 (b).
  • Shall. 9A shows the case where the width W1 of the transistor 301 is Wm
  • FIG. 9B shows the case where the width W1 of the transistor 301 is Wn.
  • the signal transmission delay time Tdly is obtained as a difference between the time T0 when the input voltage Vin changes and the time Ta or Tb when the output voltage Vout becomes a desired voltage.
  • the sensitivity S2 of the width W1 of the transistor 301 with respect to the transmission delay time Tdly is:
  • the sensitivity S2 is obtained as the change amount of the transmission delay time Tdly divided by the change amount of the width W1 of the transistor 301.
  • the width Wa of the prohibited area in the transistor 301 is
  • W1 is the width of the transistor 301
  • S2 is the sensitivity of the transmission delay time Tdly with respect to the width W1 of the transistor 301
  • the width Wa of the arrangement prohibited region is a value inversely proportional to the absolute value of the sensitivity S2.
  • FIG. 10 is a schematic diagram of a circuit for which sensitivity analysis is performed and an arrangement plan is to be created.
  • a circuit 400 surrounded by a broken line in FIG. 10 includes a circuit 403, a circuit 404, a circuit 405, and a transistor 401, and an output impedance viewed from the terminal 402 and the terminal 406 is Zout. Since the circuit 403, the circuit 404, and the circuit 405 are arbitrary circuits and do not directly affect the description of sensitivity, detailed description thereof will not be given here.
  • the transistor 401 is arranged as shown in FIG. 3 in the same manner as the transistor 201 described above.
  • a simulation is performed by changing the width W1 of the transistor 401 to obtain the output impedance Zout.
  • the output impedance Zout is Zm when the width W1 of the transistor 401 is Wm
  • the output impedance Zout is Zn when the width W1 of the transistor 401 is Wn.
  • the sensitivity S3 of the width W1 of the transistor 401 to the output impedance Zout is:
  • the sensitivity S3 is obtained as the change amount of the output impedance Zout divided by the change amount of the width W1 of the transistor 401.
  • the width Wa of the prohibited area in the transistor 401 is
  • W1 is the width of the transistor 401
  • S3 is the sensitivity of the output impedance Zout with respect to the width W1 of the transistor 401
  • the width Wa of the arrangement prohibited region is a value inversely proportional to the absolute value of the sensitivity S3.
  • the arrangement prohibition region is not provided in the length direction of the transistors 301 and 401, and the sensitivity to the length L1 of the transistors 301 and 401 is not obtained, but the length L1 is also obtained by the width W1. You may obtain
  • the length of the arrangement prohibition region is handled as L1 which is the same as the length of the transistors 301 and 401, it is not limited to this.
  • FIG. 11 is an example of a processing flow in which a process of limiting the elements for calculating the size of the wiring prohibited area is added to the processing flow 10 of FIG.
  • the element list 1002 is a list of all elements included in the circuit or a plurality of elements in the circuit.
  • Sensitivity information 1003 is sensitivity information of elements in the element list 1002.
  • an element extraction process 1000 that extracts elements having a sensitivity within a predetermined range and creates the element list 1004, and an arrangement prohibition area is arranged from the element list 1004.
  • An element designation step 1001 for designating an element is added to the processing flow 10 of FIG.
  • an element list 1004 is created by excluding elements having a sensitivity of a predetermined value or more and elements having a sensitivity of a predetermined value or less from elements in the element list 1002.
  • the designer designates an element in which the placement prohibited area is to be placed from the element list 1004.
  • the subsequent processing flow 10 and subsequent steps are the same as those in the first embodiment.
  • the sensitivity of the transistor 201 in the circuit shown in FIG. 2 indicates the sensitivity S0 in FIGS.
  • the sensitivity which excludes an element by the element extraction process 1000 shall be 0.5 or less and 100 or more.
  • the sensitivity S0 with respect to the output current Iout is 10,000. Since the sensitivity is equal to or higher than the predetermined sensitivity, the transistor 201 is excluded from the element list 1004 in the element extraction process 1000, and the placement prohibited area is not placed.
  • the transistor 201 has the sensitivity shown in FIG. 14, since the sensitivity S0 is 0.01, the sensitivity is equal to or lower than the predetermined sensitivity, the transistor 201 is excluded from the element list 1004, and the placement prohibited area is not set.
  • the transistor 201 having the sensitivity shown in FIGS. 12 and 14 is processed according to the flow shown in FIG. 1 will be described.
  • the sensitivity is 10000 in FIG. 12
  • the width Wa of the placement prohibited area is 2.0002 ⁇ m as shown in FIG.
  • the value is rounded and the width W1 of the transistor 201 overlaps the width Wa of the arrangement prohibition area 104 as shown in FIG.
  • there is a minimum unit called a grid there is a minimum unit called a grid, and the elements must be arranged along the grid. Therefore, the length below the grid needs to be rounded.
  • the grid is derived from the processing dimensions and the like, and cannot be set to a certain length or less.
  • the difference between the width Wa of the placement prohibition region 104 and the width W1 of the transistor 201 is equal to or less than one grid. Therefore, an effective placement prohibition region can be placed. Disappear.
  • the sensitivity when the sensitivity is high, it means that the characteristic is changed only by manufacturing variations. Therefore, the sensitivity is changed by correcting the circuit so that the sensitivity is reduced.
  • an effective placement prohibition region cannot be placed or it is necessary to modify the circuit, and therefore it is excluded before element designation.
  • the width Wa of the prohibited area 104 is 202 ⁇ m as shown in FIG. As shown in FIG. 15, this occupies 200 times the area of the designated element, and the area where the element cannot be arranged is too large to be an appropriate arrangement prohibition area.
  • the size of the prohibited area 104 is more than twice the specified element, a new element can be used rather than securing the prohibited area, as in the present invention, in consideration of the influence of manufacturing variations. In some cases, the expected characteristics can be obtained. In this way, when the sensitivity is equal to or lower than a predetermined value, the placement prohibited area is too large and is excluded from the elements for calculating the size of the placement prohibited area.
  • the size of the prohibited area is calculated using sensitivity, the number of elements in which the prohibited area is arranged is reduced, and the efficiency of the work of designating the element in which the prohibited area is arranged is increased.
  • the sensitivity S0 with respect to the output current Iout of the circuit has been described.
  • the present embodiment is effective even when the sensitivity with respect to other circuit characteristics as described in the modification of the first embodiment is used.
  • the method for designing a semiconductor integrated circuit according to the present invention is useful because it is possible to easily replace elements at the time of re-layout and to shorten a layout design period by securing an arrangement-prohibited area with an appropriate size. It is.

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Abstract

　素子の大きさを変更したときの影響を考慮して指定素子（１０２）と感度情報（１０３）より、大きさを変更する素子の周辺に他の素子を配置しない配置禁止領域（１０４）の大きさを算出する配置禁止領域算出工程（１００）と、配置禁止領域（１０４）を配置図（１０５）に配置する配置禁止領域配置工程（１０１）とからなる半導体集積回路の設計方法により、素子の大きさを変更しても、周辺の素子の配置を変更する必要のないレイアウトを得る。

Description

半導体集積回路の設計方法
　本発明は、半導体集積回路の設計方法に関し、特にアナログ集積回路のレイアウト設計を効率化する技術に関するものである。
　半導体集積回路において、要求される機能を成立させるために設計者が回路図上に作成したトランジスタ、抵抗、キャパシタ等の素子だけでなく、回路図上に表れない設計時に意図しなかった部分に生じる寄生素子の影響が特性に大きく現れる。どのような寄生素子が回路に含まれているかは、回路のレイアウト設計を行わなければ分からない。そのため、半導体集積回路の設計では、レイアウト設計後にレイアウト情報から寄生素子を抽出し、寄生素子を含んだ回路情報を元に、シミュレーションによる回路の動作確認を行っている。このレイアウト後の回路の動作結果を元に、寄生素子の影響を含めたレイアウト設計、あるいは、回路パラメータの調整等の回路設計が再度行われる。こうした繰り返しが仕様を満足するまで行われており、半導体集積回路の設計期間増大の要因になっている。
　この繰返し行われる作業のなかで、開発期間に大きく影響するものの１つに、レイアウトで配置した回路を構成する素子を大きくする場合が挙げられる。配置した素子を小さくすることは、周囲の素子や配線を変更せずに行えるため、変更による影響を小さくすることが可能である。これに対して、配置した素子を大きくする場合には、配置した位置には収まらず、素子を移動させるか、あるいは周囲の素子、配線も移動させる必要がある。周囲に配置した素子や配線を動かした場合、変更部分の寄生素子等の情報が変わるため、影響を見極めながら行う必要があり、別の不具合や思わぬ特性の変動が、動かした周囲の素子で発生してしまうことがある。
　従来では、素子サイズの変更を見越して、サイズの変更が見込まれる素子に隣接して素子を配置しない領域（配置禁止領域）を設けることや、特許文献１に記載の発明のように、予備の素子（予約素子）を配置しておき、サイズが大きくなる場合にはその予約素子を接続し、必要な特性を得る方法等を行っていた。
　図１６は特許文献１に記載の発明の配置禁止領域を配置するときのフローであり、図１７はその結果得られるレイアウト配置である。従来技術では、配置禁止領域を配置するように指定素子１３０１を設定し、設定された予約素子を予約素子記憶部１３０２から読み出し、予約素子配置部１３００で、指定素子１３０１に隣接して予約素子を配置した配置図１３０３を出力する。これによって、配置図１３０３には図１７に示すように元の指定素子１４０１に加えて配置禁止領域として予約素子１４０２が配置される。
　これとは別に配置禁止領域を得る方法として、特許文献２の発明がある。この発明は、素子の消費電力により配置禁止領域の大きさを算出するものである。
　一方、素子のサイズや電圧、電流等のパラメータを変化させたときの、性能の変化の割合を見る方法として、感度解析がある。感度解析とは、ある対象の構造や、特性等のパラメータを変更した場合に、その対象物の挙動がどのように変化するのかを知るための解析である。例えば、半導体集積回路を構成する素子の１つであるトランジスタのゲート長の変化に対する、回路の出力電流、出力電圧、周波数特性等の回路の仕様に対する変化の割合を求める。この変化の割合を感度と呼び、感度解析を行うことで、回路の挙動にどの素子の、どのようなパラメータが、どの程度影響するかを明らかにすることができる。
　一般に、半導体集積回路の設計では、感度が大きいパラメータが存在すると、製造上のばらつき等の影響で、そのパラメータが変化した場合、回路特性が大きく変動してしまう。これを防ぐために特許文献３のように、感度解析の情報をもとに、ばらつきによる影響が大きな箇所を検出し、感度が小さくなるように素子配置を修正することが行われている。
特開２００６－１４６５５７号公報 特開平９－２２９４４号公報 国際公開第９９／０５０７６７号
　特許文献１に記載の方法では、配置禁止領域（予約領域）として予備の素子を配置していくため、面積増加は素子単位で増加していく。このため、目標性能を実現するために素子を個数単位で調整することが見込まれる場合には有効であるが、寄生素子の影響によるような小さな修正が見込まれる場合には、面積の無駄が大きくなる。また、特許文献１には、単純に配置禁止領域を設けるだけで、配置禁止領域の大きさを決定する方法が記載されておらず、配置禁止領域が大きすぎたり、小さすぎたりする場合があった。回路全体の大きさは、製造コストの面で、より小さいものが求められるが、一方で、開発期間、コストの面では後戻りがないように、サイズの変更を考えた適切な余裕を持たせた素子配置を行う必要がある。
　特許文献２の方法のように、消費電力量から配置禁止領域を求めても、素子の大きさを変える場合には、素子の消費電力が変わることがあるため、配置禁止領域の大きさも変わり、大きさを変えた素子に隣接する素子の位置等を変更しなければならない問題は解決しない。
　特許文献３の方法では、寄生素子の電流の変化に対し影響を受けない素子配置を得ているが、素子を大きくする場合を考慮したものではなく、素子を大きくする場合には、大きくした素子に隣接する素子の位置を変更する必要がある。
　上記の問題に鑑み、本発明は、半導体集積回路の設計方法において、特にレイアウト設計作業を効率化することを目的とする。
　上記課題を解決するために、本発明の設計方法によれば、回路を構成する素子のサイズ変更に伴うサイズ変更を行った素子及びその他の素子の電流や電圧の特性、あるいは回路全体の電流特性や電圧特性の変化の程度を示す感度解析の情報を元に、配置禁止領域を生成する。
　具体的に説明すると、メモリを有する計算機における半導体集積回路の設計方法であって、前記計算機は、指定素子及び前記指定素子の第１のパラメータの変化が第２のパラメータへ与える影響を示す情報である感度情報から、前記指定素子の配置禁止領域の大きさを算出する工程と、算出した前記配置禁止領域の大きさを前記メモリに保存する工程と、保存した前記配置禁止領域の大きさを前記メモリから出力して、当該大きさを持つ配置禁止領域を配置図中に配置する工程とを実行し、前記第２のパラメータは、前記指定素子を含む少なくとも１つの素子からなる回路の特性を示すパラメータであることを特徴とする。
　また、前記第１のパラメータは前記指定素子の構造を示すパラメータであることを特徴とする。
　また、前記配置禁止領域の大きさを算出する工程では、前記計算機が、前記指定素子の大きさと、前記感度情報の逆数とより、前記配置禁止領域の大きさを算出することを特徴とする。
　また、前記配置禁止領域を配置する工程では、前記計算機が、前記指定素子を内包するように前記配置禁止領域を配置することを特徴とする。
　また、前記配置禁止領域を配置する工程では、前記計算機が、前記配置禁止領域と前記指定素子との上辺同士及び下辺同士の距離が等しく、かつ左辺同士及び右辺同士の距離が等しくなるように前記配置禁止領域を配置することを特徴とする。
　また、前記計算機は、前記感度情報が所定の条件を満たす素子を前記指定素子として選択することを特徴とする。
　本発明によれば、配置禁止領域の大きさは、素子のサイズ変更に伴う各素子、あるいは回路全体への影響を考慮したものとなり、素子の位置、あるは周囲の素子や配線の変更を伴わずに、最適な素子の大きさへの変更が可能でありながら、過大とはならない配置禁止領域を配置することができる。これにより、再レイアウト設計時の各素子のパラメータ調整が効率的に行える。
　また、本発明において、指定した素子を囲む形で配置禁止領域を自由に配置させることにより、上下左右の一方向に限定して配置禁止領域を設けることができるため、配置した２つの素子の間の対称性や、距離等を維持することができる。また、指定素子と配置禁止領域外周までの上辺同士及び下辺同士の距離を同じにし、また左辺同士及び右辺同士の距離を同じにすることで、周囲の配線を変更せずに指定素子の大きさを変更できるようになる。また、配置禁止領域の大きさを算出する工程において、感度解析の情報から所定の感度範囲内にある素子を抽出する工程を有することにより、配置禁止領域を配置するのに適した素子を選択することが容易となる。
本発明の実施形態１における半導体集積回路の設計方法のフロー図である。 本発明で配置図を作成する対象となる回路の概略例を示す図である。 図２中のトランジスタのレイアウト配置例を示す図である。 図２の回路の感度解析結果例を示す図である。 本発明の配置禁止領域を配置したトランジスタの例を示す図である。 本発明の配置禁止領域を配置したトランジスタの他の例を示す図である。 本発明の配置禁止領域を配置したトランジスタの更に他の例を示す図である。 本発明で配置図を作成する対象となる他の回路の概略例を示す図である。 （ａ）及び（ｂ）は、図８の回路にて伝達遅延時間が変化する例を示すタイミング図である。 本発明で配置図を作成する対象となる更に他の回路の概略例を示す図である。 本発明の実施形態２における半導体集積回路の設計方法のフロー図である。 図２の回路の感度解析結果の他の例を示す図である。 不適切な配置禁止領域の配置例を示す図である。 図２の回路の感度解析結果の更に他の例を示す図である。 不適切な配置禁止領域の他の配置例を示す図である。 従来の半導体集積回路の設計方法のフロー図である。 従来の設計方法によるレイアウト例を示す図である。
　以下、本発明の半導体集積回路の設計方法について、図面を参照しながら説明する。
　《実施形態１》
　図１は、本発明における設計支援システムの処理フローの一例を示している。処理フロー１０は、指定された素子（指定素子）１０２及びその感度情報１０３より、配置禁止領域１０４の大きさを算出する配置禁止領域算出工程１００と、算出された配置禁止領域１０４の大きさを半導体集積回路の配置図１０５中に出力する配置禁止領域配置工程１０１とからなる。
　ここで、指定素子１０２とは、回路図上に現れるトランジスタ、抵抗、キャパシタ、インダクタ、ダイオードといった回路を構成する部品のことである。なお、ＮＡＮＤやＡＮＤといった基本的な論理回路や、複数のトランジスタ等の、いくつかの素子から構成された１つの機能ブロックとしている場合も１つの素子として扱ってよい。
　また、感度情報１０３とは、第１のパラメータの変化に対する第２のパラメータの変化の割合を求めたものである。第１のパラメータとは素子の外枠に当たる大きさに関するパラメータで、素子の外枠が四角形の場合は、その縦及び横方向の長さである。また、第２のパラメータは、前記素子が含まれる回路の特性に関するものであって、回路内のある箇所における電圧、電流、消費電力、周波数についての特性等である。あるいは抵抗素子の場合は抵抗値、キャパシタやインダクタの場合は静電容量値やリアクタンスといったインピーダンスでもよい。
　この設計支援システムは、指定素子１０２、配置禁止領域１０４及び配置図１０５の各情報と、感度情報１０３とがメモリに格納され、計算機が配置禁止領域算出工程１００と配置禁止領域配置工程１０１とを実行するように構成される。
　感度について算出方法の一例を、図２を用いて具体的に説明する。図２は、感度解析を行い、配置図を作成しようとしている回路の概略図である。図２において破線で囲んだ回路２００は、回路２０３、回路２０４、回路２０５、及びトランジスタ２０１からなり、出力として端子２０２から一定の電流Ｉｏｕｔを出力するものとする。回路２０３、回路２０４、回路２０５は任意の回路であり感度の説明には直接影響しないため、ここでは詳細な説明はしない。
　トランジスタ２０１は、配置図上では図３に示されるように配置され、トランジスタ２０１の幅はＷ１、トランジスタ２０１の長さはＬ１としている。ここでは、一般にゲート幅Ｗとして扱われる方向の長さをトランジスタ２０１の幅Ｗ１とし、一般にゲート長Ｌとして扱われる方向の長さをトランジスタ２０１の長さＬ１として扱う。
　トランジスタ２０１の幅Ｗ１を変化させてシミュレーション等で回路２００の端子２０２の出力電流Ｉｏｕｔを算出すると、図４に示すような結果を得ていたとする。トランジスタ２０１の幅Ｗ１が２．０μｍのときに端子２０２に流れる電流Ｉｏｕｔは１００μＡとなり、トランジスタ２０１の幅Ｗ１が２．４μｍのとき端子２０２に流れる電流Ｉｏｕｔは１１０μＡとなっている。このとき、トランジスタ２０１の幅Ｗ１の、端子２０２に流れる電流Ｉｏｕｔに対する感度Ｓ０は、
Figure JPOXMLDOC01-appb-M000001
で求められ、この場合、感度Ｓ０は２５となる。このように、端子２０２に流れる電流Ｉｏｕｔの変化量をトランジスタ２０１の幅Ｗ１の変化量で割ることで、感度Ｓ０が求められる。
　なお、ここではトランジスタ２０１の長さ方向は配置禁止領域を設けないこととし、トランジスタ２０１の長さＬ１に対する端子２０２に流れる電流Ｉｏｕｔの感度は求めないが、長さＬ１に関しても幅Ｗ１で求めた感度と同様に求めてもよい。
　次に、本発明における半導体集積回路の設計方法の処理フローの各ステップについて説明する。
　配置禁止領域算出工程１００では、指定素子１０２と、その感度情報１０３とから、素子の配置禁止領域１０４の大きさを算出する。例えば、トランジスタ２０１における配置禁止領域１０４の幅Ｗａを、
Figure JPOXMLDOC01-appb-M000002
により算出する。ここで、Ｗ１はトランジスタ２０１の幅、Ｓ０はトランジスタ２０１の幅Ｗ１に対する端子２０２の電流Ｉｏｕｔの感度であり、配置禁止領域１０４の幅Ｗａは感度Ｓ０の絶対値に反比例した値となる。
　なお、ここではトランジスタ２０１の長さ方向について配置禁止領域を設けないこととして、配置禁止領域の長さはトランジスタ２０１の長さと同じＬ１として扱うが、長さＬ１に関してもトランジスタ２０１の幅Ｗ１と同様に算出してもよい。
　次に、配置禁止領域配置工程１０１では、配置禁止領域算出工程１００で算出した配置禁止領域１０４の大きさ、つまり幅Ｗａかつ長さＬ１の長方形の領域を配置図に配置する。
　図５は、トランジスタ２０１に配置禁止領域１０４を配置した場合の一例であり、実線で配置禁止領域１０４を、破線でトランジスタ２０１をそれぞれ示している。配置禁止領域１０４は、その内側にトランジスタ２０１を内包する形で配置され、配置禁止領域１０４の上端からトランジスタ２０１の上端までの距離Ｗｘと、配置禁止領域１０４の下端からトランジスタ２０１の下端までの距離Ｗｙとを等間隔としている（Ｗｘ＝Ｗｙ）。このように上下で等間隔とした場合、トランジスタ２０１の幅Ｗ１を変更しても、トランジスタ２０１と他の素子とを接続するためのトランジスタ２０１のドレイン端子やソース端子の位置が変化しないため、端子に接続した配線を変更する必要がない。
　図６のように、トランジスタ２０１から配置禁止領域１０４の上下の辺までの距離を異ならせてもよい（Ｗｘ≠Ｗｙ）。このようにすることで、素子の端子の位置が変わるため、配線を変更する必要が出てくるが、図７に示すようにトランジスタ２０１に隣接する素子までの距離を維持しながら、トランジスタ２０１の大きさを変化させることができる。
　なお、トランジスタの長さ方向の配線禁止領域についても、幅方向の配線禁止領域の扱いと同様に扱うことができる。
　《実施形態１の変形例》
　感度の算出には、上記の出力電流Ｉｏｕｔに限らず、出力電圧Ｖｏｕｔ、信号の伝達遅延時間Ｔｄｌｙ、出力インピーダンスＺｏｕｔ等を用いてもよい。
　出力電圧Ｖｏｕｔをもとに感度を算出する方法の一例を、図８を用いて具体的に説明する。図８は、感度解析を行い、配置図を作成しようとしている回路の概略図である。図８において破線で囲んだ回路３００は、回路３０４、回路３０５、回路３０６、及びトランジスタ３０１からなり、端子３０２及び端子３０３の間に入力される電圧Ｖｉｎに依存して、端子３０７及び端子３０８の間の電圧Ｖｏｕｔを出力するものとする。回路３０４、回路３０５、回路３０６は任意の回路であり感度の説明には直接影響しないため、ここでは詳細な説明はしない。
　トランジスタ３０１は、前述のトランジスタ２０１と同様に図３のように配置されるものとする。トランジスタ３０１の幅Ｗ１を変化させてシミュレーションを行い、出力電圧Ｖｏｕｔを算出する。その結果、トランジスタ３０１の幅Ｗ１がＷｍの時に出力電圧ＶｏｕｔがＶｍであり、トランジスタの幅Ｗ１がＷｎの時に出力電圧ＶｏｕｔがＶｎであったとする。このとき、トランジスタ３０１の幅Ｗ１の、出力電圧Ｖｏｕｔに対する感度Ｓ１は、
Figure JPOXMLDOC01-appb-M000003
で求められる。つまり、感度Ｓ１は出力電圧Ｖｏｕｔの変化量をトランジスタ３０１の幅Ｗ１の変化量で割ったものとして求められる。
　また、トランジスタ３０１における配置禁止領域の幅Ｗａは、
Figure JPOXMLDOC01-appb-M000004
により算出することができる。ここで、Ｗ１はトランジスタ３０１の幅、Ｓ１はトランジスタ３０１の幅Ｗ１に対する出力電圧Ｖｏｕｔの感度であり、配置禁止領域の幅Ｗａは感度Ｓ１の絶対値に反比例した値となる。
　次に、信号の伝達遅延時間Ｔｄｌｙをもとに感度を算出する方法の一例を、図８、図９（ａ）及び図９（ｂ）を用いて具体的に説明する。図８の回路図をもとにして、トランジスタ３０１の幅Ｗ１を変化させてシミュレーションを行い、図９（ａ）及び図９（ｂ）に示すような波形結果より、伝達遅延時間Ｔｄｌｙを得たものとする。図９（ａ）はトランジスタ３０１の幅Ｗ１がＷｍの時のものであり、図９（ｂ）はトランジスタ３０１の幅Ｗ１がＷｎの時のものとする。信号の伝達遅延時間Ｔｄｌｙは、入力電圧Ｖｉｎの変化の時刻Ｔ０と、出力電圧Ｖｏｕｔが所望の電圧になる時刻Ｔａ又はＴｂとの差として求められる。すなわち、トランジスタ３０１の幅Ｗ１がＷｍの時には伝達遅延時間Ｔｄｌｙ＝Ｔｍ＝Ｔａ－Ｔ０であり、トランジスタ３０１の幅Ｗ１がＷｎの時には伝達遅延時間Ｔｄｌｙ＝Ｔｎ＝Ｔｂ－Ｔ０である。この場合、トランジスタ３０１の幅Ｗ１の、伝達遅延時間Ｔｄｌｙに対する感度Ｓ２は、
Figure JPOXMLDOC01-appb-M000005
で求められる。つまり、感度Ｓ２は伝達遅延時間Ｔｄｌｙの変化量をトランジスタ３０１の幅Ｗ１の変化量で割ったものとして求められる。
　また、トランジスタ３０１における配置禁止領域の幅Ｗａは、
Figure JPOXMLDOC01-appb-M000006
により算出することができる。ここで、Ｗ１はトランジスタ３０１の幅、Ｓ２はトランジスタ３０１の幅Ｗ１に対する伝達遅延時間Ｔｄｌｙの感度であり、配置禁止領域の幅Ｗａは感度Ｓ２の絶対値に反比例した値となる。
　次に、出力インピーダンスＺｏｕｔをもとに感度を算出する方法の一例を、図１０を用いて具体的に説明する。図１０は、感度解析を行い、配置図を作成しようとしている回路の概略図である。図１０において破線で囲んだ回路４００は、回路４０３、回路４０４、回路４０５、及びトランジスタ４０１からなり、端子４０２及び端子４０６から見た出力インピーダンスをＺｏｕｔとする。回路４０３、回路４０４、回路４０５は任意の回路であり感度の説明には直接影響しないため、ここでは詳細な説明はしない。
　トランジスタ４０１は、前述のトランジスタ２０１と同様に図３のように配置されるものとする。トランジスタ４０１の幅Ｗ１を変化させてシミュレーションを行い、出力インピーダンスＺｏｕｔを求める。その結果、トランジスタ４０１の幅Ｗ１がＷｍの時に出力インピーダンスＺｏｕｔがＺｍであり、トランジスタ４０１の幅Ｗ１がＷｎの時に出力インピーダンスＺｏｕｔがＺｎであったとする。このとき、トランジスタ４０１の幅Ｗ１の、出力インピーダンスＺｏｕｔに対する感度Ｓ３は、
Figure JPOXMLDOC01-appb-M000007
で求められる。つまり、感度Ｓ３は出力インピーダンスＺｏｕｔの変化量をトランジスタ４０１の幅Ｗ１の変化量で割ったものとして求められる。
　また、トランジスタ４０１における配置禁止領域の幅Ｗａは、
Figure JPOXMLDOC01-appb-M000008
により算出することができる。ここで、Ｗ１はトランジスタ４０１の幅、Ｓ３はトランジスタ４０１の幅Ｗ１に対する出力インピーダンスＺｏｕｔの感度であり、配置禁止領域の幅Ｗａは感度Ｓ３の絶対値に反比例した値となる。
　なお、以上の変形例でもトランジスタ３０１，４０１の長さ方向は配置禁止領域を設けないこととし、トランジスタ３０１，４０１の長さＬ１に対する感度は求めないが、長さＬ１に関しても幅Ｗ１で求めた感度と同様に求めてもよい。また、配置禁止領域の長さはトランジスタ３０１，４０１の長さと同じＬ１として扱うが、これに限らない。
　《実施形態２》
　図１１は、図１の処理フロー１０に配線禁止領域の大きさを算出する素子を制限する工程を追加した処理フローの一例である。素子リスト１００２は回路に含まれる素子すべて、あるいは回路の複数の素子をリスト化したものである。感度情報１００３は素子リスト１００２にある素子の感度情報である。処理フローは、素子リスト１００２と感度情報１００３とを元に、所定の範囲内の感度の素子を抽出して素子リスト１００４を作成する素子抽出工程１０００と、素子リスト１００４から配置禁止領域を配置する素子を指定する素子指定工程１００１とを図１の処理フロー１０に加えたものとなっている。
　素子抽出工程１０００では、素子リスト１００２にある素子の中で、感度が所定の値以上の素子と、感度が所定の値以下の素子とを除外して、素子リスト１００４を作成する。素子指定工程１００１では、設計者が素子リスト１００４から配置禁止領域を配置する素子を指定する。なお、所定の条件を加えて自動で指定してもよい。次の処理フロー１０以降は、実施形態１と同じになる。
　以下、本フローの動作を、図２に示す回路のトランジスタ２０１の感度が図１２及び図１４の感度Ｓ０を示した場合で説明する。なお、素子抽出工程１０００で素子を除外する感度は０．５以下及び１００以上とする。トランジスタ２０１が図１２に示す感度であった場合、出力電流Ｉｏｕｔに対する感度Ｓ０は１００００となっている。所定の感度以上であるため、素子抽出工程１０００でトランジスタ２０１は素子リスト１００４から除外され、配置禁止領域が配置されない。同様にトランジスタ２０１が図１４に示す感度であった場合、感度Ｓ０が０．０１であるため所定の感度以下となって、素子リスト１００４から除外され、配置禁止領域が設定されないことになる。
　このフローの効果を説明するために、図１２及び図１４の感度のトランジスタ２０１を図１に示すフローで処理した場合を使って説明する。図１２の感度１００００であった場合、配置禁止領域の大きさを算出すると、図１２に示すように配置禁止領域の幅Ｗａは２．０００２μｍとなる。このような配置禁止領域を配置図に配置しても、値が丸められ、図１３で示すように、トランジスタ２０１の幅Ｗ１が配置禁止領域１０４の幅Ｗａと重なった状態になる。配置図にはグリッドと呼ばれる最小単位が存在し、素子はグリッドに沿って配置しなければならないため、グリッド以下の長さは丸める必要がある。グリッドは加工寸法等に由来するもので、ある程度の長さ以下にすることができない。このように感度が所定の値以上である場合、配置禁止領域１０４の幅Ｗａとトランジスタ２０１の幅Ｗ１との差が１グリッド以下になってしまうため、有効な配置禁止領域を配置することができなくなる。また、一般的には感度が高い場合、製造時のばらつきだけで特性が変化することを意味するため、感度が小さくなるように、回路の修正により感度を変えてしまう。このように感度が大きい場合、有効な配置禁止領域が配置できないか、あるいは回路修正を行う必要があるため、素子指定を行う前に除外する。
　次に、図１４の感度０．０１で配置禁止領域の大きさを算出すると図１４で示すように配置禁止領域１０４の幅Ｗａは２０２μｍとなる。これは図１５で示すように、指定した素子の２００倍の領域を占めることになり、素子を配置できない領域が大きすぎて、適切な配置禁止領域といえない。また、配置禁止領域１０４の大きさが、指定した素子の２倍以上の場合、製造時のばらつきの影響を考慮すると、本発明のように、配置禁止領域を確保するよりも、新たな素子を追加するほうが期待通りの特性を得られる場合がある。このように感度が所定の値以下の場合には、配置禁止領域が大きすぎるため、配置禁止領域の大きさを算出する素子から除外する。
　以上のように、感度を用いて配置禁止領域の大きさを算出すると、配置禁止領域を配置する素子の数が減るため、配置禁止領域を配置する素子を指定する作業の効率が上がる。
　なお、本実施形態では回路の出力電流Ｉｏｕｔに対する感度Ｓ０を以て説明したが、実施形態１の変形例として説明したような他の回路特性に対する感度を用いる場合でも本実施形態は有効である。
　本発明に係る半導体集積回路の設計方法は、配置禁止領域を適切な大きさで確保することにより、再レイアウト時の素子の入れ替えが容易になり、レイアウト設計期間を短縮することができるため、有用である。
１０　処理フロー
１００　配置禁止領域算出工程
１０１　配置禁止領域配置工程
１０２　指定素子
１０３　感度情報
１０４　配置禁止領域
１０５　配置図
２００　回路
２０１　トランジスタ
２０２　端子
２０３，２０４，２０５　回路
３００　回路
３０１　トランジスタ
３０２，３０３　端子
３０４，３０５，３０６　回路
３０７，３０８　端子
４００　回路
４０１　トランジスタ
４０２，４０６　端子
４０３，４０４，４０５　回路
１０００　素子抽出工程
１００１　素子指定工程
１００２　素子リスト
１００３　感度情報
１００４　素子リスト
１３００　予約素子配置部
１３０１　指定素子
１３０２　予約素子記憶部
１３０３　配置図
１４０１　指定素子
１３０２　予約素子

Claims (6)

  1. 　メモリを有する計算機における半導体集積回路の設計方法であって、
    　前記計算機は、
    　指定素子及び前記指定素子の第１のパラメータの変化が第２のパラメータへ与える影響を示す情報である感度情報から、前記指定素子の配置禁止領域の大きさを算出する工程と、
    　算出した前記配置禁止領域の大きさを前記メモリに保存する工程と、
    　保存した前記配置禁止領域の大きさを前記メモリから出力して、当該大きさを持つ配置禁止領域を配置図中に配置する工程とを実行し、
    　前記第２のパラメータは、前記指定素子を含む少なくとも１つの素子からなる回路の特性を示すパラメータであることを特徴とする半導体集積回路の設計方法。
  2. 　請求項１記載の半導体集積回路の設計方法において、
    　前記第１のパラメータは前記指定素子の構造を示すパラメータであることを特徴とする半導体集積回路の設計方法。
  3. 　請求項１記載の半導体集積回路の設計方法において、
    　前記配置禁止領域の大きさを算出する工程では、前記計算機が、前記指定素子の大きさと、前記感度情報の逆数とより、前記配置禁止領域の大きさを算出することを特徴とする半導体集積回路の設計方法。
  4. 　請求項１記載の半導体集積回路の設計方法において、
    　前記配置禁止領域を配置する工程では、前記計算機が、前記指定素子を内包するように前記配置禁止領域を配置することを特徴とする半導体集積回路の設計方法。
  5. 　請求項４記載の半導体集積回路の設計方法において、
    　前記配置禁止領域を配置する工程では、前記計算機が、前記配置禁止領域と前記指定素子との上辺同士及び下辺同士の距離が等しく、かつ左辺同士及び右辺同士の距離が等しくなるように前記配置禁止領域を配置することを特徴とする半導体集積回路の設計方法。
  6. 　請求項１記載の半導体集積回路の設計方法において、
    　前記計算機は、前記感度情報が所定の条件を満たす素子を前記指定素子として選択することを特徴とする半導体集積回路の設計方法。
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* Cited by examiner, † Cited by third party
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