JP4748867B2 - 集積回路装置 - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 27
- 239000010410 layer Substances 0.000 description 161
- 239000004065 semiconductor Substances 0.000 description 65
- 238000000034 method Methods 0.000 description 23
- 238000013461 design Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 14
- 238000007689 inspection Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- 238000012360 testing method Methods 0.000 description 12
- 230000008859 change Effects 0.000 description 10
- 230000006870 function Effects 0.000 description 8
- 230000010354 integration Effects 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 230000005670 electromagnetic radiation Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000005192 partition Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000911772 Homo sapiens Hsc70-interacting protein Proteins 0.000 description 1
- 101000710013 Homo sapiens Reversion-inducing cysteine-rich protein with Kazal motifs Proteins 0.000 description 1
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 1
- -1 ST11 Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 108090000237 interleukin-24 Proteins 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置の配線構造及びその形成方法に係り、特に、配線における電圧降下量の適正化対策に関する。
【０００２】
【従来の技術】
集積回路，例えばデジタル回路においては、回路を構成する要素として、ＡＮＤゲート，ＮＯＲゲートなどの論理ゲートが使用されている。そして、論理ゲートを回路として構成するための単位がセルと呼ばれている。デジタル回路内においては、論理ゲートの種類に応じた種々の機能を有するものが準備されていて、各種のセルを組み合わせることによって、デジタル回路全体が必要な機能が得られる。
【０００３】
一般的に、デジタル回路においては、多数のセルが配置された領域の上方にグランド配線層と電源配線層とが設けられている。そして、セルを横に並べ、各セルの電源配線とグランド配線とが各々つながる構造になっている。この横に並べたセル群をセル行と呼ぶことにする。
【０００４】
また、セルは回路を構成するために必要となる電子素子、例えば、ＭＯＳトランジスタを構成要素として含んでいる。例えば、ＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む回路であり、ＣＭＯＳインバータ回路の電源端子はセルの電源配線に、グランド端子はセルのグランド配線に接続されている。ただし、本明細書において、回路とは、電子素子を配線によって接続した部分の意味（広義）であり、閉回路（狭義）を意味するものではない。たとえば、ＣＭＯＳインバータ回路とは、電源端子，グランド端子が、電源配線，グランド配線にそれぞれ接続されていない状態にあるものをいう。
【０００５】
図１０は、従来のセルで構成されたデジタル回路におけるセル配置領域，電源配線及びグランド配線の構造を示す平面図である。同図に示すように、セル配置領域において、図中縦方向に複数個のセル行１０５ｘが配置されていて、各セル行は複数のセル１０５を図中横方向に並べて構成されている。セル配置領域は、図中縦方向に延びる集合電源配線１０７ａ及び集合グランド配線１０７ｂと、図中横方向に延びる分配電源配線１０８ａ及び分配グランド配線１０８ｂとによって挟まれている。そして、両側の集合電源配線１０７ａ，集合グランド配線１０７ｂから、素子電源配線１０６ａ，素子グランド配線１０６ｂを介して、各セル１０５に電源電圧，接地電圧がそれぞれ供給されるように構成されている。また、集合電源配線１０７ａ，集合グランド配線１０７ｂは、スルーホール接続端子１０９ａ−１，１０９ｂ−１を介して、それぞれ分配電源配線１０８ａ，分配グランド配線１０８ｂに接続されている。ただし、図１０には示されていないが、半導体集積回路装置の断面構造においては、各配線層の間は層間絶縁膜によって絶縁されており、層間絶縁膜を開口して形成されたスルーホールを埋める導体部材をスルーホース接続端子という。
【０００６】
なお、この明細書においては、電源配線及びグランド配線を総称して「電圧供給配線」という。
【０００７】
ここで、図中横方向に延びている素子電源配線１０６ａ，素子グランド配線１０６ｂ，分配電源配線１０８ａ及び分配グランド配線１０８ｂは、ある１つの配線層中に設けられている。一方、図中縦方向に延びる集合電源配線１０７ａ及び集合グランド配線１０７ｂは、別の配線層中に設けられている。また、半導体集積回路装置が設けられている半導体チップには、分配電源配線１０８ａ及び分配グランド配線１０８ｂにそれぞれ接続される電源パッド及びグランドパッドが最上の配線層に設けられており、電源パッド及びグランドパッドを介して半導体チップの外部の電源供給配線及びグランド供給配線に電気的に接続することが可能に構成されている。
【０００８】
このように、平面図に示される状態では、各々同じ配線層中に設けられて図中横方向に延びる素子電源配線１０６ａ及び素子グランド配線１０６ｂは、別の配線層中に設けられて図中縦方向に延びる集合電源配線１０７ａ及び集合グランド配線１０７ｂと交差している。そして、電源配線１０６ａと集合電源配線１０７ａとの交差点において、スルーホール接続端子１０９ａ−２を介して電源配線１０６ａと集合電源配線１０７ａとが互いに接続されている。また、グランド配線１０６ｂと集合グランド配線１０７ｂとの交差点において、スルーホール接続端子１０９ｂ−２を介してグランド配線１０６ｂと集合グランド配線１０７ｂとが互いに接続されている。
【０００９】
以上のように、各配線層中には、それぞれある方向に延びる複数の配線があり、かつ、相異なる配線層中の配線同士の配線との交差点には、必要に応じてスルーホール接続端子が設けられているために、同図に示す配線以外の配線を各配線層に配置するには工夫を要する。例えば、各配線層に信号配線を配置するときには、交差点を避けながら信号配線を配置しなければならない。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体集積回路層の配線構造においては、以下のような不具合があった。
【００１１】
上記従来の構造においては、交差点の存在が信号配線の配置の自由度を制約する要素となっており、交差点により、信号配線に割り当てられる配線面積が少なくなっていることがわかる。さらに、分配電源配線１０８ａと分配グランド配線１０８ｂとは同じ配線層（第１の配線層）に設けられ、セル１０５の素子電源配線１０６ａと素子グランド配線１０６ｂとは同じ配線層（第１の配線層）に設けられている。そのため、分配電源配線１０８ａと分配グランド配線１０８ｂとの直下方には、セル行１０５ｘを配置することができない。そのような配置状態では、セル行１０５ｘの素子電源配線１０６ａ，素子グランド配線１０６ｂと、分配電源配線１０８ａ，分配グランド配線１０８ｂとが互いに接触して、双方の素子電源配線１０６ａと素子グランド配線１０６ｂが短絡してしまうためである。つまり、分配電源配線１０８ａ，分配グランド配線１０８ｂの面積分のセル配置領域が失われしまうことがわかる。
【００１２】
つまり、従来の配線の構造は、一つの半導体チップに集積される回路が、１つのデジタル回路であったり、１つのＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）であるなど、比較的少ない種類の要素回路を集積する半導体チップに対して適したものである。その場合、配線層数は２層程度であることが多い。このように、配線層数が少ないことから、従来は信号配線に必要な領域の面積の確保に重点が置かれている。
【００１３】
ところが、今後の半導体チップには、デジタル回路，ＳＲＡＭ，ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ），フラッシュ・メモリ，アナログ回路などの回路の複数個を混載したものが現れる。また、プロセス技術の向上によって半導体集積回路装置中の要素が微細化されるので、デジタル回路自体の集積度もより高くなることが予想される。
【００１４】
そのため、今後の半導体集積回路装置においては、各要素回路の電圧供給配線，信号配線に必要な配線面積が増大し、配線層数も必然的に増加することが必然の成り行きである。近い将来には、例えば６〜１０層程度の配線層をもつ半導体集積回路装置が主流になる可能性が高まっている。さらに、消費電力低減の観点だけでなく、プロセス技術の向上によってトランジスタの微細化が可能になると、トランジスタの円滑な動作を確保する観点からも、トランジスタの電源電圧の低電圧化が要求されるようになってきている。
【００１５】
そして、電源電圧が低電圧化された半導体集積回路装置内においては、電圧供給配線中における電圧降下に対する許容度が小さくなる。例えば電源電圧のわずかな低下によって、回路中のトランジスタなどの動作速度が大きく低下するからである。つまり、今後の半導体集積回路装置においては、回路の動作時における電源の電圧降下に対する制約が強くなる。電圧降下としては、配線の抵抗に起因するもの（ＩＲドロップ）がもっとも大きな割合を占めているので、電圧供給配線の配線抵抗を小さくする必要が生じる。また、信号配線においても、信号の遅延をできるだけ小さくするには抵抗を小さくすることが有効である。配線抵抗を小さくするためには、配線の材料の選択だけでなく配線の面積の増大などの対策が必要となってくる。そして、電圧供給配線の面積の増大のためには、配線層の数の増加や、線幅の拡大が有効であるが、配線層数の増加は集積回路装置の製造コストの増大を招くおそれが大きい。一方、電圧供給配線の数が多くなると、その分、信号配線を配置するためのスペースが狭められる。
【００１６】
このように、単に電圧供給配線の総面積を増大させるだけでは、製造コストの増大や、信号の遅延などの特性の悪化を招くおそれがある。
【００１７】
一方、半導体集積回路装置の電源配線には、電磁輻射ノイズ、一般に、ＥＭＩと呼ばれている弊害を引き起こすという不具合もある。電磁輻射ノイズについては、公的に定められた量よりも小さくしなければならないという厳しい製品品質への要求がある。電磁輻射ノイズは、半導体集積回路装置などが外部の端子と接続するためのスルーホール接続端子部分（例えば、パッケージのリード、ワイヤなど）に流れる電流の時間変化に対するインダクタンス成分によって発生することが知られている。電磁輻射ノイズの抑制方法の１つとして、電源とグランド間に容量を設ける方法があるが、大面積を要する容量を設けることによって、セルや配線のための面積が削られるという不具合を招く。
【００１８】
今後の半導体集積回路装置における電源配線やグランド配線の構造は、以上のような不具合を回避しうる構造となっている必要がある。
【００１９】
また、もう１つの大きな問題として、今後の半導体集積回路装置の構成が多種の回路の混載化によって複雑化するとともに、スルーホール接続端子数の増大と微細化とに伴う問題がある。スルーホール接続端子数の増大とスルーホール接続端子の微細化により、接続状態の不良が発生確率が大幅に高くなるおそれがあり、接続状態の不良は予期しない電圧降下を招くだけでなく、配線の局所的な電流密度の増大による回路全体の動作不良を招くおそれがある。そのため、スルーホール接続端子の接続状態を容易に検査する手段が要請されている。
【００２０】
特に、電圧供給配線の構造に含まれる各配線同士の間を接続するスルーホール接続端子の接続状態が、接続か非接続かは、電圧降下量が設計値になるか否かに関係する。接続されているはずのスルーホール接続端子が非接続である場合、非接続のスルーホール接続端子における電流経路が断たれるので、電圧降下量は設計値よりも増加する。
【００２１】
また、電圧供給配線の面積を最小に近づければ、配線幅は小さくなり、スルーホール接続端子数も少なくなるので、配線の電流密度は許容値に近づき、設計マージンが減少する。スルーホール接続端子の電流密度についても同様である。また、今後、半導体集積回路装置のスルーホール接続端子も、その他の要素部分と同様に微細化する。微細化が進行すれば、スルーホール接続端子の接続状態を保証する必要が強まる。
【００２２】
さらに、近年、注目されている一つの半導体チップと他の半導体チップを貼り合わせによって接続する場合や、半導体チップとその半導体チップの動作にとって必要な電圧供給配線や信号配線を含んだ他の集積基板、いわば、マイクロ基板とを貼り合わせによって接続する場合なども、貼り合わせの接続端子の接続状態を検査する必要は重要である。
【００２３】
本発明の目的は、集積回路装置，特に半導体集積回路装置における上述のような不具合を回避しつつ、電子素子の微細化，回路構成の複雑化，各種回路の混載化（高集積化）に適した配線構造及びその形成方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の第１の集積回路装置は、複数の電子素子を含む回路部を有する集積回路装置において、上記回路部の高電位側端子に接続される複数の第１の素子電圧供給配線と、上記回路部の低電位側端子に接続される複数の第２の素子電圧供給配線と、上記複数の第１の素子電圧供給配線に接続される第１の集合電圧供給配線と、上記複数の第２の素子電圧供給配線に接続される第２の集合電圧供給配線と、上記第１の集合電圧供給配線に接続され、外部から上記第１の集合電圧供給配線に電圧を供給するための第１の分配電圧供給配線と、上記第２の集合電圧供給配線に接続され、外部から上記第２の集合電圧供給配線に電圧を供給するための第２の分配電圧供給配線とを備え、上記第１及び第２の素子電圧供給配線と、上記第１及び第２の集合電圧供給配線とは、第１の配線層に設けられ、上記第１及び第２の分配電圧供給配線は、上記第１の配線層よりも上層にある少なくとも１つの上層配線層に設けられている。そして、上記第１及び第２の素子電圧供給配線は第１の方向に延びており、上記第１及び第２の集合電圧供給配線、並びに上記第１及び第２の分配電圧供給配線は第２の方向に延びており、上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されており、上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されている。
【００２５】
これにより、第１及び第２の素子電圧供給配線と、第１及び第２の集合電圧供給配線とを共通の第１の配線層に設けることができるので、電圧供給のために必要な配線層の数と配線面積とを削減することができる。
【００２６】
上記上層配線層が、第２の配線層と該第２の配線層の上方に設けられた第３の配線層とを含むことにより、スルーホール接続端子などの接続端子を設けることによる配線面積の削減を小さくすることができる。また、第２の配線層よりも上層にある第３の配線層に信号配線を配置して、信号配線上の信号遷移を容易に測定することが可能になる。
【００２７】
第１のチップと、配線専用基板である第２のチップとを備え、上記第３の配線層は上記第２のチップに設けられており、上記第１の配線層中の電圧供給配線と上記第３の配線層中の電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることにより、接続端子の数を削減することができ、組み立て歩留まりが向上する。
【００２８】
第１のチップと、配線専用基板である第２のチップとを備え、上記回路部と上記第１の配線層とは上記第１のチップに設けられており、上記第１の分配電圧供給配線は上記第２のチップに設けられており、上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることにより、第１の集合電圧供給配線と第１の分配電圧供給配線との接続端子の数を削減することができる。
【００２９】
第１のチップと、配線専用基板である第２のチップとを備え、上記回路部と上記第１の配線層とは上記第１のチップに設けられており、上記第２の分配電圧供給配線は上記第２のチップに設けられており、上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることにより、第２の集合電圧供給配線と、第２の分配電圧供給配線との接続端子の数を削減することができる。
【００３０】
上記第１の集合電圧供給配線と上記第１の分配電圧供給配線との接続部に設けられた第１及び第２の接続端子をさらに備え、上記第１の接続端子と上記第２の接続端子とは、互いにある距離以上離れて配置されていることにより、第１及び第２の素子電圧供給配線における配線の抵抗値の増大を補い、電圧供給に必要な配線層の数と配線面積とを削減することができる。
【００３１】
上記第２の集合電圧供給配線と上記第２の分配電圧供給配線との接続部に設けられた第１及び第２の接続端子をさらに備え、上記第１の接続端子と上記第２の接続端子とは、互いにある距離以上離れて配置されていることによっても、同じ効果が得られる。
【００３２】
本発明の第２の集積回路装置は、電子素子を含む第１及び第２の回路部を有する集積回路装置において、上記第１の回路部の高電位側端子又は低電位側端子に接続される第１の素子電圧供給配線と、上記第１の回路部の低電位側端子又は高電位側端子に接続される第２の素子電圧供給配線と、上記第２の回路部の高電位側端子又は低電位側端子に接続される第３の素子電圧供給配線と、上記第１及び第３の素子電圧供給配線に接続される第１の集合電圧供給配線と、上記第２の素子電圧供給配線に接続される第２の集合電圧供給配線と、上記第１の集合電圧供給配線に接続され、外部から上記第１の集合電圧供給配線に電圧を供給するための第１の分配電圧供給配線と、上記第２の集合電圧供給配線に接続され、外部から上記第２の集合電圧供給配線に電圧を供給するための第２の分配電圧供給配線とを備え、上記第１，第２及び第３の素子電圧供給配線と、上記第１及び第２の集合電圧供給配線とは、第１の配線層に設けられ、上記第１及び第２の分配電圧供給配線は、上記第１の配線層よりも上層にある少なくとも１層の上層配線層に設けられている。そして、上記第１〜第３の素子電圧供給配線は第１の方向に延びており、上記第１及び第２の集合電圧供給配線並びに、上記第１及び第２の分配電圧供給配線は第２の方向に延びており、上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されており、上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されている。
【００３３】
これにより、精度の高い設計に対応しうる構造となるので、電圧供給のための配線層の数と配線面積とをさらに低減することができる。
【００３４】
上記第１の集合電圧供給配線が第１の配線部と第２の配線部とにより構成され、上記第１の配線部は上記第１の素子電圧供給配線に接続されており、上記第２の配線部は上記第３の素子電圧供給配線に接続されており、上記第１の配線部と上記第１の分配電圧供給配線との接続状態を検査するときに、上記第１の配線部と上記第２の配線部とが互いに電気的に分離することが可能に構成されていることにより、第１の配線部と第１の分配電圧供給配線との接続状態の適否を検査することが容易な構成となる。
【００３５】
【発明の実施の形態】
−半導体集積回路装置の平面構造−
図１は、本発明の半導体集積回路装置におけるセル配置領域，電圧供給配線（この明細書においては、電源配線及びグランド配線を総称して「電圧供給配線」という）及びグランド配線の構造を示す平面図である。同図に示すように、セル配置領域において、図中縦方向に複数個のセル行１ｘが配置されていて、各セル行１ｘは複数のセル１を図中横方向に並べて構成されている。セル配置領域は、図中縦方向に延びる集合電源配線３ａ及び集合グランド配線３ｂ（両者を総称して、「集合電圧供給配線」という）と、同じく図中縦方向に延びる分配電源配線４ａ及び分配グランド配線４ｂ（両者を総称して、「分配電圧供給配線」という）とによって挟まれている。
【００３６】
ここで、本実施形態においては、図１０に示す従来のデジタル回路のごとく集合電源配線３ａ，集合グランド配線３ｂがセル配置領域の両側に１対ずつ設けられているのではなく、セル配置領域の図中右側には集合電源配線３ａが配置されており、セル配置領域の図中左側には集合グランド配線３ｂが配置されている。また、セル配置領域の図中右側に配置された集合電源配線３ａに重なって分配電源配線４ａが配置されており、セル配置領域の図中左側に配置された集合グランド配線３ｂに重なって分配グランド配線４ｂが配置されている。そして、集合電源配線３ａから図中左方に延びる素子電源配線２ａを介して各セル１に電源電圧が供給され、集合グランド配線３ｂから図中右方に延びる素子グランド配線２ｂを介して各セル１にグランド電圧が供給されるように構成されている。この明細書では、素子電源配線２ａ及び素子グランド配線２ｂを総称して、「素子電圧供給配線」という。
【００３７】
ここで、図中横方向に延びている素子電源配線２ａ，素子グランド配線２ｂと、図中縦方向に延びている集合電源配線３ａ，集合グランド配線３ｂとはある１つの配線層（第１の配線層）中に配置されている。一方、図中縦方向に延びている分配電源配線４ａ及び分配グランド配線４ｂは、別の配線層（上層配線層）中に配置されている。そして、集合電源配線３ａと分配電源配線４ａとは、スルーホール接続端子５ａを介して互いに接続され、集合グランド配線３ｂと分配グランド配線４ｂとは、スルーホール接続端子５ｂを介して互いに接続されている。ただし、図１には示されていないが、半導体集積回路装置の断面構造においては、各配線層の間は層間絶縁膜によって絶縁されており、層間絶縁膜を開口して形成されたスルーホールを埋める導体部材をスルーホール接続端子という。
【００３８】
一方、第１の配線層においては、素子電源配線２ａと集合電源配線３ａとはスルーホール接続端子を介することなく接続されており、素子グランド配線２ｂと集合グランド配線３ｂとはスルーホール接続端子を介することなく接続されている。
【００３９】
また、いずれかの配線層中には短距離信号配線６と長距離信号配線７とが設けられている。短距離信号配線６は、各先端部の下方に配置されている２つのセルの信号端子同士の間を接続している。長距離信号配線７は、その一端部にあるセルと距離的に離れているセル（図示されていないセル）の信号端子同士の間を接続している。また、信号配線７が分配電源配線４ａと分配グランド配線４ｂの上層の配線層に通過するための通過窓８が設けられている。
【００４０】
なお、分離線として示されている破線は、ここでの説明には関係しない。この分離線については後述する。
【００４１】
−電圧供給配線構造−
次に、電圧供給配線の構造について詳細に説明する。説明をわかり易くするために、電圧供給配線の構造を第１の構造と第２の構造とに分解して考えることにする。以下の説明では、電源電圧供給配線の構造を例に採るが、グランド配線の構造についても同様である。まず、電圧供給配線の第１の構造は、例えば、セル１の素子電源配線２ａ及び素子グランド配線２ｂと、集合電源配線３ａ及び集合グランド配線３ｂと、スルーホール接続端子５ａ，５ｂとによって構成されている部分、つまり第１の配線層及びスルーホール接続端子の部分を含む構造である。
【００４２】
図１において破線によって囲まれた単位構造は、図１には示されていないが、集積回路装置中でマトリックスに配置されて、全体が大構造となっている。そして、この大構造が一つの機能を有するデジタル回路である。この大構造については、後に、図３及び図４を参照しながら詳細に説明する。
【００４３】
ところで、第１の構造における配線の電圧降下量には、以下に説明するような性質がある。例として、スルーホール接続端子５ａの電圧が一定値になっていて、単位構造に含まれるセル１が消費する電流は、各セル１に均等に分布して流れるものとする。さらに、単位面積の電圧供給配線の抵抗値，いわゆるシート抵抗値が変わらないとする。このとき、単位構造の縦横の寸法比を一定として、単位構造の面積が小さくなったとすると、電圧が一定値であるスルーホール接続端子５ａから各セル１までの距離が短くなるので、セル１を電流源とすると、スルーホール接続端子５ａから各電流源までの距離が短くなることになる。つまり、セル１の素子電源配線２ａの幅や、集合電源配線４ａの幅が変わらない場合、電圧値が一定であるスルーホール接続端子５ａと各電流源（セル１）との間の電源配線抵抗（素子電源配線２ａ及び集合電源配線３ａ全体の抵抗，つまり電流が流れる経路中の配線全体の抵抗）が小さくなることを意味する。そして、単位構造の消費電流が変わらないとすると、電源配線抵抗が小さくなっているので、スルーホール接続端子５ａと各電流源（セル１）との間の配線経路における電圧降下量は小さくなることがわかる。
【００４４】
反面、単位構造の消費電流は一定ではなく、スルーホール接続端子５ａと各電流源（セル１）との間の配線経路における電圧降下量が一定であるとすると、オームの法則から、電源配線抵抗が小さくなっているので、消費電流は増大してもよいことになる。同じ様に考えて、単位構造の面積が大きくなった場合、電圧降下量を一定にすると、消費電流は小さくしなければならない。この関係は、下記式（１）
Ｖｄ＝（Ｓｂ）ｘ（Ｉｂ） （１）
とする反比例の関係に似ている。ここで、Ｖｄは電圧降下量、Ｓｂは単位構造の面積、Ｉｂは消費電流である。上記式（１）から、電圧降下量Ｖｄを小さくするためには、面積と消費電流の積（Ｓｂ）ｘ（Ｉｂ）を小さくする必要があることがわかる。
【００４５】
図５（ａ）は、配線構造曲線及び回路特性直線を用いた電流及び面積の決定方法を説明するための図である。
【００４６】
図５（ａ）において、縦軸は単位構造の面積Ｓｂを表し、横軸は電流Ｉｂを表しており、パラメータとして電圧降下量Ｖｄを採用している。ここで、上述のように、単位構造の面積Ｓｂは単位構造の電圧供給配線抵抗と関数関係を有している。その点において、式（１）中の面積Ｓｂを抵抗に置き換えれば、オームの法則の式になる。そして、図５（ａ）に示す配線構造曲線を関数関係として表す式を配線構造式と呼ぶことにする。図５（ａ）においては、３つの電圧降下量Ｖｄに対する３つの配線構造曲線を示している。図中、左方の配線構造曲線ほど電圧降下量Ｖｄが小さい。
【００４７】
また、図５（ａ）には、比例直線である回路特性直線が示されている。この回路特性直線は、電圧供給配線の設計を行おうとしている機能回路に使用されているセル群の総面積Ｓｂｂと総消費電流Ｉｂｂの比Ｓｂｂ／Ｉｂｂを一定に保ち、機能回路を１つの単位構造を構成するセル群に分けたときの単位構造の面積Ｓｂと消費電流Ｉｂとの関係式（２）
Ｓｂ＝（Ｓｂｂ／Ｉｂｂ）ｘ（Ｉｂ） （２）
である。ここで、機能回路とは、後述する図３，図４，図７などに示される設計対象回路に相当する。図５（ａ）において、回路特性直線（回路特性式が示す比例関係を表す直線）よりも上方の領域は、以下のような意味を持っている。その領域内の点における面積Ｓｂに分けられた単位構造中のセル群の消費電流は、その点が示す消費電流Ｉｂよりも大きいことになる。従って、この領域Ｒａの面積を与えるようなセル群の単位構造への分け方は、配線構造曲線が示す消費電流の目標値によって決定されるので、面積については分けた後のセルの配置面積よりも大きくなる。つまり、消費電流は、配線構造曲線が示す値にすることができるが、面積には余裕が生じ、セル配置領域と電圧供給配線領域に隙間ができてしまう。結局、単位構造に未使用領域が生じるので、単位構造におけるセルの集積度が低下する。
【００４８】
一方、図５（ａ）における回路特性直線よりも下側の領域Ｒｂは、上側の領域Ｒａとは逆に、分けたセル群の面積は配線構造曲線が示す目標値に対応させることができるが、消費電流は目標値より小さくなる。結局、電圧降下量Ｖｄが目標値よりも小さくなることから、電圧供給配線幅に余裕があることになり、電圧供給配線に無駄な配線領域が存在していることになる。機能回路のセル群は、回路特性式によって示される面積と消費電流になるように、単位構造に分けるのが双方とも無駄のない設計が行うことができることがわかる。つまり、設計目標の電圧降下量の配線構造曲線と回路特性直線との交点が示す面積と消費電流とに応じて、機能回路のセル群を単位構造に分けることにより、電圧供給配線面積の無駄をできるだけ小さくするよう配線構造を最適化することができる。
【００４９】
なお、配線構造曲線と回路特性直線との間に、必ず一つの交点が存在する。それは、２つの線が反比例曲線と比例直線であるからである。さらに、電圧供給配線の構造に拘わらず配線構造曲線は反比例曲線になるので、電圧供給配線の第１の構造がここで採用している構造とは異なる構造であっても反比例曲線は存在する。第１の構造が違っても、ある目標値の電圧降下量Ｖｄを実現するように分けられたセル群の単位構造が存在することがわかる。
【００５０】
ところで、素子電源配線２ａの構造はそのままとして、集合電源配線３ａの幅を変更しても、図５（ａ）に示す配線構造曲線が存在しているので、配線構造曲線と回路特性直線との交点も存在し、この交点の面積及び消費電流を与えるようにセル群を単位構造に分けることができることに変わりはない。そこで、集合電源配線３ａの配線幅が最小になるように電源配線設計を行うことにする。集合電源配線３ａの配線幅を小さくすると配線抵抗値は増加する。その結果、単位構造の配線抵抗が増加するが、単位構造の面積を小さくすることによって、電圧降下量Ｖｄを目標値にすることができる。あるいは、単位構造に含まれるセルの消費電流を小さくすることでも電圧降下量Ｖｄを目標値にすることができる。どちらかの対応策、あるいは、両方の対応策によって、設計目標である電圧降下量の単位構造を必ず得ることができる。
【００５１】
なお、以上の説明及び以下の説明においては、電源配線構造についてのみ説明するが、グランド配線構造についても電源配線構造と同じ議論が成り立つ。
【００５２】
また、上述の説明では、座標系に直線，曲線を描いて配線の設計を行なう手順について説明したが、これは設計が可能であることを示すためである。現実には、ほとんどの場合、配線構造式と回路特性式との連立方程式の解を求める手順を採ることになる。
【００５３】
−配線構造の設計手順−
図６は、電圧供給配線の構造の設計手順を示すフローチャート図である。
【００５４】
まず、ステップＳＴ１０で、電圧供給配線の構造の形状を決定する。ここでは、セルの素子電源配線２ａ，素子グランド配線２ｂ，集合電源配線３ａ及び集合グランド配線３ｂの形状と、分配電源配線４ａと集合電源配線３ａとの間を接続するスルーホール接続端子５ａの位置、及び分配グランド配線４ｂと集合グランド配線３ｂとの間を接続するスルーホール接続端子５ｂの位置を決定する。つまり、単位構造を決定する。
【００５５】
次に、ステップＳＴ１１で、電源配線とグランド配線に対する条件を決定し、後のステップＳＴ１３で決定する配線構造式の条件を与える。例えば、後述するように、集合電源配線３ａと集合グランド配線３ｂの形状を配線の許容電流密度を満たすように設計するなどである。
【００５６】
次に、ステップＳＴ１２で、電圧降下量Ｖｄを決定し、後のステップＳＴ１３で決定する配線構造式の条件を与える。
【００５７】
次に、ステップＳＴ１３で、上記各ステップＳＴ１０〜１２の処理で得られた配線形状や条件を用いて、設計対象の回路の配線構造式を決定する。ここでは、設計対象となる回路に適切と思われる電源配線の単位構造の面積と消費電流と電圧降下量の反比例式（１）（配線構造曲線）を決定する。
【００５８】
次に、ステップＳＴ１４で、設計対象の回路の面積と消費電流とに応じて得られる回路特性式（２）（回路特性直線）を決定する段階である。ここでは、設計対象の回路を単位構造の回路に分けた後の単位構造の回路の面積と消費電流との比例関係が得られる。
【００５９】
次に、ステップＳＴ１５で、配線構造曲線（１）と回路特性直線（２）との交点を求め、両者の交点における面積と消費電流を得る。
【００６０】
次に、ステップＳＴ１６で、ステップＳＴ１５で求めた面積と消費電流とに応じて、単位構造の素子電源配線２ａの配線幅と、集合電源配線３ａと分配電源配線４ａとの間を接続するスルーホール接続端子５ａの位置と、集合グランド配線３ｂと分配グランド配線４ｂとの間を接続するスルーホール接続端子５ｂの位置とを決定する。
【００６１】
上述の考察から、集合電源配線３ａの配線幅は、単位構造の面積を小さくすることで、いくらでも小さくすることができるように思われる。しかしながら、実際には、集合電源配線幅を決定するために考慮すべき事項として、配線抵抗値以外に、電流による配線劣化、いわゆる、エレクトロマイグレーションの発生があり、エレクトロマイグレーションを抑制するように適切な配線幅を決定することが必要である。このエレクトロマイグレーションを抑制するための基準は、一般に、配線の電流密度が規定値を超えないこととして設定されている。従って、集合電源配線３ａの幅の最小値は、分けられたセル群（単位構造中のセル群）の消費電流Ｉｂから算出される電流密度が規定値と等しいときの値である。
【００６２】
エレクトロマイグレーションを抑制するために規定されている電流密度から集合電源配線３ａの幅を決定する場合においても、配線抵抗値で考えたように、分けられたセル群をさらに細分化すると、細分化された後のセル群は消費電流も細分化されているので、集合電源配線幅を小さくすることができる。もちろん、エレクトロマイグレーション抑制のために規定されている電流密度以下としなければならない。
【００６３】
一般には、プロセス上配線の厚みは一定と考えることができるので、電流密度が一定であるならば、電流と配線幅の比は一定である。ところで、電流と配線幅の比が一定ならば、オームの法則から、配線の長さと厚みが一定のときには、配線における電圧降下量は一定である。つまり、電流密度を一定にして、配線幅を小さくするならば、配線における電圧降下量は一定である。
【００６４】
−セル群の細分化−
図５（ｂ）は、分けられたセル群をさらに４つの単位構造に細分化するときの配線構造及びスルーホール接続端子の構造の変化を示す図である。図５（ｂ）の上図は細分化する前の構造を示し、図５（ｂ）の下図は４つに細分化した後の構造を示している。図５（ｂ）においては、理解を容易にするために、電源配線のみが示され、グランド配線の図示は省略されている。後述するように、図３及び図４においては、単位構造の集合電源配線上のスルーホール接続端子は一つのスルーホール接続端子で表現されているが、図５（ｂ）では、理解を容易にするために、細分化された単位構造に一つのスルーホール接続端子２５を設けた状態が示されている。
【００６５】
図５（ｂ）の上図に示すように、細分化前においては、単位構造に分けられたセル群２３（点線参照）の側方にある集合電源配線２４から図中横方向に延びている配線が素子電源配線である。そして、集合電源配線２４と分配電源配線（図示せず）との間を接続するためのスルーホール接続端子２５が設けられているとする。次に、図５（ｂ）の下図に示すように、各セル群２３をさらに４つのセル群２６に細分化すると、新たに生成された単位構造ごとに、集合電源配線２７と、集合電源配線２７と分配電源配線（図示せず）との間を接続するスルーホール接続端子２８とが形成される。ただし、図５（ｂ）の下図においては、細分化後のセル群２６については、図中左上の部分の単位構造のみが示されており、他の部分は見やすくするために図示が省略されている。単位構造の縦横比は、細分化前と細分化後とで同じである。細分化後のセル群２６の消費電流は、細分化前のセル群の１／４になる。従って、集合電源配線幅を細分化前の１／４にすることができる。スルーホール接続端子２８の面積も、配線幅と同様に、その電流密度が細分化前のスルーホール接続端子２５と等しくなるように面積は１／４になる。
【００６６】
ここで、図５（ｂ）の下図に示される４つに細分化されたセル群２６の集合電源配線２７の面積を足し合わせると、細分化される前の面積の１／２になる。つまり、縦方向の長さは同じであるので、細分化される前の配線幅を１＋１＝２であるとすると、細分化後は１／４＋１／４＋１／４＋１／４＝１であって、細分化前の集合電源配線幅の半分になっている。
【００６７】
一方、分配電源配線と集合電源配線のスルーホール接続端子２５とスルーホール接続端子２８の面積の総和は変わらない。細分化前は面積１のスルーホール接続端子が４個で、総面積は４である。スルーホール接続端子における電流密度は変わらないとすると、細分化後にスルーホール接続端子の面積が１／４となるが、スルーホール接続端子数が１６個となる。つまり、細分化後のスルーホールの総面積は１６／４＝４であるから、細分化の前後におけるスルーホール接続端子の面積の変化はないことがわかる。
【００６８】
以上の例から、集合電源配線とスルーホール接続端子の面積に関して、次のことがわかる。つまり、セル群を分けていくと、スルーホール接続端子の総面積は同じであるが、集合電源配線の総面積は減少するということである。ところで、セル群の区画数を増やすことにより、単位構造の消費電流及び面積が減少するので、電圧降下量も低減する。単位構造の数を増やすこと（つまり細分化すること）により、集合電源配線の総面積が小さくなるだけではなく、単位構造の電圧降下量が小さくなることにもなる。電圧供給配線は配線面積が小さく、電圧降下量が小さいほど、より好ましい配線構造であることから、このように細分化された配線構造は優れた構造であるといえる。
【００６９】
以上の説明では、素子電源配線及び集合電源配線について説明したが、素子グランド配線及び集合グランド配線についても、上述のような細分化による利益を得ることができる。
【００７０】
また、セル群の区画数を増やすことによって、セルの素子電源配線と素子グランド配線の長さが短くなる。このため、配線に接続されるセル数が減少するので、配線に流れる電流も小さくなる。その結果、電流密度に余裕ができるので、許容電流密度を満足する範囲で、セルの素子電源配線と素子グランド配線の幅を小さくできる。つまり、素子電源配線と素子グランド配線を含むセルの面積を小さくすることができる。
【００７１】
−第２の構造についての説明−
以上では、第１の構造に対する説明を行なったが、実際には、電圧供給配線の全構造には、第１の構造に加えて、分配電源配線と分配グランド配線が含まれる。そこで、電圧供給配線の第２の構造は、分配電源配線と分配グランド配線の構造であるとする。ここでは、分配電源配線の構造について説明するが、分配グランド配線についても同じ議論が成り立つ。上述の説明においては、第１の構造について、セル群の区画数を増やすことにより利益が得られることを示したが、セル群の区画数を増やすことが第２の構造においては不利益をもたらすことになると、第１の構造における利益が第２の構造における不利益によって相殺されるおそれがある。しかし、以下に説明するように、第２の構造においてもセル群の細分化による利益が得られる。
【００７２】
まず、セル群の区画数を増やすと分配電源配線と集合電源配線とのスルーホール接続端子の数が増加する。スルーホール接続端子はセル群が消費する電流が集まるところであるから、スルーホール接続端子はセル群の電流量に対応する電流源が接続されている所と考えられる。セル群の区画数が増えると、スルーホール接続端子の数が増加するので、電流源が分配電源配線上で均一分布の状態に近づく。もちろん、セル群が細分化されてもトータルのセルの数に変わりはないので、総消費電流は一定である。そして、第２の構造において、電圧供給配線の基本的なパターンが同じであるとすると、電流分布に偏りがあるよりも均一である方が電圧降下量は小さくなる。
【００７３】
図５（ｃ），（ｄ）は、それぞれ電流源を３箇所に配置した場合と、電流源を４箇所に配置した場合とにおける一本の電圧供給配線上の電流分布を説明するための図である。ここでは、図５（ｃ），（ｄ）に示す定電圧源の電圧は同じであるとし、同じ配線構造に同じ総電流値の電流源を３箇所又は４箇所に分けて配置した場合を想定している。また、配線の総抵抗値は同じであるとする。
【００７４】
図５（ｃ）に示すように、電流源を３箇所に分けて配置すると、配線における最大の電圧降下量Ｖdmaxは、下記式（３）
Ｖdmax＝（１／３Ｒ）Ｉ＋（１／３Ｒ）（２／３Ｉ）
＋（１／３Ｒ）（１／３Ｉ）
＝１６／２４（ＲＩ） （３）
で表される。
【００７５】
一方、図５（ｄ）に示すように、電流源を４箇所に分けて配置すると、配線における最大の電圧降下量Ｖdmaxは、下記式（４）
Ｖdmax＝（１／４Ｒ）Ｉ＋（１／４Ｒ）（３／４Ｉ）
＋（１／４Ｒ）（２／４Ｉ）＋（１／４Ｒ）（１／４Ｉ）
＝１５／２４（ＲＩ） （４）
で表される。式（３）と式（４）とを比較するとわかるように、電流源を３箇所から４箇所に増加させることにより、最大の電圧降下量Ｖdmaxが小さくなることがわかる。
【００７６】
なお、電流源をＮ箇所に分けて配置すると、配線における最大の電圧降下量Ｖdmaxは、下記式（５）
Ｖdmax＝１／Ｎ｛１／Ｎ＋２／Ｎ＋３／Ｎ＋…
＋（Ｎ−１）／Ｎ＋Ｎ／Ｎ｝（ＲＩ）
＝１／Ｎ／Ｎ｛（Ｎ＋１）Ｎ／２｝（ＲＩ）
＝（Ｎ＋１）／（２Ｎ）ｘ（ＲＩ） （５）
で表される。したがって、Ｎを無限大とすると、最大降下量Ｖdmaxは１／２（ＲＩ）となる。一般に、セル群の区画数を増加するにしたがって、最大の電圧降下量Ｖdmaxは１／２（ＲＩ）に近づいていく。この特徴は、平面構造の電圧供給配線に関しても同様であり、分配電圧供給配線と集合電圧供給配線のスルーホール接続端子数が増加し、均一に分布することによって、最大の電圧降下量Ｖdmaxは小さくなる。もちろん、セル群を区画しても総消費電流は一定であり、配線の基本的パターンも変化させないものとする。結局、電圧供給配線の第１構造と第２構造との双方において、セル群の区画数を増加させることにより、電圧供給配線設計上の利益が得られることがわかる。つまり、電圧供給配線全体にとって、第１構造の領域を小さくする方が優位である。言い換えると、セル群の区画数が多いほど、電圧供給配線面積と電圧降下量の点で優位である。配線面積が縮小されると、セルが配置できるスペースが増すほか、信号線を配置することができるスペースも増すので、回路の集積度が高くなる。
【００７７】
−集合電圧供給配線下へのセルの配置−
ところで、集合電源配線（又は集合グランド配線）の下方にセルを配置することは、次のようにすれば、容易に実現することができる。
【００７８】
その一例としては、集合電圧供給配線を素子電圧供給配線より数えて３層以上上方に位置する配線層に設ける構造が考えられる。例えば、集合電圧供給配線が属する配線層の下にある配線層に縦方向の信号配線を設け、さらにその下方の配線層に素子電圧供給配線と横方向の信号配線を設けることができる。そして、集合電圧供給配線の下方にはセルを配置して、セルの信号配線を設けることが可能である。
【００７９】
しかし、この構造には、次のような不利益もある。素子電圧供給配線と集合電圧供給配線との間に設けられるスルーホール接続端子は、横方向の信号配線を配置する上で障害となることである。そればかりでなく、今後、セル群の集積度を高くするためには、素子電圧供給配線の配線幅を細くすることが有効となるが、このことに対して対応が困難になることである。素子電圧供給配線と集合電圧供給配線を接続するのに必要な面積を小さくするには、素子電圧供給配線の幅よりも小さな径を有するスルーホール接続端子を形成する必要がある。ところで、この小さなスルーホール接続端子は、他の接続用のスルーホール接続端子と比較して非常に小さなものとなる。このような小さいスルーホール接続端子を形成することは困難な問題である。
【００８０】
以上のことから、素子電圧供給配線と集合電圧供給配線とは同じ配線層に形成することが有利である。本実施形態においては、図１に示されるように、素子電源配線２ａがセル行の一方の側に配置された集合電源配線３ａに接続され、素子グランド配線２ｂがセル行の他方の側に配置された集合グランド配線３ｂに接続されている。素子電源配線２ａ，素子グランド配線２ｂは、それぞれ左右で集合電源配線３ａ，集合グランド配線３ｂに接続されるので、セルの配線（素子電源配線及び素子グランド配線）と集合配線（集合電源配線及び集合グランド配線）とを同じ配線層に設けることが可能となる。しかも、これらが同じ配線層にも設けられていることにより、素子電源配線２ａと集合電源配線３ａとを直接接続し、素子グランド配線２ｂと集合グランド配線３ｂとを直接接続することができる。つまり、スルーホール接続端子を必要としない。
【００８１】
−配線の断面構造−
図２は、図１に示される配線の断面構造を示す断面図である。図１と図２は、各構成要素の平面構造と積層構造を示すが、構成要素間の位置関係を説明するものではない。例えば、図２におけるスルーホール接続端子５ａと５ｂとの位置関係は、図１における両者の位置関係を反映していない。これは、図２の図面構造を簡略化して示すことにより、理解を容易にするためである。
【００８２】
図２に示すように、シリコンなどからなる半導体層９にはセルを構成するトランジスタが形成されている。第１〜第４の配線層１０〜１３，１４ａ，１４ｂは、アルミニウム，銅などの導体膜により構成されている。また、半導体層９及び各配線層１０〜１３、１４ａ、１４ｂの間には、半導体層や各配線層間を絶縁分離するためのシリコン酸化膜などからなる層間絶縁膜１６ｂ〜１６ｆが設けられている。
【００８３】
ここで、図１における素子電源配線２ａ，素子グランド配線２ｂ，集合電源配線３ａ及び集合グランド配線３ｂは、第１配線層１０に設けられている。また、分配電源配線４ａは第３配線層１２に設けられ、分配グラウンド配線４ｂは第４配線層１３に設けられている。そして、図１に示すスルーホール接続端子５ａは、２つの層間絶縁膜１６ｂ，１６ｃを貫通して第１配線層１０と第３配線層１２との間を接続している。また、図１に示すスルーホール接続端子５ｂは、３つの層間絶縁膜１６ｂ，１６ｃ，１６ｄを貫通して第１配線層１０と第４配線層１３との間を接続している。ただし、セルの素子電源配線２ａと集合電源配線３ａとの接続がスルーホール接続端子を必要としない直接接続が可能な範囲において、各々の配線層に多少の高低差が存在しても、ここでは、区別しないで、同じ配線層１０と考える。例えば、ある配線層といわゆる中間配線層とは区別しないで同じ配線層とするわけである。素子グランド配線２ｂと集合グランド配線３ｂとについても、同様である。
【００８４】
分配電源配線４ａと分配グランド配線４ｂとは、第３，第４の配線層１２，１３にそれぞれ設けられているが、分配電源配線４ａと分配グランド配線４ｂとの高さ位置関係を逆にして、それぞれ第４，第３配線層１３，１２に設けていてもよい。
【００８５】
次に、信号配線について説明する。例えば第１配線層１０には、単位構造内において、素子電源配線２ａと素子グランド配線２ｂとに平行な信号配線を設けることができる。第２配線層１１にも信号配線を設けることができる。第２配線層は、主に、比較的入力端子と出力端子と間の距離が短い信号配線（図１に示す短距離信号配線６）を行う場合に用いる。短距離信号配線６の配置領域として、第１，第２配線層１０，１１では面積が不足する場合には、第２配線層１１と第３配線層１２との間に、別の配線層をさらに設けることも考えられる。また、短距離信号線６としては、第１，第２配線層などに設けられるもの以外に、タングステンなどによって形成されるローカル配線がある。ローカル配線は、第１配線層１０の下方，例えば素子分離用絶縁膜や半導体基板の上に配置することができるので、素子電源配線２ａ，素子グランド配線２ｂ，集合電源配線３ａ及び集合グランド配線３ｂによって、配線形成上の制約を受けることがない。そこで、これらのローカル配線を利用することも考えられる。
【００８６】
次に、信号配線の配置に対する別の考え方を次に述べる。半導体集積回路装置の試作過程において、信号配線における信号の遷移（トグル）を測定する必要が生じる場合がある。ところが、第２配線層１１中に設けられた信号配線は、第３，第４配線層１２，１３にそれぞれ設けられた分配電源配線４ａ，分配グランド配線４ｂによって覆われているので、第２配線層１１にある信号配線の信号を測定できない場合がある。このような各種測定の困難性を回避するには、信号配線を第２配線層１１には設けないで、信号配線を第３，第４配線層１２、１３よりも上方の第５，第６配線層１４ａ，１４ｂに設けることもできる。そのように配置すれば、信号配線は分配電源配線４ａや分配グランド配線４ｂよりも上方に位置しているので、信号配線に対する各種信号の測定が可能である。
【００８７】
さらに、測定上の困難を回避する目的のほかに、長距離信号配線７を第５，第６配線層１４ａ，１４ｂに設けるという考え方がある。ここで、例えば、信号配線がある場合、回路の出力端子と他の回路の入力端子との間の接続距離と、半導体層９と第５，第６配線層１４ａ，１４ｂとの間を接続するスルーホール接続端子の接続距離とを比較したとき、回路間の接続距離の方がスルーホール接続端子の接続距離よりも十分に大きいときに、その信号配線を長距離信号配線とし、それ以外の信号配線を短距離信号配線と定義することができる。図１に示される長距離信号配線７は、第５，第６配線層１４ａ，１４ｂに設けられている。長距離信号配線７には、回路ブロック間の信号のやり取りを行う，いわゆるバス信号線や、クロック信号を配信する信号配線などがある。
【００８８】
配線の寸法は、そこに含まれる容量と抵抗が信号の伝達時間に変化を与える。信号配線距離が長くなると、信号の伝達時間が長くなる。短時間で信号を伝達するために、信号配線中のスルーホール接続端子部における遅延時間をも削減するか否かによって長距離信号配線と短距離信号配線に分類することもできる。信号配線におけるスルーホール接続端子に相当する部分が信号配線の他の部分よりも十分に短いときには、スルーホール接続端子の部分の遅延時間の増加は、信号配線全体の遅延時間よりも非常に小さいので問題にはならない。つまり、この信号配線を長距離信号配線とすることができる。逆の場合には、この信号配線を短距離信号配線とすることができる。そこで、上述のように、第５，第６配線層１４ａ，１４ｂに信号配線を設ける場合は長距離信号配線を設けることが好ましいということになる。
【００８９】
さらに、他の考えとして、スルーホール接続端子５ａ，５ｂは、第２配線層１１の一部を縦方向に通過するので、第２配線層１１における信号配線に使用できる面積を小さくする。図２において、スルーホール接続端子５ａ，５ｂによって第２配線層１１は分断されているので、第２配線層１１のうち図２に示す断面における領域は信号配線には利用できないことがわかる。つまり、集合電源配線３ａと集合グランド配線３ｂとが設けられている第１配線層１０と、分配電源配線４ａと分配グランド配線４ｂとが設けられている第３，第４配線層１２，１３との間に配線層を多く設けるほど、スルーホール接続端子５ａ，５ｂは、多くの配線層を通過するので、各配線層でスルーホール接続端子５ａ，５ｂに割り当てられる面積の総和は増す。つまり、信号配線に使用できる面積の損失が大きくなる。図２においては、スルーホール接続端子５ｂは第２，第３配線層１１，１２の双方を分断して、信号配線に利用できる面積を小さくしていることがわかる。スルーホール接続端子５ａは第２配線層１１のみである。この面積損失を少なくするためには、第１配線層１０と第２，第３配線層１１，１２との間には、配線層を設けないで、第３，第４配線層１２，１３よりも上方の第５，第６配線層１４ａ，１４ｂ、あるいは、それよりも下方に配線層を設けて信号配線を配置するのがより好ましい。
【００９０】
また、分配電源配線４ａは、電源パッドから区画されているセル群に電流を供給する経路となる。分配電源配線４ａの配線距離は、最大の場合に、半導体チップの辺から中央までになる。以下の説明は、電源配線について行なわれるが、グランド配線についても同様である。しかも、分配電源配線４ａには全ての回路の消費電流が流れる。そのために、配線抵抗を小さくして、配線における電圧降下量を抑制する必要がある。配線面積が大きいときには、配線面積がチップ面積の半分以上を占める場合もある。そのような場合には、分配電源配線４ａ，分配グラウンド配線４ｂは、それぞれ集合電源配線３ａ，集合グラウンド配線３ｂと同じ配線層に設けることができない。そして、分配電源配線４ａと分配グランド配線４ｂとは、その配線面積が大きいことから、集合電源配線３ａや集合グランド配線３ｂよりも上方の配線層に設ける。さらに、双方の電源配線の面積が特に大きい場合には、分配電源配線４ａは分配グランド配線４ｂとは異なる配線層に設けなけらばならないこともある。このとき、分配電源配線４ａと分配グランド配線４ｂとの下方にはセルを配置することが可能であり、その場合には、セル間の信号配線に素子電源配線２ａが配置されている配線層（第１配線層１０）を利用することができる。もちろん、回路の総消費電流が小さいなどの理由によって、分配電源配線４ａ，分配グランド配線４ｂに必要な配線面積が、それほど多くはない場合には、各々の配線を一つの配線層に設ければよい。それとは反対に、回路の総消費電流が大きいなどの理由によって、分配電源配線４ａ，分配グランド配線４ｂに割り当てられた面積が不充分な場合には、分配電源配線４ａと分配グランド配線４ｂとに対して、一層、あるいはそれ以上の配線層をさらに追加するなどして、分配電源配線４ａ、分配グランド配線４ｂの配線面積を増加させることも考えられる。例えば、分配電源配線４ａと分配グランド配線４ｂとをＡ層に設け、双方の配線の配線面積を増加させるために、Ｂ層に分配電源配線４ａに接続される追加の分配配線４ａを設け、Ｃ層に分配グランド配線４ｂに接続される追加の分配グランド配線４ｂを設けることが考えられる。
【００９１】
また、素子電圧供給配線を越えて信号配線を配置するためには、素子電圧供給配線が配置される配線層と、分配電圧供給配線が配置される配線層との間に他の配線層を設ければよい。この配線層をセルの信号配線層と呼ぶことにする。セルの信号配線層を設ける方法としては、縦方向の信号線と横方向の信号線とを各１層づつ設ける方法と、縦方向の信号線は第２配線層１１に、横方向の信号線は素子電源配線２ａが設けられた第１配線層１０に設ける方法とがある。これらは、ある電源配線が設けられる設計対象の回路によって、あるいは、混載される他の回路によって、それらの回路の集積度を考慮して選択するのが好ましい。セルの信号配線用に設ける配線層の数が少ないほど、分配電源配線４ａと集合電源配線３ａとを互いに接続するスルーホール接続端子５ａが各セルの信号配線層において占める面積の和が小さくなる。電源配線の占有面積により、信号配線に利用できる面積を削減することが少なくなる。
【００９２】
また、分配電源配線４ａが配置される第３配線層１２と、分配グランド配線４ｂが配置される第４配線層１３とを互いに隣接させる考え方もある。第３配線層１２と第４配線層１３とを重ねて配線することによって、容量値が比較的に大きい電源間容量を形成することができる。電源間容量は、電磁輻射ノイズの低減のために設けられた場合には、電圧供給配線の重要な構成要素の一部分と考えることができる。効果的に電磁輻射ノイズを低減するためには、電源とグランドの配線層間に形成されるキャパシタの単位面積あたりの容量値を大きくする必要がある。そのために、分配電源配線４ａが配置される第３配線層１２と、分配グランド配線４ｂが配置される第４配線層１３との間に介在する層間絶縁膜１６ｄは、厚みを薄くするか材質を高誘電率の誘電体材料とすることが好ましい。もちろん、層間絶縁膜１６ｄの厚みを薄く、かつ材質を高誘電率の誘電体材料とすれば、さらに容量値は増す。また、電源配線側とグランド側配線とがオーバーラップする部分の面積が増大するようにすれば、キャパシタの容量値は増加する。
【００９３】
そこで、図１に示すように、分配電源配線４ａと分配グランド配線４ｂとをある間隔をおいて交互に配置し、各々、集合電源配線３ａと集合グランド配線３ｂとに接続する。このように、分配電源配線４ａと分配グランド配線４ｂとを配置するのは、信号配線を分配電源配線４ａよりも上方に設ける場合に、電源側配線とグランド側配線とを交互に配置すると、信号配線が通りぬけることができる領域を、図１０に示す配置関係におけるよりも大きくすることができるからである。図１０において、分配電源配線１０８ａと分配グランド配線１０８ｂとの対が、一定の間隔をおいて配置されているように、電源側配線とグランド側配線とは、双方がつながってしまわないために一定以上の間隔を隔てていなければならない。しかし、この必要な一定間隔を信号配線が通りぬけることができない場合、その領域は信号配線の通りぬけにとって、利用できない領域となる。
【００９４】
−分配電源配線及び分配グラウンド配線の配置−
図３は、単位構造がマトリックス状に配置されたときの分配電源配線と分配グラウンド配線との平面配置関係の例を示す図である。図４は、単位構造が千鳥足模様（チェッカーパターン）に配置されたときの分配電源配線と分配グラウンド配線との平面配置関係の例を示す図である。
【００９５】
図３に示すように、横方向の配線１８ａ〜１８ｈと、縦方向の配線１９ａ〜１９ｄとの間に、単位構造２０ａ，２０ｂが配置されている。ここで、単位構造２０ａ，２０ｂは、第１の構造の単位構造を模式的に太線の四角形で示したものである。縦方向の配線１９ａ〜１９ｄと横方向の配線１８ａ〜１８ｈとの交点には、分配電源配線と集合電源配線とを互いに接続するスルーホール接続端子２１と、分配グランド配線と集合グランド配線とを互いに接続するスルーホール接続端子２２とが設けられている。電源側のスルーホール接続端子２１が設けられている点において交差している横方向の配線１８ａ，１８ｃ，１８ｅ，１８ｇと、縦方向の配線１９ａ，１９ｃとは、図１に示す分配電源配線４ａに相当する。グラウンド側のスルーホール接続端子２２が設けられている点において交差している横方向の配線１８ｂ，１８ｄ，１８ｆ，１８ｈと、縦方向の配線１９ｂ，１９ｄとは、図１に示す分配グランド配線４ｂに相当する。そして、図３における電源側のスルーホール接続端子２１は、図１に示すスルーホール端子５ａに相当し、グランド側のスルーホール接続端子２２は、図１に示すスルーホール接続端子５ｂに相当する。
【００９６】
図３には、単位構造２０ａ，２０ｂがマトリックス状に並んでいる例が示されている。単位構造２０ａと単位構造２０ｂとにおいて、電源側スルーホール接続端子２１とグランド側スルーホール接続端子２２とを結ぶ線が互いに交差する方向になっている。これは、単位構造をマトリックス状に並べたからである。
【００９７】
図４には、単位構造１０ａ，２０ｂが一つおきの列にずらして配置された，いわゆる千鳥足模様（チェッカーパターン）に配置された例が示されている。これにより、単位構造２０ａと単位構造２０とにおいて、電源側スルーホール接続端子２１とグランド側スルーホール接続端子２２とを結ぶ線が互いに平行になっている。
【００９８】
また、図３，図４には示されていないが、各単位構造２０ａ，２０ｂの集合電源配線は、分配電源配線である縦方向の配線１９ａ，１９ｃの下方に配置されている。各単位構造２０ａ，２０ｂの集合グランド配線は、分配グランド配線である縦方向の配線１９ｂ，１９ｄの下方に配置されている。
【００９９】
ここで、図１０と、図３及び図４とでは、セルの大きさ、電源配線の線幅、スルーホール接続端子の大きさ、設計対象の回路などのスケールが互いに一致しないが、図３，図４において破線で示されている設計対象の回路は、図１０において、破線でしめされている設計対象の回路と同じである。つまり、図１０に示す構造においては、設計対象の回路の端部に集合電源配線１０７ａと分配電源配線１０８ａとが配置されていて、設計対象の回路の全体に対して電源配線が設計されている。これに対して、図３に示す構造においては、集合電源配線と分配電源配線とを互いに接続するスルーホール接続端子２１がマトリックス状に分散していて、設計対象の回路が、セル群が分けられた基本要素である単位構造をマトリックスに配置して構成されている。図４に示す構造においては、単位構造の配置は千鳥足模様であるが、設計対象の回路を単位構造に分けるという考え方は同じである。
【０１００】
なお、これらの例では、図３，図４に示すように、平面的にみたときに、分配電源配線同士、分配グランド配線同士で網目を構成するようにしたので、配線１８ａ，１８ｃ，１８ｅ，１８ｇ，１９ａ，１９ｃと、配線１８ｂ，１８ｄ，１８ｆ，１８ｈ，１９ｂ，１９ｄとで個別に配線層が必要であった。しかし、分配電源配線と分配グランド配線とが大きな面積を必要としない場合には、配線１９ａ〜１９ｄを省略して、配線１８ａ〜１８ｈを一つの配線層に設けることができる。
【０１０１】
−貼り合わせ構造−
さらに、今後の信号配線と電圧供給配線の電気的な特性、例えば、信号配線、電圧供給配線のインピーダンスを適正化し、信号配線の遅延時間や電圧供給配線の電圧降下量を削減するために、半導体集積回路装置の一部分の信号配線、電圧供給配線を他の素材によって形成した、いわゆるマイクロ基板あるいは、配線専用基板を残りの半導体集積回路装置に貼り付けるといった手法に対しても、これまで、説明していた電圧供給配線及び信号配線の構造は適している。そのことを以下で説明する。
【０１０２】
図２において一点鎖線で示されているように、第２配線層１１と第３配線層１２との間で基板を分割して、半導体層９と、層間絶縁膜１６ａ，１６ｂと、第１，第２配線層１０，１１と、スルーホール接続端子５ａ，５ｂのうち最下部とを半導体集積回路１５ａ内に設け、第３〜第６配線層１２，１３，１４ａ，１４ｂと、層間絶縁膜１６ｄ〜１６ｆと、スルーホール接続端子５ａ，５ｂの上部をマイクロ基板１７ａに設ける。分割されたスルーホール接続端子５ａ，５ｂの最下部と、その上部との接続、及び半導体集積回路１５ａに含まれる配線とマイクロ基板１７ａに含まれる配線との接続は、半導体集積回路１５ａとマイクロ基板１７ａを貼り合わせることによって行なわれる。集合電源配線３ａと分配電源配線４ａとの接続は、スルーホール接続端子５ａの上部と最下部とを位置合わせして半導体集積回路１５ａとマイクロ基板１７ａを接続することにより行なわれる。このため、素子電圧供給配線と集合電圧供給配線との間のスルーホール接続端子数よりも集合電圧供給配線と分配電圧供給配線との間のスルーホール接続端子数の方が少ない場合には、素子電圧供給配線と集合電圧供給配線とを互いに貼り合わせによって接続するよりも少ない接続端子の数となる。もちろん、グランド側の配線についても同様である。
【０１０３】
また、図２において二点鎖線で示されるように、第４配線層１３と第５配線層１４ａとの間で基板を分割して、半導体層９と、層間絶縁膜１６ａ〜１６ｄと、第１〜第４配線層１０〜１３と、スルーホール接続端子５ａ，５ｂとを半導体集積回路１５ｂ内に設け、第５〜第６配線層１４ａ，１４ｂと、層間絶縁膜１６ｆとをマイクロ基板１７ｂに設ける。半導体集積回路１５ｂに含まれる配線とマイクロ基板１７ｂに含まれる配線との接続は、半導体集積回路１５ｂとマイクロ基板１７ｂとを貼り合わせることによって行なわれる。この構成によって、電圧供給配線間の接続は半導体集積回路１５ｂの中で行われるので、半導体集積回路１５ｂとマイクロ基板１７ｂとの接続端子数を削減できる。
【０１０４】
−貼り合わせにおける接続状態の検査−
半導体集積回路とマイクロ基板とを貼り合わせることによって端子同士が電気的に接続されている構造を有する半導体集積回路装置においては、端子同士の接続部が正常に接続されているか否かを検査する必要がある。信号配線の接続状態は、回路が設計上で予測される機能を果たしているか否かにより検査することが可能である。一方、電圧供給配線の接続状態を検査する場合には、信号配線の接続状態の検査に対して、以下のような違いがある。集合電圧供給配線と分配電圧供給配線との間の接続端子は複数個あるため、複数の接続端子のうち、少なくとも一つの接続端子が直流的に接続されていると、残りの接続端子が接続されていなくても、分配電圧供給配線と集合電圧供給配線との間には電流が流れ、セルに動作電流を供給することができる。しかし、実際に形成された接続端子のうち、設計では接続されているはずであるのに接続状態にない接続端子があると、配線抵抗が増大してセルにおける電圧降下量が増加する。加えて、電流経路数が減少するので、接続端子と集合電源配線とにおける電流密度が増加する。そして、回路動作上では、半導体素子の動作速度が高いときに動作不良が発生するおそれがある。さらに、接続端子と電圧供給配線とにおけるエレクトロマイグレーションの保証ができなくなってしまう。つまり、数年後に、電源配線がエレクトロマイグレーションによって切断するといった事態が発生し、それまで、動作していた半導体集積回路が動作しなくなってしまうおそれがある。
【０１０５】
図７は、各単位構造における接続状態の検査方法を示す平面図である。この検査方法では、接続端子の接続状態を検査することを可能にするために、集合電圧供給配線を直流的に分けるという手法を採る。
【０１０６】
同図に示すように、分けられた集合電圧供給配線４０ａ〜４０ｄと、分配電圧供給配線（図示せず）との間に、それぞれ接続端子４１ａ〜４１ｄが設けられている。また、試験回路２０−４，２０−５，２０−６と、試験回路２０−４，２０−５，２０−６を制御するための制御回路２０−１と、制御回路２０−１に信号を供給するための入力端子２０−２と、制御回路２０−１からの信号を取り出すための出力端子２０−３とが設けられている。
【０１０７】
図７における集合電圧供給配線４０ａ，４０ｃは、図３及び図４における縦方向の分配電源配線１９ａ，１９ｃの下方の配線層内に配置されている集合電源配線（図示せず）に相当する。図７における集合電圧供給配線４０ｂ，４０ｄは、図３及び図４における縦方向の分配グランド配線１９ｂ，１９ｄの下方の配線層内に配置されている集合グランド配線（図示せず）に相当する。各集合電圧供給配線４０ａ，４０ｃ上には、接続端子４１ａ、４１ｃが一つづつ設けられ、各接続端子４１ａ，４１ｃによって各々分配電圧供給配線に接続されている。各集合電圧供給配線４０ｂ，４０ｄ上には、接続端子４１ｂ，４１ｄが一つづつ設けられ、各接続端子によって各々分配グランド配線に接続されている。
【０１０８】
図７に示す構造において、単位構造の配置状態は、図３に示す配置と同様にマトリックス状とした。図７においては、図をわかり易くするために、同図の上半分のみに単位構造２０ａ，２０ｂが配置された状態が示されているが、同図における下半分にも同様の単位構造が配置されている。図１及び図３に示す構造においては、集合電源配線，集合グランド配線が各々縦方向に連続的に設けられていたのに対し、図７に示す構造においては、集合電圧供給配線４０ａ，４０ｃ（集合電源配線）と集合電圧供給配線４０ｂ，４０ｄ（集合グランド配線）とが、単位構造毎に分けられている。図１において、集合電源配線と集合グランド配線とには、図７における単位構造の分け目に相当する分離線が点線によって示されている。一つの電源端子が接続されていなければ、その非接続の接続端子を持つ集合電圧供給配線４０ａ又は４０ｃを電流の供給経路とするセルの回路は動作しなくなる。従って、接続端子のうち、接続されていない接続端子があるか否かは、回路の機能を確認することによって検査することが可能であることがわかる。さらに、回路動作の不具合の原因となっている回路部分の配置場所を検索することで、非接続の接続端子を特定することができる。
【０１０９】
また、図７に示すように、分けられた集合電圧供給配線の各々に、インバータを有し回路自体が動作するか否かを試験するための試験回路２０−４，２０−５，２０−６を設け、その試験回路２０−４，２０−５，２０−６の動作結果を出力し、その出力信号が非動作の回路の特定に対応させれば、非接続状態の接続端子を特定することが容易になる。図７に示すインバータ２０−４〜２０−６は、各々が含まれる単位構造の素子電源配線と素子グランド配線に接続されている。図７において、素子電源配線と素子グランド配線との図示は省略されている。そして、入力端子２０−２から送られる指示信号に応じて、制御回路２０−１により各試験回路２０−４〜２０−６に入力する信号と出力された信号とを検知し、出力端子２０−３により、試験回路２０−４〜２０−６の出力信号を検知して各試験回路の動作状態を把握した結果を出力するように構成されている。入力端子２０−２から制御回路２０−１に指示信号が入力されると、制御回路２０−１から試験回路２０−４〜２０−６に論理レベルが遷移する信号が送られる。この信号によって、試験回路２０−４〜２０−６の出力信号も変化する。この出力信号の変化を制御回路２０−１で受ける。対象となる全ての電圧供給配線が正常に接続されているときには、全ての試験回路の出力信号は遷移する。一方、例えば図中左端の単位構造における電源配線の接続端子が非接続状態のときには、試験回路２０−４の出力信号は遷移しない。このように、出力信号が遷移するか否かによって、どの接続端子が非接続状態であるかを特定し、その結果を出力端子２０−３から出力する。
【０１１０】
図８は、電圧供給配線構造の基本構造を示す平面図である。同図において、４２，４３ａ，４３ｂ，４４ａ〜４４ｄは電圧供給配線を、４６ａ，４６ｂ，４７ａ〜４７ｄは接続端子を、４５ａ〜４５ｄは回路を、４８は部分的な回路４５ａ〜４５ｄを含む一つの機能を有する部分、それぞれ示している。これまでに説明した電圧供給配線構造と対比すると、電圧供給配線４２は半導体集積回路の外部の電圧供給配線でありプラスチック・パッケージならリードである。電圧供給端子４６ａ，４６ｂ，４７ａ〜４７ｄと、電圧供給配線４３ａ，４３ｂ，４４ａ〜４４ｄと、回路４５ａ〜４５ｄとは半導体集積回路装置の内部にある。接続端子４６ａ，４６ｂは電圧供給パッドと電圧供給配線４２との間に設けられた接続端子であって、プラスチック・パッケージならワイヤである。電圧供給配線４３ａ，４３ｂは分配電圧供給配線であり、電圧供給配線４４ａ〜４４ｄは集合電圧供給配線である。回路４５ａ〜４５ｄは素子電圧供給配線を含む回路である。回路４８は図３及び図４の破線で囲まれた設計対象の回路に対応する。
【０１１１】
回路動作時には、電圧供給配線４２から電流が流れ込む。この電流は接続端子４６ａ，４６ｂを通じて、電圧供給配線４３ａ，４３ｂに分配される。さらに、電流は、電圧供給配線４３ａから接続端子４７ａ，４７ｂを通じて、電圧供給配線４４ａ，４４ｂに分配され、各々の回路４５ａ，４５ｂに入る。その他の電流経路についても同じである。本構造において重要なことは、電流がツリー状に分配されていって、その分配部分において、上流側の電圧供給配線と下流側の電圧供給配線との間には一つの接続端子が設けられているという点である。一つの接続端子が設けられていることは、その接続端子が接続されていない状態になったとき、電圧供給配線に設計上の不都合が生じることを意味する。例えば、一つの接続部が複数の接続端子で構成されている場合には、その一つの接続部を構成する接続端子のうちの一部が接続されていない状態において、電圧供給配線あるいは他の接続端子に、例えば、設計上で許容される電流密度を越える場合などをいう。
【０１１２】
上述のように、図８に示す構造においては、電圧供給配線４２と接続端子４６ａ，４６ｂとが半導体チップの外部に配置され、分配電圧供給配線４３ａ，４３ｂを半導体チップの内部に配置されている場合で、分配電圧供給配線４３ａ，４３ｂは、各々、接続端子４７ａ〜４７ｄとによって、電圧供給配線４２と接続されている。また、分配電圧供給配線４３ａ，４３ｂは互いに分離されている。そして、分配電圧供給配線４３ａ，４３ｂは、半導体チップ内部の単位構造の接続端子に接続端子４６ａ，４６ｂから分流されてきた電流を供給する経路となる。電圧供給パッド（図示せず）は分配電圧供給配線４３ａ，４３ｂに接続されているが、図９では分配電圧供給配線４３ａ，４３ｂに含まれているものとする。
【０１１３】
ところで、以下のような場合には、図７，図８に示すごとく分配電圧供給配線を分けることは不適切である。たとえば、電圧供給パッドが半導体チップの周辺に配置されていて、電流経路を半導体チップの様々な箇所に設けなければならない場合がある。このような場合には、電圧供給配線構造上、分配電圧供給配線が互いに重なり合ってしまわざるを得ず、分離が必要な箇所を分離することができない場合が生じる可能性がある。つまり、分配電圧供給配線を分けるために、分配電圧供給配線のための新たな配線層を設けることになってしまい、配線面積の増大を許すことができない場合、分配電圧供給配線を分けることができない場合がある。その他、分けることによって分配電圧供給配線の配線抵抗の増加が大きくなりすぎる可能性もある。
【０１１４】
一方、電圧供給パッドが半導体チップの周辺部分だけではなく、半導体チップ内に配置できる場合、いわゆる、エリアパッドと呼ばれる電圧供給パッドを利用する場合には、電圧供給パッドをチップ内に配置することによって、上述のような問題は発生しにくいので、分配電圧供給配線を分けることが容易である。よって、接続端子４６ａ，４６ｂの接続状態を検査することができる。例えば、半導体集積回路をセラミックのチップ・サイズド・パッケージ（いわゆる、Ｃ−ＣＳＰと呼ぶ。）に装着する場合には、接続端子４６ａ，４６ｂは、Ｃ−ＣＳＰの電圧供給配線４２と分配電圧供給配線４３ａ，４３ｂ上の電圧供給パッドとを接続する接続部分（例えば、マイクロバンプなど）である。この接続部分の接続状態を検査することが容易に可能である。
【０１１５】
また、接続検査に関する考え方は、図１，図２で示された電圧供給配線構造に限らず、他の電圧供給配線構造にも当てはめることができる。例えば、半導体集積回路装置とマイクロ基板とを接続する構造において、素子電圧供給配線を半導体集積回路装置に設け、集合電圧供給配線をマイクロ基板に設け、素子電圧供給配線と集合電圧供給配線とを半導体集積回路装置とマイクロ基板との貼り合わせにより接続する場合などは、一つの素子電圧供給配線に一つの接続端子が設けられていればよい。その場合には、上述の場合と同じように、接続されていない接続端子が存在する素子電圧供給配線を電流の供給経路とするセルは動作しなくなるので、回路の機能を確認することによって検査をすることが可能となる。もちろん、機能しない回路の配置場所から非接続箇所の特定が可能である。ここで、半導体集積回路装置とマイクロ基板の貼り合わせにおいて、素子電圧供給配線と集合電圧供給配線との接続端子の数が、上述の場合よりも多くなる。接続端子の数が多くなるほど、接続されていない端子ができる可能性が大きくなる。しかし、集合電圧供給配線を素子電圧供給配線とは違った配線層に設けることによって、集合電圧供給配線の下の領域にセルを配置することができるようになる場合には、配置できるセル数が増すという利点がある。もちろん、集合電圧供給配線と分配電圧供給配線とを同じ配線層に設けることができる。
【０１１６】
さらに、半導体集積回路装置とマイクロ基板との接続の検査に限らず、一つの半導体集積回路装置における電圧供給配線のスルーホール接続端子が接続されているか否かを検査することも可能である。また、スルーホール接続端子の検査に必要となる電圧供給配線４４ａ〜４４ｄの分離は、検査期間において分離されていればよく、それ以外の、例えば、実動作期間などでは接続されていてもよい。例えば、図８に示すように、各々の電圧供給配線間にスイッチ４９ａ，４９ｂを設けることにより、電圧供給配線４４ａと電圧供給配線４４ｂとの間、電圧供給配線４４ｃと電圧供給配線４４ｄとの間を検査期間においてはそれぞれ分離し、他の期間においては接続することができる。このとき、検査期間においては、スイッチ４９ａ，４９ｂは開状態とし、他の期間においては閉状態とする。開閉動作は制御回路５０ａによって行われ、検査を行うか否かの信号は端子５０ｂから入力する。
【０１１７】
以上の説明においては、分けられた各集合電圧供給配線には一つのスルーホール接続端子があるとした。しかし、分けられた各集合電圧供給配線に複数のスルーホール接続端子を含めても、設計上、複数のスルーホール接続端子の一つが接続されていればよいなら、分けられた集合電圧供給配線に複数のスルーホール接続端子があってもよい。また、素子電圧供給配線と集合電圧供給配線の接続検査の場合についても同様である。さらに、一つの分配電圧供給配線と半導体集積回路の外部基板との接続に一つの接続端子を設ける場合も同様である。以上においては、電圧供給配線について説明したが、グランド配線についても同様である。
【０１１８】
−配線構造の形成方法−
図９は、図６のフローチャートに沿って配線構造を形成する方法を説明するための平面図である。ここでは、すでに説明した式（１）〜（５）とは異なる計算式を用いて配線構造を決定する方法について説明する。
【０１１９】
図９に示す電圧供給配線構造は、図１における電圧供給配線構造と同じであるが、図を簡略化するために、図９と図１とではスケールは互いに異なっている。また、図９においては、素子グランド配線の図示は省略されている。図９においては、図１中の構成要素と同じ構成要素については同じ符号を付して説明を省略する。
【０１２０】
図９においては、互いに隣接する単位構造Ａと単位構造Ｂとが図中縦方向に並んで配置されている。図９において、５１は単位構造Ａにおいて最も電圧降下量の大きい箇所を示している。ここでは、最大電圧降下点５１における電圧降下量Ｖｄを計算するための式を求めることにする（図６に示すステップＳＴ１３，ＳＴ１１，ＳＴ１２に対応する）。また、上方のスルーホール接続端子５ａと、その下方にあるスルーホール接続端子５ａとは同じ電圧に固定されているとする。最大電圧降下点５１があるセルの素子電源配線２ａは、２つのスルーホール接続端子５ａ間の中間位置にあるとする。
【０１２１】
このとき、集合電源配線３ａの両端のスルーホール接続端子５ａから集合電源配線３ａの中央点Ｋまでの電圧降下量Ｖｃは、下記式（６）
Ｖｃ＝（１／２）ｘ（１／２）ｘ（Ｉｃ）ｘ（Ｒｃ） （６）
で表される。ここで、Ｉｃは単位構造Ａと単位構造Ｂとの総消費電流であり、Ｒｃは集合電源配線３ａにおける両端のスルーホール接続端子間の抵抗値である。両端にスルーホール接続端子５ａつまり定電圧点があることから、中央点Ｋにおける電圧降下量は電流Ｉｃと抵抗Ｒｃの積に対して半分の値になる。さらに、集合電源配線３ａの両端のスルーホール接続端子５ａ同士の間には、単位構造Ａと単位構造Ｂとの素子電源配線２ａが均等に接続されており、各素子電源配線２ａには等しい電流が流れ込んでいるとする。このとき、式（５）から近似的に電圧降下量Ｖｄは半分になることを考慮すると、さらに、電圧降下量Ｖｄは電流Ｉｃと抵抗Ｒｃの積の半値の半値となる。次に、図中中央にある素子電源配線２ａにおける電圧降下量Ｖｃｃは、次式（７）
Ｖｃｃ＝１／２ｘ（Ｉｃｃ）ｘ（Ｒｃｃ）
＝１／２ｘ｛Ｉｃ／（２Ｍ）｝ｘ（Ｒｃｃ） （７）
で表される。ここで、Ｉｃｃは中央の素子電源配線に接続されているセルの総消費電流であり、Ｒｃｃは中央の素子電源配線における抵抗値である。セルの総消費電流は、各素子電源配線２ａに均一に分配されているとすると、上述と同じく、式（６）から近似的に、総消費電流Ｉｃｃと抵抗Ｒｃｃとの積値に対する半値が電圧降下量Ｖｃｃとなる。ここで、単位構造Ａと単位構造Ｂとの電流Ｉｃは各セル行に均等に配分されていると近似すると、総消費電流Ｉｃｃは電流Ｉｃを単位構造Ａと単位構造Ｂとにあるセル行の段数２Ｍで割った値として、Ｉｃｃ＝Ｉｃ／（２Ｍ） である。ここで、Ｍは単位構造Ａと単位構造Ｂとにおける各々のセル行の段数である。そして、最大電圧降下量Ｖｄは、ＶｃとＶｃｃの和であるから、式（６），（７）より、下記式（８）
Ｖｄ＝Ｖｃ＋Ｖｃｃ＝（１／４）ｘ（Ｉｃ）ｘ（Ｒｃ）
＋（１／２）ｘ｛Ｉｃ／（２Ｍ）｝ｘ（Ｒｃｃ）
＝[（１／２）ｘ｛（Ｒｃ）＋（Ｒｃｃ／Ｍ）｝] ｘ（Ｉｃ／２） （８）
ここで、式（８）の右辺の［ ］で囲まれている第１項は単位構造に関係する値である。例えば、単位構造の面積が縦横比を一定に保ちつつ増大し、配線幅が一定としたときに、ＲｃとＲｃｃとの値は増加し、単位構造の面積が減少したときには、ＲｃとＲｃｃとの値は減少する。単位構造の面積が増加するとき、分配電源配線３ａが長くなり、素子電源配線も長くなるためである。一方、式（８）の第２項（Ｉｃ／２）は、一つの単位構造の消費電流である。ここで、単位構造の面積Ｓｂと［ ］内とが比例関係にあるとすると、式（８）は下記式（９）
Ｖｄ＝｛（ａ）ｘ（Ｓｂ）｝ｘ（Ｉｂ） （９）
になる。ただし、Ｉｂ＝Ｉｃ／２である。つまり、単位構造の面積Ｓｂと比例係数ａとの積と、消費電流Ｉｂとは電圧降下量Ｖｄと反比例の関係にあることが確認できる。単位構造の面積Ｓｂと消費電流Ｉｂとは電圧降下量Ｖｄと反比例の関係に類似するわけである。さらに、設計対象となる回路を構成するセル群の総面積Ｓｂｂと総消費電流Ｉｂｂから得る回路特性式は、式（２）より、Ｓｂ＝（Ｓｂｂ／Ｉｂｂ）ｘ（Ｉｂ）と求められる（ステップＳＴ１４に対応する）。この値と式（９）とから次式（１０），（１１）
Ｓｂ＝√｛（Ｓｂｂ）ｘ（Ｖｄ）／ａ／Ｉｂｂ｝ （１０）
Ｉｂ＝√｛（Ｉｂｂ）ｘ（Ｖｄ）／ａ／Ｓｂｂ｝ （１１）
を得る（図６のステップＳＴ１５，ＳＴ１６に対応する）。
【０１２２】
以上により、適切な単位構造の面積Ｓｂと消費電流Ｉｂとを求めることができる。
【０１２３】
【発明の効果】
本発明によれば、素子電圧供給配線，集合電圧供給配線及び分配電圧供給配線の配置の工夫により、回路の面積及び電圧降下量の増大を回避しつつ、微細化や接続状態の検査の容易化などを実現しうる集積回路装置及び配線の形成方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態における電圧供給配線の単位構造を説明するための平面図である。
【図２】 本発明の実施形態における電圧供給配線と信号配線の積層構造を説明するための断面図である。
【図３】 本発明の分配電源配線と分配グランド配線の構造例であり、単位構造がマトリックスに配置されている例を示す平面図である。
【図４】 本発明の分配電源配線と分配グランド配線の構造例であり、単位構造が千鳥足模様に配置されている例を示す平面図である。
【図５】 （ａ）は、配線構造曲線と回路特性直線の交点が存在することを説明するための図である。（ｂ）は、単位構造を分けることによって、集合電源配線の総面積が小さくなることを説明するための図である。（ｃ）は、電源配線にある総電流の電流源が３つに分散して配置されている場合の電圧降下量を計算するための図である。（ｄ）は、電源配線にある総電流の電流源が４つに分散して配置されている場合の電圧降下量を計算するための図である。
【図６】 本発明の実施形態における配線の形成方法により、配線構造曲線と回路特性直線の交点における面積と消費電流を持つ単位構造にするための設計フローチャート図である。
【図７】 図１〜３の電源配線構造をスルーホール接続端子の接続状態の検査ができる構造にした場合を示すブロック回路図である。
【図８】 電源配線の接続端子の接続状態を検査することができる電源配線構造の基本構造を示すブロック回路図である。
【図９】 図１の単位構造における配線構造曲線を計算するための平面図である。
【図１０】 従来の電圧供給線の構造を示す平面図である。
【符号の説明】
１ セル
２ａ 素子電源配線
２ｂ 素子グランド配線
３ａ 集合電源配線
３ｂ 集合グランド配線
４ａ，１８ａ，１８ｃ，１８ｅ，１８ｇ，１９ａ，１９ｃ 分配電源配線
４ｂ，１８ｂ，１８ｄ，１８ｆ，１８ｈ，１９ｂ，１９ｄ 分配グランド配線
５ａ，５ｂ，２１，２２ スルーホール接続端子
【発明の属する技術分野】
本発明は、集積回路装置の配線構造及びその形成方法に係り、特に、配線における電圧降下量の適正化対策に関する。
【０００２】
【従来の技術】
集積回路，例えばデジタル回路においては、回路を構成する要素として、ＡＮＤゲート，ＮＯＲゲートなどの論理ゲートが使用されている。そして、論理ゲートを回路として構成するための単位がセルと呼ばれている。デジタル回路内においては、論理ゲートの種類に応じた種々の機能を有するものが準備されていて、各種のセルを組み合わせることによって、デジタル回路全体が必要な機能が得られる。
【０００３】
一般的に、デジタル回路においては、多数のセルが配置された領域の上方にグランド配線層と電源配線層とが設けられている。そして、セルを横に並べ、各セルの電源配線とグランド配線とが各々つながる構造になっている。この横に並べたセル群をセル行と呼ぶことにする。
【０００４】
また、セルは回路を構成するために必要となる電子素子、例えば、ＭＯＳトランジスタを構成要素として含んでいる。例えば、ＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む回路であり、ＣＭＯＳインバータ回路の電源端子はセルの電源配線に、グランド端子はセルのグランド配線に接続されている。ただし、本明細書において、回路とは、電子素子を配線によって接続した部分の意味（広義）であり、閉回路（狭義）を意味するものではない。たとえば、ＣＭＯＳインバータ回路とは、電源端子，グランド端子が、電源配線，グランド配線にそれぞれ接続されていない状態にあるものをいう。
【０００５】
図１０は、従来のセルで構成されたデジタル回路におけるセル配置領域，電源配線及びグランド配線の構造を示す平面図である。同図に示すように、セル配置領域において、図中縦方向に複数個のセル行１０５ｘが配置されていて、各セル行は複数のセル１０５を図中横方向に並べて構成されている。セル配置領域は、図中縦方向に延びる集合電源配線１０７ａ及び集合グランド配線１０７ｂと、図中横方向に延びる分配電源配線１０８ａ及び分配グランド配線１０８ｂとによって挟まれている。そして、両側の集合電源配線１０７ａ，集合グランド配線１０７ｂから、素子電源配線１０６ａ，素子グランド配線１０６ｂを介して、各セル１０５に電源電圧，接地電圧がそれぞれ供給されるように構成されている。また、集合電源配線１０７ａ，集合グランド配線１０７ｂは、スルーホール接続端子１０９ａ−１，１０９ｂ−１を介して、それぞれ分配電源配線１０８ａ，分配グランド配線１０８ｂに接続されている。ただし、図１０には示されていないが、半導体集積回路装置の断面構造においては、各配線層の間は層間絶縁膜によって絶縁されており、層間絶縁膜を開口して形成されたスルーホールを埋める導体部材をスルーホース接続端子という。
【０００６】
なお、この明細書においては、電源配線及びグランド配線を総称して「電圧供給配線」という。
【０００７】
ここで、図中横方向に延びている素子電源配線１０６ａ，素子グランド配線１０６ｂ，分配電源配線１０８ａ及び分配グランド配線１０８ｂは、ある１つの配線層中に設けられている。一方、図中縦方向に延びる集合電源配線１０７ａ及び集合グランド配線１０７ｂは、別の配線層中に設けられている。また、半導体集積回路装置が設けられている半導体チップには、分配電源配線１０８ａ及び分配グランド配線１０８ｂにそれぞれ接続される電源パッド及びグランドパッドが最上の配線層に設けられており、電源パッド及びグランドパッドを介して半導体チップの外部の電源供給配線及びグランド供給配線に電気的に接続することが可能に構成されている。
【０００８】
このように、平面図に示される状態では、各々同じ配線層中に設けられて図中横方向に延びる素子電源配線１０６ａ及び素子グランド配線１０６ｂは、別の配線層中に設けられて図中縦方向に延びる集合電源配線１０７ａ及び集合グランド配線１０７ｂと交差している。そして、電源配線１０６ａと集合電源配線１０７ａとの交差点において、スルーホール接続端子１０９ａ−２を介して電源配線１０６ａと集合電源配線１０７ａとが互いに接続されている。また、グランド配線１０６ｂと集合グランド配線１０７ｂとの交差点において、スルーホール接続端子１０９ｂ−２を介してグランド配線１０６ｂと集合グランド配線１０７ｂとが互いに接続されている。
【０００９】
以上のように、各配線層中には、それぞれある方向に延びる複数の配線があり、かつ、相異なる配線層中の配線同士の配線との交差点には、必要に応じてスルーホール接続端子が設けられているために、同図に示す配線以外の配線を各配線層に配置するには工夫を要する。例えば、各配線層に信号配線を配置するときには、交差点を避けながら信号配線を配置しなければならない。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体集積回路層の配線構造においては、以下のような不具合があった。
【００１１】
上記従来の構造においては、交差点の存在が信号配線の配置の自由度を制約する要素となっており、交差点により、信号配線に割り当てられる配線面積が少なくなっていることがわかる。さらに、分配電源配線１０８ａと分配グランド配線１０８ｂとは同じ配線層（第１の配線層）に設けられ、セル１０５の素子電源配線１０６ａと素子グランド配線１０６ｂとは同じ配線層（第１の配線層）に設けられている。そのため、分配電源配線１０８ａと分配グランド配線１０８ｂとの直下方には、セル行１０５ｘを配置することができない。そのような配置状態では、セル行１０５ｘの素子電源配線１０６ａ，素子グランド配線１０６ｂと、分配電源配線１０８ａ，分配グランド配線１０８ｂとが互いに接触して、双方の素子電源配線１０６ａと素子グランド配線１０６ｂが短絡してしまうためである。つまり、分配電源配線１０８ａ，分配グランド配線１０８ｂの面積分のセル配置領域が失われしまうことがわかる。
【００１２】
つまり、従来の配線の構造は、一つの半導体チップに集積される回路が、１つのデジタル回路であったり、１つのＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）であるなど、比較的少ない種類の要素回路を集積する半導体チップに対して適したものである。その場合、配線層数は２層程度であることが多い。このように、配線層数が少ないことから、従来は信号配線に必要な領域の面積の確保に重点が置かれている。
【００１３】
ところが、今後の半導体チップには、デジタル回路，ＳＲＡＭ，ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ），フラッシュ・メモリ，アナログ回路などの回路の複数個を混載したものが現れる。また、プロセス技術の向上によって半導体集積回路装置中の要素が微細化されるので、デジタル回路自体の集積度もより高くなることが予想される。
【００１４】
そのため、今後の半導体集積回路装置においては、各要素回路の電圧供給配線，信号配線に必要な配線面積が増大し、配線層数も必然的に増加することが必然の成り行きである。近い将来には、例えば６〜１０層程度の配線層をもつ半導体集積回路装置が主流になる可能性が高まっている。さらに、消費電力低減の観点だけでなく、プロセス技術の向上によってトランジスタの微細化が可能になると、トランジスタの円滑な動作を確保する観点からも、トランジスタの電源電圧の低電圧化が要求されるようになってきている。
【００１５】
そして、電源電圧が低電圧化された半導体集積回路装置内においては、電圧供給配線中における電圧降下に対する許容度が小さくなる。例えば電源電圧のわずかな低下によって、回路中のトランジスタなどの動作速度が大きく低下するからである。つまり、今後の半導体集積回路装置においては、回路の動作時における電源の電圧降下に対する制約が強くなる。電圧降下としては、配線の抵抗に起因するもの（ＩＲドロップ）がもっとも大きな割合を占めているので、電圧供給配線の配線抵抗を小さくする必要が生じる。また、信号配線においても、信号の遅延をできるだけ小さくするには抵抗を小さくすることが有効である。配線抵抗を小さくするためには、配線の材料の選択だけでなく配線の面積の増大などの対策が必要となってくる。そして、電圧供給配線の面積の増大のためには、配線層の数の増加や、線幅の拡大が有効であるが、配線層数の増加は集積回路装置の製造コストの増大を招くおそれが大きい。一方、電圧供給配線の数が多くなると、その分、信号配線を配置するためのスペースが狭められる。
【００１６】
このように、単に電圧供給配線の総面積を増大させるだけでは、製造コストの増大や、信号の遅延などの特性の悪化を招くおそれがある。
【００１７】
一方、半導体集積回路装置の電源配線には、電磁輻射ノイズ、一般に、ＥＭＩと呼ばれている弊害を引き起こすという不具合もある。電磁輻射ノイズについては、公的に定められた量よりも小さくしなければならないという厳しい製品品質への要求がある。電磁輻射ノイズは、半導体集積回路装置などが外部の端子と接続するためのスルーホール接続端子部分（例えば、パッケージのリード、ワイヤなど）に流れる電流の時間変化に対するインダクタンス成分によって発生することが知られている。電磁輻射ノイズの抑制方法の１つとして、電源とグランド間に容量を設ける方法があるが、大面積を要する容量を設けることによって、セルや配線のための面積が削られるという不具合を招く。
【００１８】
今後の半導体集積回路装置における電源配線やグランド配線の構造は、以上のような不具合を回避しうる構造となっている必要がある。
【００１９】
また、もう１つの大きな問題として、今後の半導体集積回路装置の構成が多種の回路の混載化によって複雑化するとともに、スルーホール接続端子数の増大と微細化とに伴う問題がある。スルーホール接続端子数の増大とスルーホール接続端子の微細化により、接続状態の不良が発生確率が大幅に高くなるおそれがあり、接続状態の不良は予期しない電圧降下を招くだけでなく、配線の局所的な電流密度の増大による回路全体の動作不良を招くおそれがある。そのため、スルーホール接続端子の接続状態を容易に検査する手段が要請されている。
【００２０】
特に、電圧供給配線の構造に含まれる各配線同士の間を接続するスルーホール接続端子の接続状態が、接続か非接続かは、電圧降下量が設計値になるか否かに関係する。接続されているはずのスルーホール接続端子が非接続である場合、非接続のスルーホール接続端子における電流経路が断たれるので、電圧降下量は設計値よりも増加する。
【００２１】
また、電圧供給配線の面積を最小に近づければ、配線幅は小さくなり、スルーホール接続端子数も少なくなるので、配線の電流密度は許容値に近づき、設計マージンが減少する。スルーホール接続端子の電流密度についても同様である。また、今後、半導体集積回路装置のスルーホール接続端子も、その他の要素部分と同様に微細化する。微細化が進行すれば、スルーホール接続端子の接続状態を保証する必要が強まる。
【００２２】
さらに、近年、注目されている一つの半導体チップと他の半導体チップを貼り合わせによって接続する場合や、半導体チップとその半導体チップの動作にとって必要な電圧供給配線や信号配線を含んだ他の集積基板、いわば、マイクロ基板とを貼り合わせによって接続する場合なども、貼り合わせの接続端子の接続状態を検査する必要は重要である。
【００２３】
本発明の目的は、集積回路装置，特に半導体集積回路装置における上述のような不具合を回避しつつ、電子素子の微細化，回路構成の複雑化，各種回路の混載化（高集積化）に適した配線構造及びその形成方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の第１の集積回路装置は、複数の電子素子を含む回路部を有する集積回路装置において、上記回路部の高電位側端子に接続される複数の第１の素子電圧供給配線と、上記回路部の低電位側端子に接続される複数の第２の素子電圧供給配線と、上記複数の第１の素子電圧供給配線に接続される第１の集合電圧供給配線と、上記複数の第２の素子電圧供給配線に接続される第２の集合電圧供給配線と、上記第１の集合電圧供給配線に接続され、外部から上記第１の集合電圧供給配線に電圧を供給するための第１の分配電圧供給配線と、上記第２の集合電圧供給配線に接続され、外部から上記第２の集合電圧供給配線に電圧を供給するための第２の分配電圧供給配線とを備え、上記第１及び第２の素子電圧供給配線と、上記第１及び第２の集合電圧供給配線とは、第１の配線層に設けられ、上記第１及び第２の分配電圧供給配線は、上記第１の配線層よりも上層にある少なくとも１つの上層配線層に設けられている。そして、上記第１及び第２の素子電圧供給配線は第１の方向に延びており、上記第１及び第２の集合電圧供給配線、並びに上記第１及び第２の分配電圧供給配線は第２の方向に延びており、上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されており、上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されている。
【００２５】
これにより、第１及び第２の素子電圧供給配線と、第１及び第２の集合電圧供給配線とを共通の第１の配線層に設けることができるので、電圧供給のために必要な配線層の数と配線面積とを削減することができる。
【００２６】
上記上層配線層が、第２の配線層と該第２の配線層の上方に設けられた第３の配線層とを含むことにより、スルーホール接続端子などの接続端子を設けることによる配線面積の削減を小さくすることができる。また、第２の配線層よりも上層にある第３の配線層に信号配線を配置して、信号配線上の信号遷移を容易に測定することが可能になる。
【００２７】
第１のチップと、配線専用基板である第２のチップとを備え、上記第３の配線層は上記第２のチップに設けられており、上記第１の配線層中の電圧供給配線と上記第３の配線層中の電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることにより、接続端子の数を削減することができ、組み立て歩留まりが向上する。
【００２８】
第１のチップと、配線専用基板である第２のチップとを備え、上記回路部と上記第１の配線層とは上記第１のチップに設けられており、上記第１の分配電圧供給配線は上記第２のチップに設けられており、上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることにより、第１の集合電圧供給配線と第１の分配電圧供給配線との接続端子の数を削減することができる。
【００２９】
第１のチップと、配線専用基板である第２のチップとを備え、上記回路部と上記第１の配線層とは上記第１のチップに設けられており、上記第２の分配電圧供給配線は上記第２のチップに設けられており、上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることにより、第２の集合電圧供給配線と、第２の分配電圧供給配線との接続端子の数を削減することができる。
【００３０】
上記第１の集合電圧供給配線と上記第１の分配電圧供給配線との接続部に設けられた第１及び第２の接続端子をさらに備え、上記第１の接続端子と上記第２の接続端子とは、互いにある距離以上離れて配置されていることにより、第１及び第２の素子電圧供給配線における配線の抵抗値の増大を補い、電圧供給に必要な配線層の数と配線面積とを削減することができる。
【００３１】
上記第２の集合電圧供給配線と上記第２の分配電圧供給配線との接続部に設けられた第１及び第２の接続端子をさらに備え、上記第１の接続端子と上記第２の接続端子とは、互いにある距離以上離れて配置されていることによっても、同じ効果が得られる。
【００３２】
本発明の第２の集積回路装置は、電子素子を含む第１及び第２の回路部を有する集積回路装置において、上記第１の回路部の高電位側端子又は低電位側端子に接続される第１の素子電圧供給配線と、上記第１の回路部の低電位側端子又は高電位側端子に接続される第２の素子電圧供給配線と、上記第２の回路部の高電位側端子又は低電位側端子に接続される第３の素子電圧供給配線と、上記第１及び第３の素子電圧供給配線に接続される第１の集合電圧供給配線と、上記第２の素子電圧供給配線に接続される第２の集合電圧供給配線と、上記第１の集合電圧供給配線に接続され、外部から上記第１の集合電圧供給配線に電圧を供給するための第１の分配電圧供給配線と、上記第２の集合電圧供給配線に接続され、外部から上記第２の集合電圧供給配線に電圧を供給するための第２の分配電圧供給配線とを備え、上記第１，第２及び第３の素子電圧供給配線と、上記第１及び第２の集合電圧供給配線とは、第１の配線層に設けられ、上記第１及び第２の分配電圧供給配線は、上記第１の配線層よりも上層にある少なくとも１層の上層配線層に設けられている。そして、上記第１〜第３の素子電圧供給配線は第１の方向に延びており、上記第１及び第２の集合電圧供給配線並びに、上記第１及び第２の分配電圧供給配線は第２の方向に延びており、上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されており、上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されている。
【００３３】
これにより、精度の高い設計に対応しうる構造となるので、電圧供給のための配線層の数と配線面積とをさらに低減することができる。
【００３４】
上記第１の集合電圧供給配線が第１の配線部と第２の配線部とにより構成され、上記第１の配線部は上記第１の素子電圧供給配線に接続されており、上記第２の配線部は上記第３の素子電圧供給配線に接続されており、上記第１の配線部と上記第１の分配電圧供給配線との接続状態を検査するときに、上記第１の配線部と上記第２の配線部とが互いに電気的に分離することが可能に構成されていることにより、第１の配線部と第１の分配電圧供給配線との接続状態の適否を検査することが容易な構成となる。
【００３５】
【発明の実施の形態】
−半導体集積回路装置の平面構造−
図１は、本発明の半導体集積回路装置におけるセル配置領域，電圧供給配線（この明細書においては、電源配線及びグランド配線を総称して「電圧供給配線」という）及びグランド配線の構造を示す平面図である。同図に示すように、セル配置領域において、図中縦方向に複数個のセル行１ｘが配置されていて、各セル行１ｘは複数のセル１を図中横方向に並べて構成されている。セル配置領域は、図中縦方向に延びる集合電源配線３ａ及び集合グランド配線３ｂ（両者を総称して、「集合電圧供給配線」という）と、同じく図中縦方向に延びる分配電源配線４ａ及び分配グランド配線４ｂ（両者を総称して、「分配電圧供給配線」という）とによって挟まれている。
【００３６】
ここで、本実施形態においては、図１０に示す従来のデジタル回路のごとく集合電源配線３ａ，集合グランド配線３ｂがセル配置領域の両側に１対ずつ設けられているのではなく、セル配置領域の図中右側には集合電源配線３ａが配置されており、セル配置領域の図中左側には集合グランド配線３ｂが配置されている。また、セル配置領域の図中右側に配置された集合電源配線３ａに重なって分配電源配線４ａが配置されており、セル配置領域の図中左側に配置された集合グランド配線３ｂに重なって分配グランド配線４ｂが配置されている。そして、集合電源配線３ａから図中左方に延びる素子電源配線２ａを介して各セル１に電源電圧が供給され、集合グランド配線３ｂから図中右方に延びる素子グランド配線２ｂを介して各セル１にグランド電圧が供給されるように構成されている。この明細書では、素子電源配線２ａ及び素子グランド配線２ｂを総称して、「素子電圧供給配線」という。
【００３７】
ここで、図中横方向に延びている素子電源配線２ａ，素子グランド配線２ｂと、図中縦方向に延びている集合電源配線３ａ，集合グランド配線３ｂとはある１つの配線層（第１の配線層）中に配置されている。一方、図中縦方向に延びている分配電源配線４ａ及び分配グランド配線４ｂは、別の配線層（上層配線層）中に配置されている。そして、集合電源配線３ａと分配電源配線４ａとは、スルーホール接続端子５ａを介して互いに接続され、集合グランド配線３ｂと分配グランド配線４ｂとは、スルーホール接続端子５ｂを介して互いに接続されている。ただし、図１には示されていないが、半導体集積回路装置の断面構造においては、各配線層の間は層間絶縁膜によって絶縁されており、層間絶縁膜を開口して形成されたスルーホールを埋める導体部材をスルーホール接続端子という。
【００３８】
一方、第１の配線層においては、素子電源配線２ａと集合電源配線３ａとはスルーホール接続端子を介することなく接続されており、素子グランド配線２ｂと集合グランド配線３ｂとはスルーホール接続端子を介することなく接続されている。
【００３９】
また、いずれかの配線層中には短距離信号配線６と長距離信号配線７とが設けられている。短距離信号配線６は、各先端部の下方に配置されている２つのセルの信号端子同士の間を接続している。長距離信号配線７は、その一端部にあるセルと距離的に離れているセル（図示されていないセル）の信号端子同士の間を接続している。また、信号配線７が分配電源配線４ａと分配グランド配線４ｂの上層の配線層に通過するための通過窓８が設けられている。
【００４０】
なお、分離線として示されている破線は、ここでの説明には関係しない。この分離線については後述する。
【００４１】
−電圧供給配線構造−
次に、電圧供給配線の構造について詳細に説明する。説明をわかり易くするために、電圧供給配線の構造を第１の構造と第２の構造とに分解して考えることにする。以下の説明では、電源電圧供給配線の構造を例に採るが、グランド配線の構造についても同様である。まず、電圧供給配線の第１の構造は、例えば、セル１の素子電源配線２ａ及び素子グランド配線２ｂと、集合電源配線３ａ及び集合グランド配線３ｂと、スルーホール接続端子５ａ，５ｂとによって構成されている部分、つまり第１の配線層及びスルーホール接続端子の部分を含む構造である。
【００４２】
図１において破線によって囲まれた単位構造は、図１には示されていないが、集積回路装置中でマトリックスに配置されて、全体が大構造となっている。そして、この大構造が一つの機能を有するデジタル回路である。この大構造については、後に、図３及び図４を参照しながら詳細に説明する。
【００４３】
ところで、第１の構造における配線の電圧降下量には、以下に説明するような性質がある。例として、スルーホール接続端子５ａの電圧が一定値になっていて、単位構造に含まれるセル１が消費する電流は、各セル１に均等に分布して流れるものとする。さらに、単位面積の電圧供給配線の抵抗値，いわゆるシート抵抗値が変わらないとする。このとき、単位構造の縦横の寸法比を一定として、単位構造の面積が小さくなったとすると、電圧が一定値であるスルーホール接続端子５ａから各セル１までの距離が短くなるので、セル１を電流源とすると、スルーホール接続端子５ａから各電流源までの距離が短くなることになる。つまり、セル１の素子電源配線２ａの幅や、集合電源配線４ａの幅が変わらない場合、電圧値が一定であるスルーホール接続端子５ａと各電流源（セル１）との間の電源配線抵抗（素子電源配線２ａ及び集合電源配線３ａ全体の抵抗，つまり電流が流れる経路中の配線全体の抵抗）が小さくなることを意味する。そして、単位構造の消費電流が変わらないとすると、電源配線抵抗が小さくなっているので、スルーホール接続端子５ａと各電流源（セル１）との間の配線経路における電圧降下量は小さくなることがわかる。
【００４４】
反面、単位構造の消費電流は一定ではなく、スルーホール接続端子５ａと各電流源（セル１）との間の配線経路における電圧降下量が一定であるとすると、オームの法則から、電源配線抵抗が小さくなっているので、消費電流は増大してもよいことになる。同じ様に考えて、単位構造の面積が大きくなった場合、電圧降下量を一定にすると、消費電流は小さくしなければならない。この関係は、下記式（１）
Ｖｄ＝（Ｓｂ）ｘ（Ｉｂ） （１）
とする反比例の関係に似ている。ここで、Ｖｄは電圧降下量、Ｓｂは単位構造の面積、Ｉｂは消費電流である。上記式（１）から、電圧降下量Ｖｄを小さくするためには、面積と消費電流の積（Ｓｂ）ｘ（Ｉｂ）を小さくする必要があることがわかる。
【００４５】
図５（ａ）は、配線構造曲線及び回路特性直線を用いた電流及び面積の決定方法を説明するための図である。
【００４６】
図５（ａ）において、縦軸は単位構造の面積Ｓｂを表し、横軸は電流Ｉｂを表しており、パラメータとして電圧降下量Ｖｄを採用している。ここで、上述のように、単位構造の面積Ｓｂは単位構造の電圧供給配線抵抗と関数関係を有している。その点において、式（１）中の面積Ｓｂを抵抗に置き換えれば、オームの法則の式になる。そして、図５（ａ）に示す配線構造曲線を関数関係として表す式を配線構造式と呼ぶことにする。図５（ａ）においては、３つの電圧降下量Ｖｄに対する３つの配線構造曲線を示している。図中、左方の配線構造曲線ほど電圧降下量Ｖｄが小さい。
【００４７】
また、図５（ａ）には、比例直線である回路特性直線が示されている。この回路特性直線は、電圧供給配線の設計を行おうとしている機能回路に使用されているセル群の総面積Ｓｂｂと総消費電流Ｉｂｂの比Ｓｂｂ／Ｉｂｂを一定に保ち、機能回路を１つの単位構造を構成するセル群に分けたときの単位構造の面積Ｓｂと消費電流Ｉｂとの関係式（２）
Ｓｂ＝（Ｓｂｂ／Ｉｂｂ）ｘ（Ｉｂ） （２）
である。ここで、機能回路とは、後述する図３，図４，図７などに示される設計対象回路に相当する。図５（ａ）において、回路特性直線（回路特性式が示す比例関係を表す直線）よりも上方の領域は、以下のような意味を持っている。その領域内の点における面積Ｓｂに分けられた単位構造中のセル群の消費電流は、その点が示す消費電流Ｉｂよりも大きいことになる。従って、この領域Ｒａの面積を与えるようなセル群の単位構造への分け方は、配線構造曲線が示す消費電流の目標値によって決定されるので、面積については分けた後のセルの配置面積よりも大きくなる。つまり、消費電流は、配線構造曲線が示す値にすることができるが、面積には余裕が生じ、セル配置領域と電圧供給配線領域に隙間ができてしまう。結局、単位構造に未使用領域が生じるので、単位構造におけるセルの集積度が低下する。
【００４８】
一方、図５（ａ）における回路特性直線よりも下側の領域Ｒｂは、上側の領域Ｒａとは逆に、分けたセル群の面積は配線構造曲線が示す目標値に対応させることができるが、消費電流は目標値より小さくなる。結局、電圧降下量Ｖｄが目標値よりも小さくなることから、電圧供給配線幅に余裕があることになり、電圧供給配線に無駄な配線領域が存在していることになる。機能回路のセル群は、回路特性式によって示される面積と消費電流になるように、単位構造に分けるのが双方とも無駄のない設計が行うことができることがわかる。つまり、設計目標の電圧降下量の配線構造曲線と回路特性直線との交点が示す面積と消費電流とに応じて、機能回路のセル群を単位構造に分けることにより、電圧供給配線面積の無駄をできるだけ小さくするよう配線構造を最適化することができる。
【００４９】
なお、配線構造曲線と回路特性直線との間に、必ず一つの交点が存在する。それは、２つの線が反比例曲線と比例直線であるからである。さらに、電圧供給配線の構造に拘わらず配線構造曲線は反比例曲線になるので、電圧供給配線の第１の構造がここで採用している構造とは異なる構造であっても反比例曲線は存在する。第１の構造が違っても、ある目標値の電圧降下量Ｖｄを実現するように分けられたセル群の単位構造が存在することがわかる。
【００５０】
ところで、素子電源配線２ａの構造はそのままとして、集合電源配線３ａの幅を変更しても、図５（ａ）に示す配線構造曲線が存在しているので、配線構造曲線と回路特性直線との交点も存在し、この交点の面積及び消費電流を与えるようにセル群を単位構造に分けることができることに変わりはない。そこで、集合電源配線３ａの配線幅が最小になるように電源配線設計を行うことにする。集合電源配線３ａの配線幅を小さくすると配線抵抗値は増加する。その結果、単位構造の配線抵抗が増加するが、単位構造の面積を小さくすることによって、電圧降下量Ｖｄを目標値にすることができる。あるいは、単位構造に含まれるセルの消費電流を小さくすることでも電圧降下量Ｖｄを目標値にすることができる。どちらかの対応策、あるいは、両方の対応策によって、設計目標である電圧降下量の単位構造を必ず得ることができる。
【００５１】
なお、以上の説明及び以下の説明においては、電源配線構造についてのみ説明するが、グランド配線構造についても電源配線構造と同じ議論が成り立つ。
【００５２】
また、上述の説明では、座標系に直線，曲線を描いて配線の設計を行なう手順について説明したが、これは設計が可能であることを示すためである。現実には、ほとんどの場合、配線構造式と回路特性式との連立方程式の解を求める手順を採ることになる。
【００５３】
−配線構造の設計手順−
図６は、電圧供給配線の構造の設計手順を示すフローチャート図である。
【００５４】
まず、ステップＳＴ１０で、電圧供給配線の構造の形状を決定する。ここでは、セルの素子電源配線２ａ，素子グランド配線２ｂ，集合電源配線３ａ及び集合グランド配線３ｂの形状と、分配電源配線４ａと集合電源配線３ａとの間を接続するスルーホール接続端子５ａの位置、及び分配グランド配線４ｂと集合グランド配線３ｂとの間を接続するスルーホール接続端子５ｂの位置を決定する。つまり、単位構造を決定する。
【００５５】
次に、ステップＳＴ１１で、電源配線とグランド配線に対する条件を決定し、後のステップＳＴ１３で決定する配線構造式の条件を与える。例えば、後述するように、集合電源配線３ａと集合グランド配線３ｂの形状を配線の許容電流密度を満たすように設計するなどである。
【００５６】
次に、ステップＳＴ１２で、電圧降下量Ｖｄを決定し、後のステップＳＴ１３で決定する配線構造式の条件を与える。
【００５７】
次に、ステップＳＴ１３で、上記各ステップＳＴ１０〜１２の処理で得られた配線形状や条件を用いて、設計対象の回路の配線構造式を決定する。ここでは、設計対象となる回路に適切と思われる電源配線の単位構造の面積と消費電流と電圧降下量の反比例式（１）（配線構造曲線）を決定する。
【００５８】
次に、ステップＳＴ１４で、設計対象の回路の面積と消費電流とに応じて得られる回路特性式（２）（回路特性直線）を決定する段階である。ここでは、設計対象の回路を単位構造の回路に分けた後の単位構造の回路の面積と消費電流との比例関係が得られる。
【００５９】
次に、ステップＳＴ１５で、配線構造曲線（１）と回路特性直線（２）との交点を求め、両者の交点における面積と消費電流を得る。
【００６０】
次に、ステップＳＴ１６で、ステップＳＴ１５で求めた面積と消費電流とに応じて、単位構造の素子電源配線２ａの配線幅と、集合電源配線３ａと分配電源配線４ａとの間を接続するスルーホール接続端子５ａの位置と、集合グランド配線３ｂと分配グランド配線４ｂとの間を接続するスルーホール接続端子５ｂの位置とを決定する。
【００６１】
上述の考察から、集合電源配線３ａの配線幅は、単位構造の面積を小さくすることで、いくらでも小さくすることができるように思われる。しかしながら、実際には、集合電源配線幅を決定するために考慮すべき事項として、配線抵抗値以外に、電流による配線劣化、いわゆる、エレクトロマイグレーションの発生があり、エレクトロマイグレーションを抑制するように適切な配線幅を決定することが必要である。このエレクトロマイグレーションを抑制するための基準は、一般に、配線の電流密度が規定値を超えないこととして設定されている。従って、集合電源配線３ａの幅の最小値は、分けられたセル群（単位構造中のセル群）の消費電流Ｉｂから算出される電流密度が規定値と等しいときの値である。
【００６２】
エレクトロマイグレーションを抑制するために規定されている電流密度から集合電源配線３ａの幅を決定する場合においても、配線抵抗値で考えたように、分けられたセル群をさらに細分化すると、細分化された後のセル群は消費電流も細分化されているので、集合電源配線幅を小さくすることができる。もちろん、エレクトロマイグレーション抑制のために規定されている電流密度以下としなければならない。
【００６３】
一般には、プロセス上配線の厚みは一定と考えることができるので、電流密度が一定であるならば、電流と配線幅の比は一定である。ところで、電流と配線幅の比が一定ならば、オームの法則から、配線の長さと厚みが一定のときには、配線における電圧降下量は一定である。つまり、電流密度を一定にして、配線幅を小さくするならば、配線における電圧降下量は一定である。
【００６４】
−セル群の細分化−
図５（ｂ）は、分けられたセル群をさらに４つの単位構造に細分化するときの配線構造及びスルーホール接続端子の構造の変化を示す図である。図５（ｂ）の上図は細分化する前の構造を示し、図５（ｂ）の下図は４つに細分化した後の構造を示している。図５（ｂ）においては、理解を容易にするために、電源配線のみが示され、グランド配線の図示は省略されている。後述するように、図３及び図４においては、単位構造の集合電源配線上のスルーホール接続端子は一つのスルーホール接続端子で表現されているが、図５（ｂ）では、理解を容易にするために、細分化された単位構造に一つのスルーホール接続端子２５を設けた状態が示されている。
【００６５】
図５（ｂ）の上図に示すように、細分化前においては、単位構造に分けられたセル群２３（点線参照）の側方にある集合電源配線２４から図中横方向に延びている配線が素子電源配線である。そして、集合電源配線２４と分配電源配線（図示せず）との間を接続するためのスルーホール接続端子２５が設けられているとする。次に、図５（ｂ）の下図に示すように、各セル群２３をさらに４つのセル群２６に細分化すると、新たに生成された単位構造ごとに、集合電源配線２７と、集合電源配線２７と分配電源配線（図示せず）との間を接続するスルーホール接続端子２８とが形成される。ただし、図５（ｂ）の下図においては、細分化後のセル群２６については、図中左上の部分の単位構造のみが示されており、他の部分は見やすくするために図示が省略されている。単位構造の縦横比は、細分化前と細分化後とで同じである。細分化後のセル群２６の消費電流は、細分化前のセル群の１／４になる。従って、集合電源配線幅を細分化前の１／４にすることができる。スルーホール接続端子２８の面積も、配線幅と同様に、その電流密度が細分化前のスルーホール接続端子２５と等しくなるように面積は１／４になる。
【００６６】
ここで、図５（ｂ）の下図に示される４つに細分化されたセル群２６の集合電源配線２７の面積を足し合わせると、細分化される前の面積の１／２になる。つまり、縦方向の長さは同じであるので、細分化される前の配線幅を１＋１＝２であるとすると、細分化後は１／４＋１／４＋１／４＋１／４＝１であって、細分化前の集合電源配線幅の半分になっている。
【００６７】
一方、分配電源配線と集合電源配線のスルーホール接続端子２５とスルーホール接続端子２８の面積の総和は変わらない。細分化前は面積１のスルーホール接続端子が４個で、総面積は４である。スルーホール接続端子における電流密度は変わらないとすると、細分化後にスルーホール接続端子の面積が１／４となるが、スルーホール接続端子数が１６個となる。つまり、細分化後のスルーホールの総面積は１６／４＝４であるから、細分化の前後におけるスルーホール接続端子の面積の変化はないことがわかる。
【００６８】
以上の例から、集合電源配線とスルーホール接続端子の面積に関して、次のことがわかる。つまり、セル群を分けていくと、スルーホール接続端子の総面積は同じであるが、集合電源配線の総面積は減少するということである。ところで、セル群の区画数を増やすことにより、単位構造の消費電流及び面積が減少するので、電圧降下量も低減する。単位構造の数を増やすこと（つまり細分化すること）により、集合電源配線の総面積が小さくなるだけではなく、単位構造の電圧降下量が小さくなることにもなる。電圧供給配線は配線面積が小さく、電圧降下量が小さいほど、より好ましい配線構造であることから、このように細分化された配線構造は優れた構造であるといえる。
【００６９】
以上の説明では、素子電源配線及び集合電源配線について説明したが、素子グランド配線及び集合グランド配線についても、上述のような細分化による利益を得ることができる。
【００７０】
また、セル群の区画数を増やすことによって、セルの素子電源配線と素子グランド配線の長さが短くなる。このため、配線に接続されるセル数が減少するので、配線に流れる電流も小さくなる。その結果、電流密度に余裕ができるので、許容電流密度を満足する範囲で、セルの素子電源配線と素子グランド配線の幅を小さくできる。つまり、素子電源配線と素子グランド配線を含むセルの面積を小さくすることができる。
【００７１】
−第２の構造についての説明−
以上では、第１の構造に対する説明を行なったが、実際には、電圧供給配線の全構造には、第１の構造に加えて、分配電源配線と分配グランド配線が含まれる。そこで、電圧供給配線の第２の構造は、分配電源配線と分配グランド配線の構造であるとする。ここでは、分配電源配線の構造について説明するが、分配グランド配線についても同じ議論が成り立つ。上述の説明においては、第１の構造について、セル群の区画数を増やすことにより利益が得られることを示したが、セル群の区画数を増やすことが第２の構造においては不利益をもたらすことになると、第１の構造における利益が第２の構造における不利益によって相殺されるおそれがある。しかし、以下に説明するように、第２の構造においてもセル群の細分化による利益が得られる。
【００７２】
まず、セル群の区画数を増やすと分配電源配線と集合電源配線とのスルーホール接続端子の数が増加する。スルーホール接続端子はセル群が消費する電流が集まるところであるから、スルーホール接続端子はセル群の電流量に対応する電流源が接続されている所と考えられる。セル群の区画数が増えると、スルーホール接続端子の数が増加するので、電流源が分配電源配線上で均一分布の状態に近づく。もちろん、セル群が細分化されてもトータルのセルの数に変わりはないので、総消費電流は一定である。そして、第２の構造において、電圧供給配線の基本的なパターンが同じであるとすると、電流分布に偏りがあるよりも均一である方が電圧降下量は小さくなる。
【００７３】
図５（ｃ），（ｄ）は、それぞれ電流源を３箇所に配置した場合と、電流源を４箇所に配置した場合とにおける一本の電圧供給配線上の電流分布を説明するための図である。ここでは、図５（ｃ），（ｄ）に示す定電圧源の電圧は同じであるとし、同じ配線構造に同じ総電流値の電流源を３箇所又は４箇所に分けて配置した場合を想定している。また、配線の総抵抗値は同じであるとする。
【００７４】
図５（ｃ）に示すように、電流源を３箇所に分けて配置すると、配線における最大の電圧降下量Ｖdmaxは、下記式（３）
Ｖdmax＝（１／３Ｒ）Ｉ＋（１／３Ｒ）（２／３Ｉ）
＋（１／３Ｒ）（１／３Ｉ）
＝１６／２４（ＲＩ） （３）
で表される。
【００７５】
一方、図５（ｄ）に示すように、電流源を４箇所に分けて配置すると、配線における最大の電圧降下量Ｖdmaxは、下記式（４）
Ｖdmax＝（１／４Ｒ）Ｉ＋（１／４Ｒ）（３／４Ｉ）
＋（１／４Ｒ）（２／４Ｉ）＋（１／４Ｒ）（１／４Ｉ）
＝１５／２４（ＲＩ） （４）
で表される。式（３）と式（４）とを比較するとわかるように、電流源を３箇所から４箇所に増加させることにより、最大の電圧降下量Ｖdmaxが小さくなることがわかる。
【００７６】
なお、電流源をＮ箇所に分けて配置すると、配線における最大の電圧降下量Ｖdmaxは、下記式（５）
Ｖdmax＝１／Ｎ｛１／Ｎ＋２／Ｎ＋３／Ｎ＋…
＋（Ｎ−１）／Ｎ＋Ｎ／Ｎ｝（ＲＩ）
＝１／Ｎ／Ｎ｛（Ｎ＋１）Ｎ／２｝（ＲＩ）
＝（Ｎ＋１）／（２Ｎ）ｘ（ＲＩ） （５）
で表される。したがって、Ｎを無限大とすると、最大降下量Ｖdmaxは１／２（ＲＩ）となる。一般に、セル群の区画数を増加するにしたがって、最大の電圧降下量Ｖdmaxは１／２（ＲＩ）に近づいていく。この特徴は、平面構造の電圧供給配線に関しても同様であり、分配電圧供給配線と集合電圧供給配線のスルーホール接続端子数が増加し、均一に分布することによって、最大の電圧降下量Ｖdmaxは小さくなる。もちろん、セル群を区画しても総消費電流は一定であり、配線の基本的パターンも変化させないものとする。結局、電圧供給配線の第１構造と第２構造との双方において、セル群の区画数を増加させることにより、電圧供給配線設計上の利益が得られることがわかる。つまり、電圧供給配線全体にとって、第１構造の領域を小さくする方が優位である。言い換えると、セル群の区画数が多いほど、電圧供給配線面積と電圧降下量の点で優位である。配線面積が縮小されると、セルが配置できるスペースが増すほか、信号線を配置することができるスペースも増すので、回路の集積度が高くなる。
【００７７】
−集合電圧供給配線下へのセルの配置−
ところで、集合電源配線（又は集合グランド配線）の下方にセルを配置することは、次のようにすれば、容易に実現することができる。
【００７８】
その一例としては、集合電圧供給配線を素子電圧供給配線より数えて３層以上上方に位置する配線層に設ける構造が考えられる。例えば、集合電圧供給配線が属する配線層の下にある配線層に縦方向の信号配線を設け、さらにその下方の配線層に素子電圧供給配線と横方向の信号配線を設けることができる。そして、集合電圧供給配線の下方にはセルを配置して、セルの信号配線を設けることが可能である。
【００７９】
しかし、この構造には、次のような不利益もある。素子電圧供給配線と集合電圧供給配線との間に設けられるスルーホール接続端子は、横方向の信号配線を配置する上で障害となることである。そればかりでなく、今後、セル群の集積度を高くするためには、素子電圧供給配線の配線幅を細くすることが有効となるが、このことに対して対応が困難になることである。素子電圧供給配線と集合電圧供給配線を接続するのに必要な面積を小さくするには、素子電圧供給配線の幅よりも小さな径を有するスルーホール接続端子を形成する必要がある。ところで、この小さなスルーホール接続端子は、他の接続用のスルーホール接続端子と比較して非常に小さなものとなる。このような小さいスルーホール接続端子を形成することは困難な問題である。
【００８０】
以上のことから、素子電圧供給配線と集合電圧供給配線とは同じ配線層に形成することが有利である。本実施形態においては、図１に示されるように、素子電源配線２ａがセル行の一方の側に配置された集合電源配線３ａに接続され、素子グランド配線２ｂがセル行の他方の側に配置された集合グランド配線３ｂに接続されている。素子電源配線２ａ，素子グランド配線２ｂは、それぞれ左右で集合電源配線３ａ，集合グランド配線３ｂに接続されるので、セルの配線（素子電源配線及び素子グランド配線）と集合配線（集合電源配線及び集合グランド配線）とを同じ配線層に設けることが可能となる。しかも、これらが同じ配線層にも設けられていることにより、素子電源配線２ａと集合電源配線３ａとを直接接続し、素子グランド配線２ｂと集合グランド配線３ｂとを直接接続することができる。つまり、スルーホール接続端子を必要としない。
【００８１】
−配線の断面構造−
図２は、図１に示される配線の断面構造を示す断面図である。図１と図２は、各構成要素の平面構造と積層構造を示すが、構成要素間の位置関係を説明するものではない。例えば、図２におけるスルーホール接続端子５ａと５ｂとの位置関係は、図１における両者の位置関係を反映していない。これは、図２の図面構造を簡略化して示すことにより、理解を容易にするためである。
【００８２】
図２に示すように、シリコンなどからなる半導体層９にはセルを構成するトランジスタが形成されている。第１〜第４の配線層１０〜１３，１４ａ，１４ｂは、アルミニウム，銅などの導体膜により構成されている。また、半導体層９及び各配線層１０〜１３、１４ａ、１４ｂの間には、半導体層や各配線層間を絶縁分離するためのシリコン酸化膜などからなる層間絶縁膜１６ｂ〜１６ｆが設けられている。
【００８３】
ここで、図１における素子電源配線２ａ，素子グランド配線２ｂ，集合電源配線３ａ及び集合グランド配線３ｂは、第１配線層１０に設けられている。また、分配電源配線４ａは第３配線層１２に設けられ、分配グラウンド配線４ｂは第４配線層１３に設けられている。そして、図１に示すスルーホール接続端子５ａは、２つの層間絶縁膜１６ｂ，１６ｃを貫通して第１配線層１０と第３配線層１２との間を接続している。また、図１に示すスルーホール接続端子５ｂは、３つの層間絶縁膜１６ｂ，１６ｃ，１６ｄを貫通して第１配線層１０と第４配線層１３との間を接続している。ただし、セルの素子電源配線２ａと集合電源配線３ａとの接続がスルーホール接続端子を必要としない直接接続が可能な範囲において、各々の配線層に多少の高低差が存在しても、ここでは、区別しないで、同じ配線層１０と考える。例えば、ある配線層といわゆる中間配線層とは区別しないで同じ配線層とするわけである。素子グランド配線２ｂと集合グランド配線３ｂとについても、同様である。
【００８４】
分配電源配線４ａと分配グランド配線４ｂとは、第３，第４の配線層１２，１３にそれぞれ設けられているが、分配電源配線４ａと分配グランド配線４ｂとの高さ位置関係を逆にして、それぞれ第４，第３配線層１３，１２に設けていてもよい。
【００８５】
次に、信号配線について説明する。例えば第１配線層１０には、単位構造内において、素子電源配線２ａと素子グランド配線２ｂとに平行な信号配線を設けることができる。第２配線層１１にも信号配線を設けることができる。第２配線層は、主に、比較的入力端子と出力端子と間の距離が短い信号配線（図１に示す短距離信号配線６）を行う場合に用いる。短距離信号配線６の配置領域として、第１，第２配線層１０，１１では面積が不足する場合には、第２配線層１１と第３配線層１２との間に、別の配線層をさらに設けることも考えられる。また、短距離信号線６としては、第１，第２配線層などに設けられるもの以外に、タングステンなどによって形成されるローカル配線がある。ローカル配線は、第１配線層１０の下方，例えば素子分離用絶縁膜や半導体基板の上に配置することができるので、素子電源配線２ａ，素子グランド配線２ｂ，集合電源配線３ａ及び集合グランド配線３ｂによって、配線形成上の制約を受けることがない。そこで、これらのローカル配線を利用することも考えられる。
【００８６】
次に、信号配線の配置に対する別の考え方を次に述べる。半導体集積回路装置の試作過程において、信号配線における信号の遷移（トグル）を測定する必要が生じる場合がある。ところが、第２配線層１１中に設けられた信号配線は、第３，第４配線層１２，１３にそれぞれ設けられた分配電源配線４ａ，分配グランド配線４ｂによって覆われているので、第２配線層１１にある信号配線の信号を測定できない場合がある。このような各種測定の困難性を回避するには、信号配線を第２配線層１１には設けないで、信号配線を第３，第４配線層１２、１３よりも上方の第５，第６配線層１４ａ，１４ｂに設けることもできる。そのように配置すれば、信号配線は分配電源配線４ａや分配グランド配線４ｂよりも上方に位置しているので、信号配線に対する各種信号の測定が可能である。
【００８７】
さらに、測定上の困難を回避する目的のほかに、長距離信号配線７を第５，第６配線層１４ａ，１４ｂに設けるという考え方がある。ここで、例えば、信号配線がある場合、回路の出力端子と他の回路の入力端子との間の接続距離と、半導体層９と第５，第６配線層１４ａ，１４ｂとの間を接続するスルーホール接続端子の接続距離とを比較したとき、回路間の接続距離の方がスルーホール接続端子の接続距離よりも十分に大きいときに、その信号配線を長距離信号配線とし、それ以外の信号配線を短距離信号配線と定義することができる。図１に示される長距離信号配線７は、第５，第６配線層１４ａ，１４ｂに設けられている。長距離信号配線７には、回路ブロック間の信号のやり取りを行う，いわゆるバス信号線や、クロック信号を配信する信号配線などがある。
【００８８】
配線の寸法は、そこに含まれる容量と抵抗が信号の伝達時間に変化を与える。信号配線距離が長くなると、信号の伝達時間が長くなる。短時間で信号を伝達するために、信号配線中のスルーホール接続端子部における遅延時間をも削減するか否かによって長距離信号配線と短距離信号配線に分類することもできる。信号配線におけるスルーホール接続端子に相当する部分が信号配線の他の部分よりも十分に短いときには、スルーホール接続端子の部分の遅延時間の増加は、信号配線全体の遅延時間よりも非常に小さいので問題にはならない。つまり、この信号配線を長距離信号配線とすることができる。逆の場合には、この信号配線を短距離信号配線とすることができる。そこで、上述のように、第５，第６配線層１４ａ，１４ｂに信号配線を設ける場合は長距離信号配線を設けることが好ましいということになる。
【００８９】
さらに、他の考えとして、スルーホール接続端子５ａ，５ｂは、第２配線層１１の一部を縦方向に通過するので、第２配線層１１における信号配線に使用できる面積を小さくする。図２において、スルーホール接続端子５ａ，５ｂによって第２配線層１１は分断されているので、第２配線層１１のうち図２に示す断面における領域は信号配線には利用できないことがわかる。つまり、集合電源配線３ａと集合グランド配線３ｂとが設けられている第１配線層１０と、分配電源配線４ａと分配グランド配線４ｂとが設けられている第３，第４配線層１２，１３との間に配線層を多く設けるほど、スルーホール接続端子５ａ，５ｂは、多くの配線層を通過するので、各配線層でスルーホール接続端子５ａ，５ｂに割り当てられる面積の総和は増す。つまり、信号配線に使用できる面積の損失が大きくなる。図２においては、スルーホール接続端子５ｂは第２，第３配線層１１，１２の双方を分断して、信号配線に利用できる面積を小さくしていることがわかる。スルーホール接続端子５ａは第２配線層１１のみである。この面積損失を少なくするためには、第１配線層１０と第２，第３配線層１１，１２との間には、配線層を設けないで、第３，第４配線層１２，１３よりも上方の第５，第６配線層１４ａ，１４ｂ、あるいは、それよりも下方に配線層を設けて信号配線を配置するのがより好ましい。
【００９０】
また、分配電源配線４ａは、電源パッドから区画されているセル群に電流を供給する経路となる。分配電源配線４ａの配線距離は、最大の場合に、半導体チップの辺から中央までになる。以下の説明は、電源配線について行なわれるが、グランド配線についても同様である。しかも、分配電源配線４ａには全ての回路の消費電流が流れる。そのために、配線抵抗を小さくして、配線における電圧降下量を抑制する必要がある。配線面積が大きいときには、配線面積がチップ面積の半分以上を占める場合もある。そのような場合には、分配電源配線４ａ，分配グラウンド配線４ｂは、それぞれ集合電源配線３ａ，集合グラウンド配線３ｂと同じ配線層に設けることができない。そして、分配電源配線４ａと分配グランド配線４ｂとは、その配線面積が大きいことから、集合電源配線３ａや集合グランド配線３ｂよりも上方の配線層に設ける。さらに、双方の電源配線の面積が特に大きい場合には、分配電源配線４ａは分配グランド配線４ｂとは異なる配線層に設けなけらばならないこともある。このとき、分配電源配線４ａと分配グランド配線４ｂとの下方にはセルを配置することが可能であり、その場合には、セル間の信号配線に素子電源配線２ａが配置されている配線層（第１配線層１０）を利用することができる。もちろん、回路の総消費電流が小さいなどの理由によって、分配電源配線４ａ，分配グランド配線４ｂに必要な配線面積が、それほど多くはない場合には、各々の配線を一つの配線層に設ければよい。それとは反対に、回路の総消費電流が大きいなどの理由によって、分配電源配線４ａ，分配グランド配線４ｂに割り当てられた面積が不充分な場合には、分配電源配線４ａと分配グランド配線４ｂとに対して、一層、あるいはそれ以上の配線層をさらに追加するなどして、分配電源配線４ａ、分配グランド配線４ｂの配線面積を増加させることも考えられる。例えば、分配電源配線４ａと分配グランド配線４ｂとをＡ層に設け、双方の配線の配線面積を増加させるために、Ｂ層に分配電源配線４ａに接続される追加の分配配線４ａを設け、Ｃ層に分配グランド配線４ｂに接続される追加の分配グランド配線４ｂを設けることが考えられる。
【００９１】
また、素子電圧供給配線を越えて信号配線を配置するためには、素子電圧供給配線が配置される配線層と、分配電圧供給配線が配置される配線層との間に他の配線層を設ければよい。この配線層をセルの信号配線層と呼ぶことにする。セルの信号配線層を設ける方法としては、縦方向の信号線と横方向の信号線とを各１層づつ設ける方法と、縦方向の信号線は第２配線層１１に、横方向の信号線は素子電源配線２ａが設けられた第１配線層１０に設ける方法とがある。これらは、ある電源配線が設けられる設計対象の回路によって、あるいは、混載される他の回路によって、それらの回路の集積度を考慮して選択するのが好ましい。セルの信号配線用に設ける配線層の数が少ないほど、分配電源配線４ａと集合電源配線３ａとを互いに接続するスルーホール接続端子５ａが各セルの信号配線層において占める面積の和が小さくなる。電源配線の占有面積により、信号配線に利用できる面積を削減することが少なくなる。
【００９２】
また、分配電源配線４ａが配置される第３配線層１２と、分配グランド配線４ｂが配置される第４配線層１３とを互いに隣接させる考え方もある。第３配線層１２と第４配線層１３とを重ねて配線することによって、容量値が比較的に大きい電源間容量を形成することができる。電源間容量は、電磁輻射ノイズの低減のために設けられた場合には、電圧供給配線の重要な構成要素の一部分と考えることができる。効果的に電磁輻射ノイズを低減するためには、電源とグランドの配線層間に形成されるキャパシタの単位面積あたりの容量値を大きくする必要がある。そのために、分配電源配線４ａが配置される第３配線層１２と、分配グランド配線４ｂが配置される第４配線層１３との間に介在する層間絶縁膜１６ｄは、厚みを薄くするか材質を高誘電率の誘電体材料とすることが好ましい。もちろん、層間絶縁膜１６ｄの厚みを薄く、かつ材質を高誘電率の誘電体材料とすれば、さらに容量値は増す。また、電源配線側とグランド側配線とがオーバーラップする部分の面積が増大するようにすれば、キャパシタの容量値は増加する。
【００９３】
そこで、図１に示すように、分配電源配線４ａと分配グランド配線４ｂとをある間隔をおいて交互に配置し、各々、集合電源配線３ａと集合グランド配線３ｂとに接続する。このように、分配電源配線４ａと分配グランド配線４ｂとを配置するのは、信号配線を分配電源配線４ａよりも上方に設ける場合に、電源側配線とグランド側配線とを交互に配置すると、信号配線が通りぬけることができる領域を、図１０に示す配置関係におけるよりも大きくすることができるからである。図１０において、分配電源配線１０８ａと分配グランド配線１０８ｂとの対が、一定の間隔をおいて配置されているように、電源側配線とグランド側配線とは、双方がつながってしまわないために一定以上の間隔を隔てていなければならない。しかし、この必要な一定間隔を信号配線が通りぬけることができない場合、その領域は信号配線の通りぬけにとって、利用できない領域となる。
【００９４】
−分配電源配線及び分配グラウンド配線の配置−
図３は、単位構造がマトリックス状に配置されたときの分配電源配線と分配グラウンド配線との平面配置関係の例を示す図である。図４は、単位構造が千鳥足模様（チェッカーパターン）に配置されたときの分配電源配線と分配グラウンド配線との平面配置関係の例を示す図である。
【００９５】
図３に示すように、横方向の配線１８ａ〜１８ｈと、縦方向の配線１９ａ〜１９ｄとの間に、単位構造２０ａ，２０ｂが配置されている。ここで、単位構造２０ａ，２０ｂは、第１の構造の単位構造を模式的に太線の四角形で示したものである。縦方向の配線１９ａ〜１９ｄと横方向の配線１８ａ〜１８ｈとの交点には、分配電源配線と集合電源配線とを互いに接続するスルーホール接続端子２１と、分配グランド配線と集合グランド配線とを互いに接続するスルーホール接続端子２２とが設けられている。電源側のスルーホール接続端子２１が設けられている点において交差している横方向の配線１８ａ，１８ｃ，１８ｅ，１８ｇと、縦方向の配線１９ａ，１９ｃとは、図１に示す分配電源配線４ａに相当する。グラウンド側のスルーホール接続端子２２が設けられている点において交差している横方向の配線１８ｂ，１８ｄ，１８ｆ，１８ｈと、縦方向の配線１９ｂ，１９ｄとは、図１に示す分配グランド配線４ｂに相当する。そして、図３における電源側のスルーホール接続端子２１は、図１に示すスルーホール端子５ａに相当し、グランド側のスルーホール接続端子２２は、図１に示すスルーホール接続端子５ｂに相当する。
【００９６】
図３には、単位構造２０ａ，２０ｂがマトリックス状に並んでいる例が示されている。単位構造２０ａと単位構造２０ｂとにおいて、電源側スルーホール接続端子２１とグランド側スルーホール接続端子２２とを結ぶ線が互いに交差する方向になっている。これは、単位構造をマトリックス状に並べたからである。
【００９７】
図４には、単位構造１０ａ，２０ｂが一つおきの列にずらして配置された，いわゆる千鳥足模様（チェッカーパターン）に配置された例が示されている。これにより、単位構造２０ａと単位構造２０とにおいて、電源側スルーホール接続端子２１とグランド側スルーホール接続端子２２とを結ぶ線が互いに平行になっている。
【００９８】
また、図３，図４には示されていないが、各単位構造２０ａ，２０ｂの集合電源配線は、分配電源配線である縦方向の配線１９ａ，１９ｃの下方に配置されている。各単位構造２０ａ，２０ｂの集合グランド配線は、分配グランド配線である縦方向の配線１９ｂ，１９ｄの下方に配置されている。
【００９９】
ここで、図１０と、図３及び図４とでは、セルの大きさ、電源配線の線幅、スルーホール接続端子の大きさ、設計対象の回路などのスケールが互いに一致しないが、図３，図４において破線で示されている設計対象の回路は、図１０において、破線でしめされている設計対象の回路と同じである。つまり、図１０に示す構造においては、設計対象の回路の端部に集合電源配線１０７ａと分配電源配線１０８ａとが配置されていて、設計対象の回路の全体に対して電源配線が設計されている。これに対して、図３に示す構造においては、集合電源配線と分配電源配線とを互いに接続するスルーホール接続端子２１がマトリックス状に分散していて、設計対象の回路が、セル群が分けられた基本要素である単位構造をマトリックスに配置して構成されている。図４に示す構造においては、単位構造の配置は千鳥足模様であるが、設計対象の回路を単位構造に分けるという考え方は同じである。
【０１００】
なお、これらの例では、図３，図４に示すように、平面的にみたときに、分配電源配線同士、分配グランド配線同士で網目を構成するようにしたので、配線１８ａ，１８ｃ，１８ｅ，１８ｇ，１９ａ，１９ｃと、配線１８ｂ，１８ｄ，１８ｆ，１８ｈ，１９ｂ，１９ｄとで個別に配線層が必要であった。しかし、分配電源配線と分配グランド配線とが大きな面積を必要としない場合には、配線１９ａ〜１９ｄを省略して、配線１８ａ〜１８ｈを一つの配線層に設けることができる。
【０１０１】
−貼り合わせ構造−
さらに、今後の信号配線と電圧供給配線の電気的な特性、例えば、信号配線、電圧供給配線のインピーダンスを適正化し、信号配線の遅延時間や電圧供給配線の電圧降下量を削減するために、半導体集積回路装置の一部分の信号配線、電圧供給配線を他の素材によって形成した、いわゆるマイクロ基板あるいは、配線専用基板を残りの半導体集積回路装置に貼り付けるといった手法に対しても、これまで、説明していた電圧供給配線及び信号配線の構造は適している。そのことを以下で説明する。
【０１０２】
図２において一点鎖線で示されているように、第２配線層１１と第３配線層１２との間で基板を分割して、半導体層９と、層間絶縁膜１６ａ，１６ｂと、第１，第２配線層１０，１１と、スルーホール接続端子５ａ，５ｂのうち最下部とを半導体集積回路１５ａ内に設け、第３〜第６配線層１２，１３，１４ａ，１４ｂと、層間絶縁膜１６ｄ〜１６ｆと、スルーホール接続端子５ａ，５ｂの上部をマイクロ基板１７ａに設ける。分割されたスルーホール接続端子５ａ，５ｂの最下部と、その上部との接続、及び半導体集積回路１５ａに含まれる配線とマイクロ基板１７ａに含まれる配線との接続は、半導体集積回路１５ａとマイクロ基板１７ａを貼り合わせることによって行なわれる。集合電源配線３ａと分配電源配線４ａとの接続は、スルーホール接続端子５ａの上部と最下部とを位置合わせして半導体集積回路１５ａとマイクロ基板１７ａを接続することにより行なわれる。このため、素子電圧供給配線と集合電圧供給配線との間のスルーホール接続端子数よりも集合電圧供給配線と分配電圧供給配線との間のスルーホール接続端子数の方が少ない場合には、素子電圧供給配線と集合電圧供給配線とを互いに貼り合わせによって接続するよりも少ない接続端子の数となる。もちろん、グランド側の配線についても同様である。
【０１０３】
また、図２において二点鎖線で示されるように、第４配線層１３と第５配線層１４ａとの間で基板を分割して、半導体層９と、層間絶縁膜１６ａ〜１６ｄと、第１〜第４配線層１０〜１３と、スルーホール接続端子５ａ，５ｂとを半導体集積回路１５ｂ内に設け、第５〜第６配線層１４ａ，１４ｂと、層間絶縁膜１６ｆとをマイクロ基板１７ｂに設ける。半導体集積回路１５ｂに含まれる配線とマイクロ基板１７ｂに含まれる配線との接続は、半導体集積回路１５ｂとマイクロ基板１７ｂとを貼り合わせることによって行なわれる。この構成によって、電圧供給配線間の接続は半導体集積回路１５ｂの中で行われるので、半導体集積回路１５ｂとマイクロ基板１７ｂとの接続端子数を削減できる。
【０１０４】
−貼り合わせにおける接続状態の検査−
半導体集積回路とマイクロ基板とを貼り合わせることによって端子同士が電気的に接続されている構造を有する半導体集積回路装置においては、端子同士の接続部が正常に接続されているか否かを検査する必要がある。信号配線の接続状態は、回路が設計上で予測される機能を果たしているか否かにより検査することが可能である。一方、電圧供給配線の接続状態を検査する場合には、信号配線の接続状態の検査に対して、以下のような違いがある。集合電圧供給配線と分配電圧供給配線との間の接続端子は複数個あるため、複数の接続端子のうち、少なくとも一つの接続端子が直流的に接続されていると、残りの接続端子が接続されていなくても、分配電圧供給配線と集合電圧供給配線との間には電流が流れ、セルに動作電流を供給することができる。しかし、実際に形成された接続端子のうち、設計では接続されているはずであるのに接続状態にない接続端子があると、配線抵抗が増大してセルにおける電圧降下量が増加する。加えて、電流経路数が減少するので、接続端子と集合電源配線とにおける電流密度が増加する。そして、回路動作上では、半導体素子の動作速度が高いときに動作不良が発生するおそれがある。さらに、接続端子と電圧供給配線とにおけるエレクトロマイグレーションの保証ができなくなってしまう。つまり、数年後に、電源配線がエレクトロマイグレーションによって切断するといった事態が発生し、それまで、動作していた半導体集積回路が動作しなくなってしまうおそれがある。
【０１０５】
図７は、各単位構造における接続状態の検査方法を示す平面図である。この検査方法では、接続端子の接続状態を検査することを可能にするために、集合電圧供給配線を直流的に分けるという手法を採る。
【０１０６】
同図に示すように、分けられた集合電圧供給配線４０ａ〜４０ｄと、分配電圧供給配線（図示せず）との間に、それぞれ接続端子４１ａ〜４１ｄが設けられている。また、試験回路２０−４，２０−５，２０−６と、試験回路２０−４，２０−５，２０−６を制御するための制御回路２０−１と、制御回路２０−１に信号を供給するための入力端子２０−２と、制御回路２０−１からの信号を取り出すための出力端子２０−３とが設けられている。
【０１０７】
図７における集合電圧供給配線４０ａ，４０ｃは、図３及び図４における縦方向の分配電源配線１９ａ，１９ｃの下方の配線層内に配置されている集合電源配線（図示せず）に相当する。図７における集合電圧供給配線４０ｂ，４０ｄは、図３及び図４における縦方向の分配グランド配線１９ｂ，１９ｄの下方の配線層内に配置されている集合グランド配線（図示せず）に相当する。各集合電圧供給配線４０ａ，４０ｃ上には、接続端子４１ａ、４１ｃが一つづつ設けられ、各接続端子４１ａ，４１ｃによって各々分配電圧供給配線に接続されている。各集合電圧供給配線４０ｂ，４０ｄ上には、接続端子４１ｂ，４１ｄが一つづつ設けられ、各接続端子によって各々分配グランド配線に接続されている。
【０１０８】
図７に示す構造において、単位構造の配置状態は、図３に示す配置と同様にマトリックス状とした。図７においては、図をわかり易くするために、同図の上半分のみに単位構造２０ａ，２０ｂが配置された状態が示されているが、同図における下半分にも同様の単位構造が配置されている。図１及び図３に示す構造においては、集合電源配線，集合グランド配線が各々縦方向に連続的に設けられていたのに対し、図７に示す構造においては、集合電圧供給配線４０ａ，４０ｃ（集合電源配線）と集合電圧供給配線４０ｂ，４０ｄ（集合グランド配線）とが、単位構造毎に分けられている。図１において、集合電源配線と集合グランド配線とには、図７における単位構造の分け目に相当する分離線が点線によって示されている。一つの電源端子が接続されていなければ、その非接続の接続端子を持つ集合電圧供給配線４０ａ又は４０ｃを電流の供給経路とするセルの回路は動作しなくなる。従って、接続端子のうち、接続されていない接続端子があるか否かは、回路の機能を確認することによって検査することが可能であることがわかる。さらに、回路動作の不具合の原因となっている回路部分の配置場所を検索することで、非接続の接続端子を特定することができる。
【０１０９】
また、図７に示すように、分けられた集合電圧供給配線の各々に、インバータを有し回路自体が動作するか否かを試験するための試験回路２０−４，２０−５，２０−６を設け、その試験回路２０−４，２０−５，２０−６の動作結果を出力し、その出力信号が非動作の回路の特定に対応させれば、非接続状態の接続端子を特定することが容易になる。図７に示すインバータ２０−４〜２０−６は、各々が含まれる単位構造の素子電源配線と素子グランド配線に接続されている。図７において、素子電源配線と素子グランド配線との図示は省略されている。そして、入力端子２０−２から送られる指示信号に応じて、制御回路２０−１により各試験回路２０−４〜２０−６に入力する信号と出力された信号とを検知し、出力端子２０−３により、試験回路２０−４〜２０−６の出力信号を検知して各試験回路の動作状態を把握した結果を出力するように構成されている。入力端子２０−２から制御回路２０−１に指示信号が入力されると、制御回路２０−１から試験回路２０−４〜２０−６に論理レベルが遷移する信号が送られる。この信号によって、試験回路２０−４〜２０−６の出力信号も変化する。この出力信号の変化を制御回路２０−１で受ける。対象となる全ての電圧供給配線が正常に接続されているときには、全ての試験回路の出力信号は遷移する。一方、例えば図中左端の単位構造における電源配線の接続端子が非接続状態のときには、試験回路２０−４の出力信号は遷移しない。このように、出力信号が遷移するか否かによって、どの接続端子が非接続状態であるかを特定し、その結果を出力端子２０−３から出力する。
【０１１０】
図８は、電圧供給配線構造の基本構造を示す平面図である。同図において、４２，４３ａ，４３ｂ，４４ａ〜４４ｄは電圧供給配線を、４６ａ，４６ｂ，４７ａ〜４７ｄは接続端子を、４５ａ〜４５ｄは回路を、４８は部分的な回路４５ａ〜４５ｄを含む一つの機能を有する部分、それぞれ示している。これまでに説明した電圧供給配線構造と対比すると、電圧供給配線４２は半導体集積回路の外部の電圧供給配線でありプラスチック・パッケージならリードである。電圧供給端子４６ａ，４６ｂ，４７ａ〜４７ｄと、電圧供給配線４３ａ，４３ｂ，４４ａ〜４４ｄと、回路４５ａ〜４５ｄとは半導体集積回路装置の内部にある。接続端子４６ａ，４６ｂは電圧供給パッドと電圧供給配線４２との間に設けられた接続端子であって、プラスチック・パッケージならワイヤである。電圧供給配線４３ａ，４３ｂは分配電圧供給配線であり、電圧供給配線４４ａ〜４４ｄは集合電圧供給配線である。回路４５ａ〜４５ｄは素子電圧供給配線を含む回路である。回路４８は図３及び図４の破線で囲まれた設計対象の回路に対応する。
【０１１１】
回路動作時には、電圧供給配線４２から電流が流れ込む。この電流は接続端子４６ａ，４６ｂを通じて、電圧供給配線４３ａ，４３ｂに分配される。さらに、電流は、電圧供給配線４３ａから接続端子４７ａ，４７ｂを通じて、電圧供給配線４４ａ，４４ｂに分配され、各々の回路４５ａ，４５ｂに入る。その他の電流経路についても同じである。本構造において重要なことは、電流がツリー状に分配されていって、その分配部分において、上流側の電圧供給配線と下流側の電圧供給配線との間には一つの接続端子が設けられているという点である。一つの接続端子が設けられていることは、その接続端子が接続されていない状態になったとき、電圧供給配線に設計上の不都合が生じることを意味する。例えば、一つの接続部が複数の接続端子で構成されている場合には、その一つの接続部を構成する接続端子のうちの一部が接続されていない状態において、電圧供給配線あるいは他の接続端子に、例えば、設計上で許容される電流密度を越える場合などをいう。
【０１１２】
上述のように、図８に示す構造においては、電圧供給配線４２と接続端子４６ａ，４６ｂとが半導体チップの外部に配置され、分配電圧供給配線４３ａ，４３ｂを半導体チップの内部に配置されている場合で、分配電圧供給配線４３ａ，４３ｂは、各々、接続端子４７ａ〜４７ｄとによって、電圧供給配線４２と接続されている。また、分配電圧供給配線４３ａ，４３ｂは互いに分離されている。そして、分配電圧供給配線４３ａ，４３ｂは、半導体チップ内部の単位構造の接続端子に接続端子４６ａ，４６ｂから分流されてきた電流を供給する経路となる。電圧供給パッド（図示せず）は分配電圧供給配線４３ａ，４３ｂに接続されているが、図９では分配電圧供給配線４３ａ，４３ｂに含まれているものとする。
【０１１３】
ところで、以下のような場合には、図７，図８に示すごとく分配電圧供給配線を分けることは不適切である。たとえば、電圧供給パッドが半導体チップの周辺に配置されていて、電流経路を半導体チップの様々な箇所に設けなければならない場合がある。このような場合には、電圧供給配線構造上、分配電圧供給配線が互いに重なり合ってしまわざるを得ず、分離が必要な箇所を分離することができない場合が生じる可能性がある。つまり、分配電圧供給配線を分けるために、分配電圧供給配線のための新たな配線層を設けることになってしまい、配線面積の増大を許すことができない場合、分配電圧供給配線を分けることができない場合がある。その他、分けることによって分配電圧供給配線の配線抵抗の増加が大きくなりすぎる可能性もある。
【０１１４】
一方、電圧供給パッドが半導体チップの周辺部分だけではなく、半導体チップ内に配置できる場合、いわゆる、エリアパッドと呼ばれる電圧供給パッドを利用する場合には、電圧供給パッドをチップ内に配置することによって、上述のような問題は発生しにくいので、分配電圧供給配線を分けることが容易である。よって、接続端子４６ａ，４６ｂの接続状態を検査することができる。例えば、半導体集積回路をセラミックのチップ・サイズド・パッケージ（いわゆる、Ｃ−ＣＳＰと呼ぶ。）に装着する場合には、接続端子４６ａ，４６ｂは、Ｃ−ＣＳＰの電圧供給配線４２と分配電圧供給配線４３ａ，４３ｂ上の電圧供給パッドとを接続する接続部分（例えば、マイクロバンプなど）である。この接続部分の接続状態を検査することが容易に可能である。
【０１１５】
また、接続検査に関する考え方は、図１，図２で示された電圧供給配線構造に限らず、他の電圧供給配線構造にも当てはめることができる。例えば、半導体集積回路装置とマイクロ基板とを接続する構造において、素子電圧供給配線を半導体集積回路装置に設け、集合電圧供給配線をマイクロ基板に設け、素子電圧供給配線と集合電圧供給配線とを半導体集積回路装置とマイクロ基板との貼り合わせにより接続する場合などは、一つの素子電圧供給配線に一つの接続端子が設けられていればよい。その場合には、上述の場合と同じように、接続されていない接続端子が存在する素子電圧供給配線を電流の供給経路とするセルは動作しなくなるので、回路の機能を確認することによって検査をすることが可能となる。もちろん、機能しない回路の配置場所から非接続箇所の特定が可能である。ここで、半導体集積回路装置とマイクロ基板の貼り合わせにおいて、素子電圧供給配線と集合電圧供給配線との接続端子の数が、上述の場合よりも多くなる。接続端子の数が多くなるほど、接続されていない端子ができる可能性が大きくなる。しかし、集合電圧供給配線を素子電圧供給配線とは違った配線層に設けることによって、集合電圧供給配線の下の領域にセルを配置することができるようになる場合には、配置できるセル数が増すという利点がある。もちろん、集合電圧供給配線と分配電圧供給配線とを同じ配線層に設けることができる。
【０１１６】
さらに、半導体集積回路装置とマイクロ基板との接続の検査に限らず、一つの半導体集積回路装置における電圧供給配線のスルーホール接続端子が接続されているか否かを検査することも可能である。また、スルーホール接続端子の検査に必要となる電圧供給配線４４ａ〜４４ｄの分離は、検査期間において分離されていればよく、それ以外の、例えば、実動作期間などでは接続されていてもよい。例えば、図８に示すように、各々の電圧供給配線間にスイッチ４９ａ，４９ｂを設けることにより、電圧供給配線４４ａと電圧供給配線４４ｂとの間、電圧供給配線４４ｃと電圧供給配線４４ｄとの間を検査期間においてはそれぞれ分離し、他の期間においては接続することができる。このとき、検査期間においては、スイッチ４９ａ，４９ｂは開状態とし、他の期間においては閉状態とする。開閉動作は制御回路５０ａによって行われ、検査を行うか否かの信号は端子５０ｂから入力する。
【０１１７】
以上の説明においては、分けられた各集合電圧供給配線には一つのスルーホール接続端子があるとした。しかし、分けられた各集合電圧供給配線に複数のスルーホール接続端子を含めても、設計上、複数のスルーホール接続端子の一つが接続されていればよいなら、分けられた集合電圧供給配線に複数のスルーホール接続端子があってもよい。また、素子電圧供給配線と集合電圧供給配線の接続検査の場合についても同様である。さらに、一つの分配電圧供給配線と半導体集積回路の外部基板との接続に一つの接続端子を設ける場合も同様である。以上においては、電圧供給配線について説明したが、グランド配線についても同様である。
【０１１８】
−配線構造の形成方法−
図９は、図６のフローチャートに沿って配線構造を形成する方法を説明するための平面図である。ここでは、すでに説明した式（１）〜（５）とは異なる計算式を用いて配線構造を決定する方法について説明する。
【０１１９】
図９に示す電圧供給配線構造は、図１における電圧供給配線構造と同じであるが、図を簡略化するために、図９と図１とではスケールは互いに異なっている。また、図９においては、素子グランド配線の図示は省略されている。図９においては、図１中の構成要素と同じ構成要素については同じ符号を付して説明を省略する。
【０１２０】
図９においては、互いに隣接する単位構造Ａと単位構造Ｂとが図中縦方向に並んで配置されている。図９において、５１は単位構造Ａにおいて最も電圧降下量の大きい箇所を示している。ここでは、最大電圧降下点５１における電圧降下量Ｖｄを計算するための式を求めることにする（図６に示すステップＳＴ１３，ＳＴ１１，ＳＴ１２に対応する）。また、上方のスルーホール接続端子５ａと、その下方にあるスルーホール接続端子５ａとは同じ電圧に固定されているとする。最大電圧降下点５１があるセルの素子電源配線２ａは、２つのスルーホール接続端子５ａ間の中間位置にあるとする。
【０１２１】
このとき、集合電源配線３ａの両端のスルーホール接続端子５ａから集合電源配線３ａの中央点Ｋまでの電圧降下量Ｖｃは、下記式（６）
Ｖｃ＝（１／２）ｘ（１／２）ｘ（Ｉｃ）ｘ（Ｒｃ） （６）
で表される。ここで、Ｉｃは単位構造Ａと単位構造Ｂとの総消費電流であり、Ｒｃは集合電源配線３ａにおける両端のスルーホール接続端子間の抵抗値である。両端にスルーホール接続端子５ａつまり定電圧点があることから、中央点Ｋにおける電圧降下量は電流Ｉｃと抵抗Ｒｃの積に対して半分の値になる。さらに、集合電源配線３ａの両端のスルーホール接続端子５ａ同士の間には、単位構造Ａと単位構造Ｂとの素子電源配線２ａが均等に接続されており、各素子電源配線２ａには等しい電流が流れ込んでいるとする。このとき、式（５）から近似的に電圧降下量Ｖｄは半分になることを考慮すると、さらに、電圧降下量Ｖｄは電流Ｉｃと抵抗Ｒｃの積の半値の半値となる。次に、図中中央にある素子電源配線２ａにおける電圧降下量Ｖｃｃは、次式（７）
Ｖｃｃ＝１／２ｘ（Ｉｃｃ）ｘ（Ｒｃｃ）
＝１／２ｘ｛Ｉｃ／（２Ｍ）｝ｘ（Ｒｃｃ） （７）
で表される。ここで、Ｉｃｃは中央の素子電源配線に接続されているセルの総消費電流であり、Ｒｃｃは中央の素子電源配線における抵抗値である。セルの総消費電流は、各素子電源配線２ａに均一に分配されているとすると、上述と同じく、式（６）から近似的に、総消費電流Ｉｃｃと抵抗Ｒｃｃとの積値に対する半値が電圧降下量Ｖｃｃとなる。ここで、単位構造Ａと単位構造Ｂとの電流Ｉｃは各セル行に均等に配分されていると近似すると、総消費電流Ｉｃｃは電流Ｉｃを単位構造Ａと単位構造Ｂとにあるセル行の段数２Ｍで割った値として、Ｉｃｃ＝Ｉｃ／（２Ｍ） である。ここで、Ｍは単位構造Ａと単位構造Ｂとにおける各々のセル行の段数である。そして、最大電圧降下量Ｖｄは、ＶｃとＶｃｃの和であるから、式（６），（７）より、下記式（８）
Ｖｄ＝Ｖｃ＋Ｖｃｃ＝（１／４）ｘ（Ｉｃ）ｘ（Ｒｃ）
＋（１／２）ｘ｛Ｉｃ／（２Ｍ）｝ｘ（Ｒｃｃ）
＝[（１／２）ｘ｛（Ｒｃ）＋（Ｒｃｃ／Ｍ）｝] ｘ（Ｉｃ／２） （８）
ここで、式（８）の右辺の［ ］で囲まれている第１項は単位構造に関係する値である。例えば、単位構造の面積が縦横比を一定に保ちつつ増大し、配線幅が一定としたときに、ＲｃとＲｃｃとの値は増加し、単位構造の面積が減少したときには、ＲｃとＲｃｃとの値は減少する。単位構造の面積が増加するとき、分配電源配線３ａが長くなり、素子電源配線も長くなるためである。一方、式（８）の第２項（Ｉｃ／２）は、一つの単位構造の消費電流である。ここで、単位構造の面積Ｓｂと［ ］内とが比例関係にあるとすると、式（８）は下記式（９）
Ｖｄ＝｛（ａ）ｘ（Ｓｂ）｝ｘ（Ｉｂ） （９）
になる。ただし、Ｉｂ＝Ｉｃ／２である。つまり、単位構造の面積Ｓｂと比例係数ａとの積と、消費電流Ｉｂとは電圧降下量Ｖｄと反比例の関係にあることが確認できる。単位構造の面積Ｓｂと消費電流Ｉｂとは電圧降下量Ｖｄと反比例の関係に類似するわけである。さらに、設計対象となる回路を構成するセル群の総面積Ｓｂｂと総消費電流Ｉｂｂから得る回路特性式は、式（２）より、Ｓｂ＝（Ｓｂｂ／Ｉｂｂ）ｘ（Ｉｂ）と求められる（ステップＳＴ１４に対応する）。この値と式（９）とから次式（１０），（１１）
Ｓｂ＝√｛（Ｓｂｂ）ｘ（Ｖｄ）／ａ／Ｉｂｂ｝ （１０）
Ｉｂ＝√｛（Ｉｂｂ）ｘ（Ｖｄ）／ａ／Ｓｂｂ｝ （１１）
を得る（図６のステップＳＴ１５，ＳＴ１６に対応する）。
【０１２２】
以上により、適切な単位構造の面積Ｓｂと消費電流Ｉｂとを求めることができる。
【０１２３】
【発明の効果】
本発明によれば、素子電圧供給配線，集合電圧供給配線及び分配電圧供給配線の配置の工夫により、回路の面積及び電圧降下量の増大を回避しつつ、微細化や接続状態の検査の容易化などを実現しうる集積回路装置及び配線の形成方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態における電圧供給配線の単位構造を説明するための平面図である。
【図２】 本発明の実施形態における電圧供給配線と信号配線の積層構造を説明するための断面図である。
【図３】 本発明の分配電源配線と分配グランド配線の構造例であり、単位構造がマトリックスに配置されている例を示す平面図である。
【図４】 本発明の分配電源配線と分配グランド配線の構造例であり、単位構造が千鳥足模様に配置されている例を示す平面図である。
【図５】 （ａ）は、配線構造曲線と回路特性直線の交点が存在することを説明するための図である。（ｂ）は、単位構造を分けることによって、集合電源配線の総面積が小さくなることを説明するための図である。（ｃ）は、電源配線にある総電流の電流源が３つに分散して配置されている場合の電圧降下量を計算するための図である。（ｄ）は、電源配線にある総電流の電流源が４つに分散して配置されている場合の電圧降下量を計算するための図である。
【図６】 本発明の実施形態における配線の形成方法により、配線構造曲線と回路特性直線の交点における面積と消費電流を持つ単位構造にするための設計フローチャート図である。
【図７】 図１〜３の電源配線構造をスルーホール接続端子の接続状態の検査ができる構造にした場合を示すブロック回路図である。
【図８】 電源配線の接続端子の接続状態を検査することができる電源配線構造の基本構造を示すブロック回路図である。
【図９】 図１の単位構造における配線構造曲線を計算するための平面図である。
【図１０】 従来の電圧供給線の構造を示す平面図である。
【符号の説明】
１ セル
２ａ 素子電源配線
２ｂ 素子グランド配線
３ａ 集合電源配線
３ｂ 集合グランド配線
４ａ，１８ａ，１８ｃ，１８ｅ，１８ｇ，１９ａ，１９ｃ 分配電源配線
４ｂ，１８ｂ，１８ｄ，１８ｆ，１８ｈ，１９ｂ，１９ｄ 分配グランド配線
５ａ，５ｂ，２１，２２ スルーホール接続端子
Claims (10)
- 複数の電子素子を含む回路部を有する集積回路装置において、
上記回路部の高電位側端子に接続される複数の第１の素子電圧供給配線と、
上記回路部の低電位側端子に接続される複数の第２の素子電圧供給配線と、
上記複数の第１の素子電圧供給配線に接続される第１の集合電圧供給配線と、
上記複数の第２の素子電圧供給配線に接続される第２の集合電圧供給配線と、
上記第１の集合電圧供給配線に接続され、外部から上記第１の集合電圧供給配線に電圧を供給するための第１の分配電圧供給配線と、
上記第２の集合電圧供給配線に接続され、外部から上記第２の集合電圧供給配線に電圧を供給するための第２の分配電圧供給配線とを備え、
上記回路部の上方に設けられ、上記第１及び第２の素子電圧供給配線と、上記第１及び第２の集合電圧供給配線とを配置した第１の配線層と、
上記第１の配線層の上方に設けられ、上記第１及び第２の分配電圧供給配線を配置した少なくとも１つの上層配線層と
を備え、
上記第１及び第２の素子電圧供給配線は、第１の方向に延びており、
上記第１及び第２の集合電圧供給配線、並びに、上記第１及び第２の分配電圧供給配線は、第２の方向に延びており、
上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されており、
上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されている
ことを特徴とする集積回路装置。 - 請求項１に記載の集積回路装置において、
上記少なくとも１つの上層配線層は、第２の配線層と該第２の配線層の上方に設けられた第３の配線層とを含むことを特徴とする集積回路装置。 - 請求項２に記載の集積回路装置において、
第１のチップと、配線専用基板である第２のチップとを備え、
上記第３の配線層は上記第２のチップに設けられており、
上記第１の配線層中の電圧供給配線と上記第３の配線層中の電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることを特徴とする集積回路装置。 - 請求項１に記載の集積回路装置において、
第１のチップと、配線専用基板である第２のチップとを備え、
上記回路部と上記第１の配線層とは上記第１のチップに設けられており、
上記第１の分配電圧供給配線は上記第２のチップに設けられており、
上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることを特徴とする集積回路装置。 - 請求項１に記載の集積回路装置において、
第１のチップと、配線専用基板である第２のチップとを備え、
上記回路部と上記第１の配線層とは上記第１のチップに設けられており、
上記第２の分配電圧供給配線は上記第２のチップに設けられており、
上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とは、上記第１のチップと上記第２のチップとを貼り合わせることにより接続されていることを特徴とする集積回路装置。 - 請求項１に記載の集積回路装置において、
上記第１の集合電圧供給配線と上記第１の分配電圧供給配線との接続部に設けられた第１及び第２の接続端子をさらに備え、
上記第１の接続端子と上記第２の接続端子とは、互いにある距離以上離れて配置されていることを特徴とする集積回路装置。 - 請求項１に記載の集積回路装置において、
上記第２の集合電圧供給配線と上記第２の分配電圧供給配線との接続部に設けられた第１及び第２の接続端子をさらに備え、
上記第１の接続端子と上記第２の接続端子とは、互いにある距離以上離れて配置されていることを特徴とする集積回路装置。 - 電子素子を含む第１及び第２の回路部を有する集積回路装置において、
上記第１の回路部の高電位側端子に接続される第１の素子電圧供給配線と、
上記第１の回路部の低電位側端子に接続される第２の素子電圧供給配線と、
上記第２の回路部の高電位側端子に接続される第３の素子電圧供給配線と、
上記第１及び第３の素子電圧供給配線に接続される第１の集合電圧供給配線と、
上記第２の素子電圧供給配線に接続される第２の集合電圧供給配線と、
上記第１の集合電圧供給配線に接続され、外部から上記第１の集合電圧供給配線に電圧を供給するための第１の分配電圧供給配線と、
上記第２の集合電圧供給配線に接続され、外部から上記第２の集合電圧供給配線に電圧を供給するための第２の分配電圧供給配線とを備え、
上記第１，第２及び第３の素子電圧供給配線と、上記第１及び第２の集合電圧供給配線とは、第１の配線層に設けられ、
上記第１及び第２の分配電圧供給配線は、上記第１の配線層よりも上層にある少なくとも１層の上層配線層に設けられており、
上記第１〜第３の素子電圧供給配線は、第１の方向に延びており、
上記第１及び第２の集合電圧供給配線、並びに、上記第１及び第２の分配電圧供給配線は、第２の方向に延びており、
上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されており、
上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されている
ことを特徴とする集積回路装置。 - 電子素子を含む第１及び第２の回路部を有する集積回路装置において、
上記第１の回路部の低電位側端子に接続される第１の素子電圧供給配線と、
上記第１の回路部の高電位側端子に接続される第２の素子電圧供給配線と、
上記第２の回路部の低電位側端子に接続される第３の素子電圧供給配線と、
上記第１及び第３の素子電圧供給配線に接続される第１の集合電圧供給配線と、
上記第２の素子電圧供給配線に接続される第２の集合電圧供給配線と、
上記第１の集合電圧供給配線に接続され、外部から上記第１の集合電圧供給配線に電圧を供給するための第１の分配電圧供給配線と、
上記第２の集合電圧供給配線に接続され、外部から上記第２の集合電圧供給配線に電圧を供給するための第２の分配電圧供給配線とを備え、
上記第１，第２及び第３の素子電圧供給配線と、上記第１及び第２の集合電圧供給配線とは、第１の配線層に設けられ、
上記第１及び第２の分配電圧供給配線は、上記第１の配線層よりも上層にある少なくとも１層の上層配線層に設けられており、
上記第１〜第３の素子電圧供給配線は、第１の方向に延びており、
上記第１及び第２の集合電圧供給配線、並びに、上記第１及び第２の分配電圧供給配線は、第２の方向に延びており、
上記第１の集合電圧供給配線と上記第１の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されており、
上記第２の集合電圧供給配線と上記第２の分配電圧供給配線とが、重なるように配置され、かつ、複数の接続端子によって接続されている
ことを特徴とする集積回路装置。 - 請求項８又は９に記載の集積回路装置において、
上記第１の集合電圧供給配線が第１の配線部と第２の配線部とにより構成され、
上記第１の配線部は上記第１の素子電圧供給配線に接続されており、
上記第２の配線部は上記第３の素子電圧供給配線に接続されており、
上記第１の配線部と上記第１の分配電圧供給配線との接続状態を検査するときに、上記第１の配線部と上記第２の配線部とが互いに電気的に分離することが可能に構成されていることを特徴とする集積回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001060090A JP4748867B2 (ja) | 2001-03-05 | 2001-03-05 | 集積回路装置 |
| US10/084,978 US6794674B2 (en) | 2001-03-05 | 2002-03-01 | Integrated circuit device and method for forming the same |
| US10/879,754 US7155684B2 (en) | 2001-03-05 | 2004-06-30 | Integrated circuit device and method for forming the same |
| US11/633,569 US7465974B2 (en) | 2001-03-05 | 2006-12-05 | Integrated circuit device and method for forming the same |
| US12/271,501 US7737473B2 (en) | 2001-03-05 | 2008-11-14 | Integrated circuit device and method for forming the same |
| US12/772,604 US8063417B2 (en) | 2001-03-05 | 2010-05-03 | Integrated circuit device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001060090A JP4748867B2 (ja) | 2001-03-05 | 2001-03-05 | 集積回路装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002261245A JP2002261245A (ja) | 2002-09-13 |
| JP2002261245A5 JP2002261245A5 (ja) | 2010-06-17 |
| JP4748867B2 true JP4748867B2 (ja) | 2011-08-17 |
Family
ID=18919558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001060090A Expired - Lifetime JP4748867B2 (ja) | 2001-03-05 | 2001-03-05 | 集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (5) | US6794674B2 (ja) |
| JP (1) | JP4748867B2 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987383B2 (en) * | 2000-02-10 | 2006-01-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a connection inspecting circuit for inspecting connections of power source terminals and grounding terminals, and inspection method for the same |
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| JP4596406B2 (ja) * | 2001-08-22 | 2010-12-08 | 富士通セミコンダクター株式会社 | 集積回路の回路ブロック間自動配線設計方法及び装置並びにこの方法を実施するためのプログラム |
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2001
- 2001-03-05 JP JP2001060090A patent/JP4748867B2/ja not_active Expired - Lifetime
-
2002
- 2002-03-01 US US10/084,978 patent/US6794674B2/en not_active Expired - Lifetime
-
2004
- 2004-06-30 US US10/879,754 patent/US7155684B2/en not_active Expired - Lifetime
-
2006
- 2006-12-05 US US11/633,569 patent/US7465974B2/en not_active Expired - Lifetime
-
2008
- 2008-11-14 US US12/271,501 patent/US7737473B2/en not_active Expired - Lifetime
-
2010
- 2010-05-03 US US12/772,604 patent/US8063417B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7737473B2 (en) | 2010-06-15 |
| JP2002261245A (ja) | 2002-09-13 |
| US8063417B2 (en) | 2011-11-22 |
| US20070079261A1 (en) | 2007-04-05 |
| US20040238850A1 (en) | 2004-12-02 |
| US20020149116A1 (en) | 2002-10-17 |
| US6794674B2 (en) | 2004-09-21 |
| US7155684B2 (en) | 2006-12-26 |
| US7465974B2 (en) | 2008-12-16 |
| US20100244102A1 (en) | 2010-09-30 |
| US20090078968A1 (en) | 2009-03-26 |
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Legal Events
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|
| A521 | Request for written amendment filed |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R250 | Receipt of annual fees |
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|
| R350 | Written notification of registration of transfer |
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|
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