JP2007134468A - 半導体集積回路 - Google Patents

Abstract

【課題】製造工程の複雑化や製造コストの増大を生じること無く、十分な電源容量を保ち、電源電圧を安定化させることが可能な半導体集積回路を提供する。
【解決手段】多層配線構造を有する半導体集積回路において、最上層のメタル配線層Ｍ_ＴＯＰと該メタル配線層Ｍ_ＴＯＰの一層下のメタル配線層Ｍ_{ＴＯＰ−１}とが、半導体基板上に形成された回路に異なる電位を供給する、同一方向に配列されたそれぞれ複数の電源配線により構成され、上方から見た場合に前記メタル配線層Ｍ_ＴＯＰを構成する電源配線と、前記メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線とが絶縁膜を挟んで交差するように配置されると共に、前記回路に供給する電位が同じである電源配線により挟まれる領域の前記絶縁膜には接続孔を設けて同電位の電源配線同士を導通させ、前記回路に異なる電位を供給する電源配線により挟まれる領域にキャパシタを形成することを特徴とする半導体集積回路。
【選択図】図１

Description

本発明は、低電圧且つ高速で動作する半導体集積回路に関し、特に動作電源の安定化を図ることが可能な半導体集積回路に関する。

半導体集積回路においては、十分に低抵抗化された電源配線及びグランド配線を張り巡らすことで、回路内の個々の素子に規定の電圧を供給し、素子動作の安定化を図っている。しかし、半導体集積回路の内部で局所的に大きな電力消費が発生した場合は、その付近の電源電圧が瞬間的に低下し、その結果、論理回路の誤動作や、出力信号にジッタが発生する等の不具合が生じることがある。このような現象は、電源電圧が低く且つ高速に動作する半導体集積回路ほど顕著に現れる。

このような問題に対しては、電源配線やグランド配線の強化、つまり配線を太くして抵抗をさらに下げる方法や電源とグランドとの間にキャパシタを形成し瞬間的な電力消費に対して電源電圧を安定化させる方法が一般に採られている。具体的には以下のような方法が知られている。

（１）最上層配線（第ｎ層）および最上層配線よりも一層下の配線（第（ｎ−１）層）のどちらか一方を高電圧電源Ｖ_ＤＤに接続し、他方を低電圧電源Ｖ_ＳＳに接続し、さらに、これら２層の配線間に相対的に比誘電率の大きい絶縁材料を薄く形成することにより、第ｎ層目の配線と第（ｎ−１）層目の配線とを電極とした電源安定化用の容量セルを構成する方法（特許文献１参照）。

（２）同一方向にピッチ配列された複数の配線の、そのピッチ配列の方向が互いに交差するように配線層Ｍ１、Ｍ２、Ｍ３を積層させ、各配線層Ｍ１、Ｍ２、Ｍ３毎に隣り合う配線におのおの異なる電位Ｖ_ＤＤ、Ｖ_ＳＳが供給されるように、配線層Ｍ１、Ｍ２、Ｍ３の相互を接続してなる構成として、各配線層内の隣り合うＶ_ＤＤ、Ｖ_ＳＳ配線間にデカップリング容量を構成する方法（特許文献２参照）。
特開２００２−２７０７７１号公報 特開２００３−２４９５５９号公報

しかし、上記特許文献１に記載の方法は、通常の電源配線とは別に容量セルを付加するため、従来の半導体集積回路に対して配線層数が２層分増加し、製造コストの増大を招くという問題がある。

また、上記特許文献２に記載の方法は、同一層内のＶ_ＤＤとＶ_ＳＳとの配線間に容量を形成するものであるが、構造的に電極面積をあまり大きくとれないため、容量の確保が困難であり、特に信号配線の本数が増えたときに、大きな容量を形成することができないという問題がある。

そこで本発明は、製造工程の複雑化や製造コストの増大を生じること無く、十分な電源容量を保ち、電源電圧を安定化させることが可能な半導体集積回路を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体集積回路は以下のような特徴を有する。

すなわち、多層配線構造を有する半導体集積回路において、最上層のメタル配線層Ｍ_ＴＯＰと該メタル配線層Ｍ_ＴＯＰの一層下のメタル配線層Ｍ_{ＴＯＰ−１}とが、半導体基板上に形成された回路に異なる電位を供給する、同一方向に配列されたそれぞれ複数の電源配線により構成され、上方から見た場合に前記メタル配線層Ｍ_ＴＯＰを構成する電源配線と、前記メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線とが絶縁膜を挟んで交差するように配置されると共に、前記回路に供給する電位が同じである電源配線により挟まれる領域の前記絶縁膜には接続孔を設けて同電位の電源配線同士を導通させ、前記回路に異なる電位を供給する電源配線により挟まれる領域にキャパシタを形成することを特徴とする半導体集積回路である。

また、上記の半導体集積回路において、さらに、前記メタル配線層Ｍ_ＴＯＰを構成する電源配線とメタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線との間に形成される単位対向面積当たりの容量が、前記メタル配線層Ｍ_ＴＯＰを構成する電源配線及びメタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線以外の２つの配線層の配線間に形成される単位対向面積当たりの容量のいずれよりも大きいことを特徴とする半導体集積回路である。

本発明の半導体集積回路によれば、製造工程の複雑化や製造コストの増大を生じること無く、十分な電源容量を保ち、電源電圧を安定化させることが可能な半導体集積回路を提供することができる。

以下、本発明を実施するための最良の形態の一例を説明する。

図１は本発明に係る半導体集積回路の一実施形態を示す断面図である。図１に示すように、本発明に係る半導体集積回路は、半導体基板１の表面に形成されたＭＯＳＦＥＴ等の多数の素子２と、その素子を相互に接続して所定の回路を機能させるメタル配線層とを有する。そして、図１には、前記メタル配線層として、Ｍ_１からＭ_ＴＯＰまでのメタル配線層によって構成される多層配線構造の半導体集積回路の場合が示されている。

ここで、図１に示す最上層のメタル配線層Ｍ_ＴＯＰと、このメタル配線層Ｍ_ＴＯＰの一層下のメタル配線層Ｍ_{ＴＯＰ−１}とは、半導体基板上に形成された回路に異なる電位（Ｖ_ＣＣ、Ｖ_ＳＳ）を供給する、同一方向に配列されたそれぞれ複数の電源配線により構成される。そして、上方から見た場合に、前記メタル配線層Ｍ_ＴＯＰを構成する電源配線と、前記メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線とは、層間の絶縁膜を挟んで、相互に交差するように配置される。なお、前記の異なる電位を供給する電源配線とは、具体的には、前記回路に電源電圧を供給するための電源に接続されたＶ_ＣＣ配線と、グランド電位を供給するためのグランドに接続されたＶ_ＳＳ配線をいう。

図２に、前記メタル配線層Ｍ_ＴＯＰを構成する電源配線（Ｖ_ＣＣ１、Ｖ_ＳＳ１）と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線（Ｖ_ＣＣ２、Ｖ_ＳＳ２）とが交差するように配置された場合の、上方から見た配線配置構成の概念図（透視図）を示す。図２では、前記メタル配線層Ｍ_ＴＯＰを構成する電源配線（Ｖ_ＣＣ１、Ｖ_ＳＳ１）と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線（Ｖ_ＣＣ２、Ｖ_ＳＳ２）とが、ほぼ垂直に交差する場合について示しているが、この場合に限られず、９０°未満の所定の角度により斜めに交差するようにしてもよい。また、図２においては、前記メタル配線層Ｍ_ＴＯＰ及びＭ_{ＴＯＰ−１}のそれぞれにおいて、電位の異なる電源配線（Ｖ_ＣＣ、Ｖ_ＳＳ）がそれぞれ交互に配置される場合を示しているが、交互に配置される場合に限られず、設計上の制約等により適宜変更され得るものである。

本発明においては、図２に示すような配線の配置において、半導体基板表面に形成された回路に供給する電位が同じである電源配線により挟まれる領域の前記絶縁膜には接続孔を設けて同電位の電源配線同士を導通させる。つまり、図２において、メタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＣＣ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＣＣ２とにより挟まれる領域の絶縁膜に、接続孔３ｃを設けてそれぞれを導通させると共に、メタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＳＳ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＳＳ２とにより挟まれる領域の絶縁膜に、接続孔３ｓを設けてそれぞれを導通させる。ここで、前記接続孔は、それぞれの電源配線による電源供給能力を確保するために、設置可能な領域には可能な限り多く設けることが好ましい。

さらに、本発明においては、図２に示すような配線の配置において、半導体基板表面に形成された回路に異なる電位を供給する電源配線により挟まれる領域にキャパシタを形成するものである。前記の異なる電位を供給する電源配線により挟まれる領域とは、図２において、メタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＣＣ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＳＳ２とにより挟まれる領域、及びメタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＳＳ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＣＣ２とにより挟まれる領域、更には、それぞれの同一配線層内において異なる電位を供給する電源配線が隣り合って配置されている場合の、その電源配線同士により挟まれる領域をいう。

ここで、メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との間にキャパシタを形成することにより、このキャパシタが半導体集積回路の内部で発生した瞬間的な電力消費に対して電源電圧を安定化させるバッファー的役割を果たし、出力信号にジッタが発生する等の不具合を回避させる効果を有する。このバッファーとしての機能を有効に作用させるために必要とされる容量の大きさは、半導体集積回路の仕様及び使用環境により異なるが、例えば、電源電圧が低く且つ高速に動作する半導体集積回路の場合は、チップの単位面積当たりの容量に換算して、１[ｎＦ／ｍｍ^２]以上とすることが好ましい。なお、形成するキャパシタの容量は大きければ大きいほど好ましい。

上述したように、メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との間に形成されるキャパシタは、メタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＣＣ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＳＳ２とにより挟まれる領域、及びメタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＳＳ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＣＣ２とにより挟まれる領域、更には、それぞれの同一配線層内において異なる電位を供給する電源配線が隣り合って配置されている場合のその電源配線同士により挟まれる領域に形成され得る。

但し、前記それぞれの同一配線層内において異なる電位を供給する電源配線が隣り合って配置されている場合の、その電源配線同士により挟まれる領域に形成される容量は、前記メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}とにより挟まれる領域に形成される容量に比べて数分の１以下となる。これは、一般に配線は、厚さ方向よりも幅方向の長さが大きいこと、さらには、製造技術の問題等から同一配線層内における配線間の間隔より、配線層間の間隔の方が小さくできることによる。

図３に、前記メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}の形成方法の一例を示す。ここで、図３においては、デュアルダマシン法による銅配線によりメタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}とを形成する場合について説明するが、この方法に限定されるものではなく、他のデュアルダマシン法や他の配線方法を用いてもよい。以下、図３により前記メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との形成方法の一例を説明する。

まず、図３（ａ）に示すように、メタル配線層Ｍ_{ＴＯＰ−１}のさらに一層下のメタル配線層Ｍ_{ＴＯＰ−２}の上に層間絶縁膜４を挟んでメタル配線層Ｍ_{ＴＯＰ−１}を形成する。前記層間絶縁膜４は、例えばＣＶＤ法により形成したＳｉＯ_２膜等を用いることができる。メタル配線層Ｍ_{ＴＯＰ−２}の上に層間絶縁膜４を堆積させた後、ＣＭＰ法により表面を平坦化した後、例えば、ダマシン法により、銅によるメタル配線層Ｍ_{ＴＯＰ−１}を形成する。

次に、図３（ｂ）に示すように、メタル配線層Ｍ_{ＴＯＰ−１}の上に、メタル配線層Ｍ_ＴＯＰとの間の絶縁膜となる層間絶縁膜５を堆積させた後、さらにその上にＳｉＯ_２膜６を堆積させる。ここで、前記層間絶縁膜５は、メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との間に形成されるキャパシタの絶縁層となる。そのため、前記層間絶縁膜５の厚さは、キャパシタの容量を確保するため、他の配線層の配線により挟まれる絶縁膜（「Ｍ_ＴＯＰとＭ_{ＴＯＰ−１}との間の絶縁膜」以外の絶縁膜）の膜厚のいずれよりも薄く、できるだけ薄い膜厚とすることが好ましい。ここでは、従来のメタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との間の層間膜厚の１／１０以下に薄膜化している。

前記層間絶縁膜５の材質としては、比誘電率が４前後である通常の酸化膜（ＳｉＯ_２膜）を用いてもよいが、同じ膜厚でも容量を大きくすることができる、より高い比誘電率の材料、例えば、比誘電率が約８のＳｉＮ膜や、約２５のＴａ_２Ｏ_５膜等を用いることが好ましい。

なお、メタル配線層Ｍ_{ＴＯＰ−１}として銅を用いた場合には、銅の拡散を防止するための拡散バリア膜としての機能も要求されるため、前記層間絶縁膜５の材質としては、ＳｉＮ膜やＳｉＣ膜が好ましく、さらにその膜厚は３０〜１００ｎｍの範囲にあることが好ましい。

次に、図３（ｃ）に示すように、層間絶縁膜５に電位が同じである電源配線同士を接続するための接続孔３ｃと、ＳｉＯ_２膜６にメタル配線層Ｍ_ＴＯＰの配線部分となる溝７をエッチングにより形成する。前記接続孔３ｃと溝７との形成は、デュアルダマシン法において知られている種々の方法を用いることができる。

次に、図３（ｄ）に示すように、前記接続孔３ｃ及び溝７内にメタル配線層Ｍ_ＴＯＰを構成する金属膜８の埋め込みを行う。ここでは、例えば、銅を電解メッキ法により埋め込む方法等を用いることができる。

最後に、図３（ｅ）に示すように、埋め込まれた金属膜８（ここでは銅）の不要部分をＣＭＰにより取り除き、メタル配線層Ｍ_ＴＯＰを形成する。

本発明においては、図３（ｅ）に示すように、メタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＣＣ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＳＳ２とにより挟まれる領域に、キャパシタを構成するものである。なお、図３（ｅ）に示す場合において、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＣＣ２とＶ_ＳＳ２との間にもキャパシタは形成され得るが、その容量はメタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＣＣ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＳＳ２とにより挟まれる領域に形成されるキャパシタの容量に比較すると、かなり小さい。

上述のように、本発明においては、主として、メタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＣＣ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＳＳ２とにより挟まれる領域、及びメタル配線層Ｍ_ＴＯＰを構成する電源配線Ｖ_ＳＳ１と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線Ｖ_ＣＣ２とにより挟まれる領域にキャパシタを形成するものである。

このような構成において本発明が、電源電圧の安定化に必要なキャパシタの容量を確保することができたのは、前記最上層のメタル配線層Ｍ_ＴＯＰとその下層のメタル配線層Ｍ_{ＴＯＰ−１}とを、それぞれ電源配線（Ｖ_ＣＣ、Ｖ_ＳＳ）専用に用いて、信号用の配線として用いない構成としているためである。

これにより、前記メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との間の層間膜を薄く、さらには層間膜の比誘電率を高くすることが可能となった。その結果、前記メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との間に形成されるキャパシタの容量を大きくすることが可能となり、電源電圧を安定化させるに十分な電源容量を確保可能としたものである。

なお、通常のＳｉＯ_２の層間膜を膜厚１μｍで使用しても、チップの単位面積当たりの容量に換算して、１[ｎＦ／ｍｍ^２]の容量を得ることは不可能である。例えば、チップ寸法が５ｍｍ×５ｍｍであるチップ全体の容量は、２〜３ｎＦが実際上の限界であることから、チップの単位面積当たりの容量は、約０．１[ｎＦ／ｍｍ^２]が限界である。なお、一般的には、比誘電率を膜厚で除した値（＝比誘電率／膜厚）を他のどのメタル配線層間膜より大きくするのが好ましい。また、現実的には、膜厚を他のどの層よりも薄くし、更に比誘電率を他のどの層よりも大きくすることが望ましい。

なお、前記の「電源配線（Ｖ_ＣＣ、Ｖ_ＳＳ）専用に用い」るとは、メタル配線層Ｍ_ＴＯＰ及びメタル配線層Ｍ_{ＴＯＰ−１}が主に電源配線用に用いられているという意味であり、下層の回路部分から信号線を引き出すためのパッド等は、当然、形成されていてもよい。すなわち、前記の「電源配線（Ｖ_ＣＣ、Ｖ_ＳＳ）専用に用い」るとは、同一配線層内に、電源配線と信号配線とが混在していないことを意味するものである。

以上、最上層のメタル配線層Ｍ_ＴＯＰとこのメタル配線層Ｍ_ＴＯＰの一層下のメタル配線層Ｍ_{ＴＯＰ−１}との間にキャパシタを形成する場合について示したが、前記Ｍ_{ＴＯＰ−１}の下層にさらにメタル配線層Ｍ_{ＴＯＰ−２}を設けて、前記Ｍ_{ＴＯＰ−１}とＭ_{ＴＯＰ−２}との間で同様にキャパシタを形成するようにしてもよい。この場合は、前記メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との間に形成されるキャパシタ容量の２倍程度の容量を確保することができる。

また、上述の実施形態において、メタル配線層Ｍ_ＴＯＰを「最上層の」と表現しているが、例えば、メタル配線層Ｍ_ＴＯＰの上にバンプ用の配線層が形成されている場合には、前記メタル配線層Ｍ_ＴＯＰは厳密な意味においては最上層ではない。しかし、この場合も、本発明に含まれることはいうまでもない。すなわち、前記「最上層の」とは、メタル配線層Ｍ_ＴＯＰの上には、電源配線と信号配線とからなるバンプ用の配線層以外には、メタル配線層が存在しない、という程度の意味である。

なお、特許文献１に記載の方法では、電源とグランド間に容量を付加するための配線層が、別途、２層追加されている。しかし、本発明では、これを設けずに、従来は信号用と電源用の両方に用いられていた最上層２層分の配線を、電源専用に用いるものである。

また、本発明において、最上層２層を電源専用とした場合であっても、多層の配線層を有する近年の半導体集積回路においては、最上層から３層目以下に信号配線を設けることは十分可能である。

本発明に係る半導体集積回路の一実施形態を示す断面図である。 本発明に係るメタル配線層Ｍ_ＴＯＰを構成する電源配線（Ｖ_ＣＣ１、Ｖ_ＳＳ１）と、メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線（Ｖ_ＣＣ２、Ｖ_ＳＳ２）とが交差するように配置された場合の、上方から見た配線配置構成の概念図（透視図）である。 本発明に係るメタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との形成方法の一例を示す図である。

符号の説明

１ 半導体基板
２ 素子
３ｃ、３ｓ 接続孔
４、５ 層間絶縁膜
６ ＳｉＯ_２膜
７ 溝
８ 金属膜

Claims (4)

1. 多層配線構造を有する半導体集積回路において、
   最上層のメタル配線層Ｍ_ＴＯＰと該メタル配線層Ｍ_ＴＯＰの一層下のメタル配線層Ｍ_{ＴＯＰ−１}とが、半導体基板上に形成された回路に異なる電位を供給する、同一方向に配列されたそれぞれ複数の電源配線により構成され、
   上方から見た場合に前記メタル配線層Ｍ_ＴＯＰを構成する電源配線と、前記メタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線とが絶縁膜を挟んで交差するように配置されると共に、
   前記回路に供給する電位が同じである電源配線により挟まれる領域の前記絶縁膜には接続孔を設けて同電位の電源配線同士を導通させ、
   前記回路に異なる電位を供給する電源配線により挟まれる領域にキャパシタを形成することを特徴とする半導体集積回路。
2. 前記メタル配線層Ｍ_ＴＯＰを構成する電源配線とメタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線との間に形成される単位対向面積当たりの容量が、前記メタル配線層Ｍ_ＴＯＰを構成する電源配線及びメタル配線層Ｍ_{ＴＯＰ−１}を構成する電源配線以外の２つの配線層の配線間に形成される単位対向面積当たりの容量のいずれよりも大きいことを特徴とする請求項１に記載の半導体集積回路。
3. 前記メタル配線層Ｍ_ＴＯＰとメタル配線層Ｍ_{ＴＯＰ−１}との間に形成された単位対向面積当たりの容量が、１[ｎＦ／ｍｍ^２]以上であることを特徴とする請求項１または請求項２に記載の半導体集積回路。
4. 前記メタル配線層Ｍ_ＴＯＰ及びメタル配線層Ｍ_{ＴＯＰ−１}が、信号用の配線を構成しないことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路。

Images