JP3718468B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の回路ブロックを有する半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路を構成する、基本セル、マクロセル、および階層セルなどの回路ブロックに対する電力の供給は、回路ブロックそれぞれの周囲を取り囲むように配置されている電源配線によって行なわれている。
【０００３】
図１は、従来の半導体集積回路を上から透視した場合の内部構造を示す図である。
【０００４】
図１に示す半導体集積回路１には、基本セル１１、２つのマクロセル１２ａ、１２ｂ、階層セル１３などの回路ブロックの他に、これら回路ブロックそれぞれの周囲に隣接する、電源用幹線１４およびグランド用幹線１５が配設されている。
【０００５】
また、図１に示す半導体集積回路１には、各回路ブロックと、各回路ブロックを取り巻く電源用幹線１４およびグランド用幹線１５とを接続する、電源用接続線１４１およびグランド用接続線１５１も配設されている。
【０００６】
【発明が解決しようとする課題】
上記半導体集積回路１では、各回路ブロックを取り巻く電源配線はその囲まれた回路ブロックのみではなく他の回路ブロックへの電源供給の役割をも果たさなければならないため比較的太い配線としなければならない。また、低層メタルを使用するため、この配線領域の下には回路ブロックを配置することができず、近年の半導体集積回路の益々のダウンサイジング化においては、上記電源配線領域がダウンサイジング化のネックになるという問題がある。
【０００７】
また、上記半導体集積回路１では、特性の異なる回路ブロックごとに充分な電力を供給し、かつ、信号配線にも考慮した電源配線の配線設計が要求されるため、電源配線の配線設計に時間がかかるという問題もある。
【０００８】
本発明は、上記事情に鑑み、電源配線の配線設計における手間が省かれ、チップ面積の使用効率の向上が図られた半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体集積回路は、
複数の回路ブロックを有する半導体集積回路において、
所定の第１の配線層の、上記複数の回路ブロックそれぞれの上部が各回路ブロックに応じた配線密度で配線された第１の電源配線と、
上記第１の配線層よりも上層の、所定の第２の配線層に、上記複数の回路ブロックを覆って広がる、所定の配線密度で配線された第２の電源配線と、
上記第１の電源配線と上記第２の電源配線を重ねてみたときのこの第１の電源配線とこの第２の電源配線との交点上に形成された、この第１の電源配線とこの第２の電源配線とを接続するビアとを有することを特徴とする。
【００１０】
本発明は、半導体集積回路の多層化技術の高度化、および、半導体集積回路の上層方向における寸法的余裕を土台になされたものであり、本発明の半導体集積回路では、複数の回路ブロックそれぞれが配置されている層よりも上層に配線されている第１の電源配線と、第１の電源配線が配線されている第１の配線層よりもさらに上層に配線されている第２の電源配線とを接続する、複数の回路ブロックそれぞれの消費電力に応じた数のビアを通じて、充分な電力が複数の回路ブロックそれぞれに対して供給される。複数の回路ブロックそれぞれに充分な電力供給を行なうビアは、回路ブロックそれぞれの消費電力に応じた配線密度で配線されたそれぞれの第１の電源配線モデルと、これら複数の回路ブロックを覆って広がる、所定の一様な密度で配線された第２の電源配線モデルとを作成し、これら第１の電源配線モデルと第２の電源配線モデルを重ね合わせて見た場合の交点上に形成されている。つまり、消費電力の大小を配線密度で表現したものと、所定の一様な配線密度のものとを重ねて交点を得るという簡易な配線方法で、複数の回路ブロックそれぞれの消費電力の大小が、本発明の半導体集積回路のビアの分布に反映されている。さらに、本発明の半導体集積回路では、電源配線が、従来の半導体集積回路のように回路ブロックを取り囲む位置ではなく、回路ブロックそれぞれの上部に位置しているために、前述した、電源配線領域が不要となりチップ面積の使用効率の向上が図られている。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１２】
図２は、本発明の一実施形態の、配線類などが取り除かれた回路ブロックを示す図である。尚、本実施形態の半導体集積回路１００は、多層構造を有している。
【００１３】
図２には、２つのマクロセルのうちの一方のマクロセル１２１ａが図２の上段左側、他方のマクロセル１２１ｂが図２の上段右側、階層セル１３１が図２の中段右側、基本セル１１１が、図２の中段左側から下段にかけてＬ字型に配置されている。尚、図２に示される各回路ブロック間は、図１に示される各回路ブロック間よりも接近している。
【００１４】
図３は、図２の中段左側から下段にかけて示されている基本セルが配置されている層よりも上層にある、第１メタル層および第２メタル層に配線されている電源配線Ｍ１および電源配線Ｍ２の、基本セルに対する配置を示す図である。
【００１５】
半導体集積回路１００の第１メタル層には、図３の左右方向に延びる電源配線Ｍ１が、図３に示されているような間隔で配線されており、半導体集積回路１００の第２メタル層には、図３の上下方向に延びる電源配線Ｍ２が、第１メタル層における電源配線Ｍ１の間隔よりもさらに広い間隔で配線されている。尚、半導体集積回路１００の第２メタル層の電源配線Ｍ２は、図３に示すように、グランド線（以下、グランド線をＧＮＤと表記する）の次は電源線（以下、電源線をＶＤＤと表記する）、ＶＤＤの次はＧＮＤといった具合にＧＮＤとＶＤＤとが交互に配置されている。半導体集積回路１００の第１メタル層に配線された電源配線Ｍ１の詳細については、説明の便宜のために省略する。尚、電源配線の配線密度は、その下方に配置されている回路ブロックにおいて消費される電力量によって決定されている。つまり、下方に配置されている回路ブロックが消費電力の大きいものであれば、配線密度は高くなり、逆に消費電力の小さいものであれば、配線密度は低くなる。
【００１６】
図４は、図２の上段左側に示されているマクロセルが配置されている層よりも上層にある第４メタル層に配線されている電源配線の、マクロセルに対する配置を示す図である。
【００１７】
半導体集積回路１００の第４メタル層には、図４の上下方向に延びる電源配線ＭＵＬが、図３の上下に延びる電源配線Ｍ２の間隔よりも狭い間隔で配線されている。半導体集積回路１００の第４メタル層の電源配線ＭＵＬも、図４に示すように、ＶＤＤとＧＮＤとが交互に配置されている。
【００１８】
図５は、図２の上段右側に示されているマクロセルが配置されている層よりも上層にある第４メタル層の電源配線の、マクロセルに対する配置を示す図である。
【００１９】
半導体集積回路１００の第４メタル層には、図５の上下方向に延びる電源配線ＭＵＲが、図３の上下に延びる電源配線Ｍ２の間隔よりも僅かに広い間隔で配線されている。半導体集積回路１００の第４メタル層の電源配線ＭＵＲも、図５に示すように、ＶＤＤとＧＮＤとが交互に配置されている。
【００２０】
図６は、図２の中段右側に示される階層セルが配置されている層よりも上層にある第４メタル層の電源配線の、階層セルに対する配置を示す図である。
【００２１】
半導体集積回路１００の第４メタル層には、図６の上下方向に延びる電源配線ＭＭＲが、一部は図４に示す電源配線ＭＵＬよりもさらに狭い間隔で配線され、その他は図３の上下に延びる電源配線Ｍ２の間隔と同じような間隔で配線されている。半導体集積回路１００の第４メタル層に配線された電源配線も、ＶＤＤとＧＮＤとが交互に配置されている。
【００２２】
図７は、図２に示す複数の回路ブロックそれぞれの消費電力を反映した配線密度で配線された電源配線よりも、さらに上層に設けられた電源配線を示す図である。
【００２３】
図７には、半導体集積回路１００の、第５メタル層および第６メタル層がメッシュ状に示されている。
【００２４】
半導体集積回路１００の第５メタル層には、図７の左右方向に延びる電源配線Ｍ５が、図４に示す電源配線ＭＵＬよりも多少狭い間隔で、複数の回路ブロック全体を覆うように配線されており、半導体集積回路１００の第６メタル層には、図７の上下方向に延びる電源配線Ｍ６が、第５メタル層に配線された電源配線Ｍ５と同じ間隔で配線されている。半導体集積回路１００の第５メタル層に配線された電源配線もＶＤＤとＧＮＤとが交互に配置されている。尚、この第５メタル層および第６メタル層に配線された電源配線の配線密度は、その下方に配置されている複数の回路ブロックそれぞれにおける消費電力とは無関係である。半導体集積回路１００の第６メタル層に配置された電源配線の詳細については、説明の便宜のために省略する。
【００２５】
図８は、本実施形態の半導体集積回路を上から透視した場合の内部構造を示す図である。
【００２６】
図８には、メッシュ状に見える、第６メタル層と第５メタル層にそれぞれ配線された電源配線Ｍ５、Ｍ６、第４メタル層に配線された電源配線ＭＵＲ、ＭＵＬ、ＭＭＲ、および、第２メタル層と第１メタル層にそれぞれ配線された電源配線Ｍ２、Ｍ１、および、回路ブロックの輪郭が示されている。
【００２７】
また、図８には、第５メタル層（図７参照）に配置されている電源配線Ｍ５と、第４メタル層（図４から図６）に配置されている電源配線ＭＵＲ、ＭＵＬ、ＭＭＲとの交点、および、第５メタル層（図７参照）に配置されている電源配線Ｍ５と、第２メタル層に配置されている電源配線Ｍ２との交点が黒点で示されている。この黒点が本発明にいうビアに相当する。
【００２８】
本実施形態の半導体集積回路１００では、上記ビアが、第５メタル層と第２メタル層の間、および、第５メタル層と第４メタル層の間に形成されており、図８に示されるビアの分布は、下方に配置されている回路ブロックそれぞれの消費電力を反映したものとなっている。例えば、図２の上段左側に示されるマクロセル１２１ａの方の消費電力が、図２の上段右側に示されるマクロセル１２１ｂの消費電力よりも大きいということが、それぞれの配線密度の違いによって表わされているが、このことが、図８における、上段左側と上段右側とのビアの数の違いに反映されている。さらに、図２の中段右側に示される階層セル１３１における消費電力が階層セル１３１における一方（図６では左側）に偏っているということが、図８の中段右側に示されるビアの数が一方（図８では中段中央側）に多いということに反映されている。
【００２９】
以上に説明した本実施形態の半導体集積回路１００では、図２に示す複数の回路ブロックそれぞれの消費電力に応じた配線密度でそれぞれの上部に配線した電源配線と、これら電源配線よりも上層に配線された、所定の一様な配線密度の電源配線とを重ねて見たときの交点上にビアが形成されている。そのビアの数は、回路ブロックそれぞれの消費電力に応じた数になっているため回路ブロックそれぞれには充分な電力供給が行なわれる。
【００３０】
図２に示す複数の回路ブロックそれぞれに充分な電力供給を行なうビアは、回路ブロックそれぞれの消費電力に応じた配線密度で配線されたそれぞれの電源配線モデルと、これら複数の回路ブロックを覆って広がる、所定の一様な密度で配線された電源配線モデルとを作成し、これらを重ね合わせて見た場合の交点上に形成されている。つまり、消費電力の大小を配線密度で表現したものと、所定の一様な配線密度のものとを重ねて交点を得るという簡易な配線方法で、図２に示す複数の回路ブロックそれぞれの消費電力の大小が、本実施形態の半導体集積回路１００のビアの分布に反映されている。さらに、本実施形態の半導体集積回路１００では、電源配線が、従来の半導体集積回路のように回路ブロックを取り囲む位置ではなく、回路ブロックの上部に位置しているために、前述した、電源配線領域が不要となりチップ面積の使用効率の向上が図られている。
【００３１】
【発明の効果】
以上説明したように、本発明の半導体集積回路では、基本セル、マクロセル、階層セルなどの回路ブロックそれぞれに応じた電力供給が行なわれる。
【００３２】
また、本発明の半導体集積回路では、回路ブロックそれぞれに対する電力供給を、回路ブロックそれぞれの上部に配線された電源配線から受けるため、チップ面積が縮減されていると共に、回路ブロックそれぞれに発生する可能性のある局所的な電圧降下が防止されている。
【図面の簡単な説明】
【図１】従来の半導体集積回路を上から透視した場合の内部構造を示す図である。
【図２】本発明の一実施形態の、配線類などが取り除かれた回路ブロックを示す図である。
【図３】図２の中段左側から下段にかけて示されている基本セルブロックが配置されている層よりも上層にある、第１メタル層および第２メタル層における電源配線の、基本セルに対する配置を示す図である。
【図４】図２の上段左側に示されているマクロセルブロックが配置されている層よりも上層にある第４メタル層に配線されている電源配線の、マクロセルに対する配置を示す図である。
【図５】図２の上段右側に示されているマクロセルが配置されている層よりも上層にある第４メタル層の電源配線の、マクロセルに対する配置を示す図である。
【図６】図２の中段右側に示される階層セルが配置されている層よりも上層にある第４メタル層の電源配線の、階層セルに対する配置を示す図である。
【図７】図２に示す複数の回路ブロックそれぞれの消費電力を反映した間隔で配置された電源配線よりも、さらに上層に設けられた電源配線を示す図である。
【図８】本実施形態の半導体集積回路を上から透視した場合の内部構造を示す図である。
【符号の説明】
１、１００ 半導体集積回路
１１、１１１ 基本セルブロック
１２ａ、１２ｂ、１２１ａ、１２１ｂ マクロセルブロック
１３、１３１ 階層セルブロック
１４ 電源用幹線
１４１ 電源用接続線
１５ グランド用幹線
１５１ グランド用接続線

Claims (9)

1. 複数の回路ブロックを有する半導体集積回路において、
   前記回路ブロックが配置されている層よりも上層の、該複数の回路ブロックそれぞれに重なる領域に互いに分離して配線された、対応する回路ブロックのみに電力を供給する各回路ブロック毎の第１の電源配線と、
   前記第１の電源配線よりも上層の、前記複数の回路ブロックを覆って広がる均一な配線密度で配線された第２の電源配線と、
   前記第１の電源配線と前記第２の電源配線を重ねて見たときの該第１の電源配線と該第２の電源配線との交点上に形成された、該第１の電源配線と該第２の電源配線とを接続すうビアとを有することを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、前記第１の電源配線と前記第２の電源配線は互いに直交していることを特徴とする半導体集積回路。
3. 請求項１または２に記載の半導体集積回路において、前記第１の電源配線は電源線とグランド線が交互に配置されていることを特徴とする半導体集積回路。
4. 請求項１、２または３に記載の半導体集積回路において、前記第２の電源配線は電源線とグランド線が交互に配置されていることを特徴とする半導体集積回路。
5. 請求項１から４のうちいずれか１項に記載の半導体集積回路において、前記第１の電源配線は、消費電力が大きい回路ブロック上に形成された第１の電源配線ほど高い配線密度を有することを特徴とする半導体集積回路。
6. 請求項１から５のうちいずれか１項に記載の半導体集積回路において、前記第１の電源配線と前記第２の電源配線とを接続するビアの数は、消費電力が大きい回路ブロックほど多数であることを特徴とする半導体集積回路。
7. 複数の回路ブロックを有する半導体集積回路において、
   前記回路ブロックが配置されている層よりも上層の、該複数の回路ブロックそれぞれに重なる領域に互いに分離して配線された、対応する回路ブロックのみに電力を供給する電源線とグランド線が交互に配線された、各回路ブロック毎の第１の電源配線と、
   前記第１の電源配線よりも上層の、前記複数の回路ブロックを覆って広がる電源線とグランド線が交互に前記第１の電源配線とは直交する方向に均一な配線密度で配線された第２の電源配線と、
   前記第１の電源配線と前記第２の電源配線を重ねて見たときの該第１の電源配線と該第２の電源配線との交点上に形成された、該第１の電源配線と該第２の電源配線とを接続するビアとを有することを特徴とする半導体集積回路。
8. 請求項７に記載の半導体集積回路において、前記第１の電源配線は、消費電力が大きい回路ブロック上に形成された第１の電源配線ほど高い配線密度を有することを特徴とする半導体集積回路。
9. 請求項７または８に記載の半導体集積回路において、前記第１の電源配線と前記第２の電源配線とを接続するビアの数は、消費電力が大きい回路ブロックほど多数であることを特徴とする半導体集積回路。

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