JP2000003963A - 半導体集積回路のレイアウト設計方法および半導体集積回路 - Google Patents
半導体集積回路のレイアウト設計方法および半導体集積回路Info
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- JP2000003963A JP2000003963A JP16566398A JP16566398A JP2000003963A JP 2000003963 A JP2000003963 A JP 2000003963A JP 16566398 A JP16566398 A JP 16566398A JP 16566398 A JP16566398 A JP 16566398A JP 2000003963 A JP2000003963 A JP 2000003963A
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- 238000000034 method Methods 0.000 title claims abstract description 25
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- 239000002184 metal Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】 ＲＡＭを備える半導体集積回路のレイアウト
設計方法において、ＲＡＭの動作に影響を与えることな
くレイアウト効率を向上させる。 【解決手段】 基板に対してＲＡＭ１１のデコーダ１２
の上方にこのＲＡＭ１１を通過するＲＡＭ通過用配線１
３，１４を形成する。このＲＡＭ通過用配線１３，１４
の両端には、予め、接続端子１５，１６をそれぞれ形成
しておく。チップのレイアウト設計時には、必要に応じ
てＲＡＭ通過用信号線１３，１４と他の信号線１７，１
８とを接続端子１５，１６を介して接続する。
設計方法において、ＲＡＭの動作に影響を与えることな
くレイアウト効率を向上させる。 【解決手段】 基板に対してＲＡＭ１１のデコーダ１２
の上方にこのＲＡＭ１１を通過するＲＡＭ通過用配線１
３，１４を形成する。このＲＡＭ通過用配線１３，１４
の両端には、予め、接続端子１５，１６をそれぞれ形成
しておく。チップのレイアウト設計時には、必要に応じ
てＲＡＭ通過用信号線１３，１４と他の信号線１７，１
８とを接続端子１５，１６を介して接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリを搭載する
半導体集積回路のレイアウト設計方法およびメモリを搭
載する半導体集積回路に関する。
半導体集積回路のレイアウト設計方法およびメモリを搭
載する半導体集積回路に関する。
【０００２】
【従来の技術】多くの半導体集積回路には、ＲＡＭ（Ra
ndom Access Memory）やＲＯＭ（ReadOnly Memory）な
どのメモリが搭載されている。
ndom Access Memory）やＲＯＭ（ReadOnly Memory）な
どのメモリが搭載されている。
【０００３】図４は、従来のレイアウト設計方法を用い
て配線された、半導体集積回路の一部を構成するＲＡＭ
近傍の配線を示す概略平面図である。以下、従来の半導
体集積回路におけるＲＡＭ４１近傍の信号配線のレイア
ウト設計方法を説明する。
て配線された、半導体集積回路の一部を構成するＲＡＭ
近傍の配線を示す概略平面図である。以下、従来の半導
体集積回路におけるＲＡＭ４１近傍の信号配線のレイア
ウト設計方法を説明する。
【０００４】図４に示される半導体集積回路の信号配線
は、２層の配線層により形成されている。図４中におい
て実線で示されている信号線４２，４４，および４６は
第１層において形成されており、点線で示されている信
号線４３，４５は第２層において形成されている。そし
て、これら各信号線は、ビアホール４７を介して互いに
接続されることにより、ＲＡＭ４１を迂回するように配
線されている。
は、２層の配線層により形成されている。図４中におい
て実線で示されている信号線４２，４４，および４６は
第１層において形成されており、点線で示されている信
号線４３，４５は第２層において形成されている。そし
て、これら各信号線は、ビアホール４７を介して互いに
接続されることにより、ＲＡＭ４１を迂回するように配
線されている。
【０００５】ＲＡＭには他の信号線とのクロストークの
影響を受けやすい部分（例えば、メモリセルアレーな
ど）がある。また、信号線の配置状態によっては、ＲＡ
Ｍ内部における配線容量が増加し、ＲＡＭアクセスタイ
ムの変動等が発生する場合がある。これらを避けるた
め、ＲＡＭ近傍に信号線を配線する場合は、図４に示す
ように、ＲＡＭを大きく迂回するような配線設計を行っ
ていた。
影響を受けやすい部分（例えば、メモリセルアレーな
ど）がある。また、信号線の配置状態によっては、ＲＡ
Ｍ内部における配線容量が増加し、ＲＡＭアクセスタイ
ムの変動等が発生する場合がある。これらを避けるた
め、ＲＡＭ近傍に信号線を配線する場合は、図４に示す
ように、ＲＡＭを大きく迂回するような配線設計を行っ
ていた。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路のレイアウト設計時には、ＲＡＭ近傍
を通過する信号線はこのＲＡＭを大きく迂回するように
配線されていた。このため、ＲＡＭは信号線を配線する
際の大きな障害物になり、チップレイアウト時のレイア
ウト効率を大幅に低下させていた。
の半導体集積回路のレイアウト設計時には、ＲＡＭ近傍
を通過する信号線はこのＲＡＭを大きく迂回するように
配線されていた。このため、ＲＡＭは信号線を配線する
際の大きな障害物になり、チップレイアウト時のレイア
ウト効率を大幅に低下させていた。
【０００７】そこで、ＲＡＭを搭載する半導体集積回路
において、信号線の配線を効率よく行うことができる半
導体集積回路のレイアウト設計方法を提供することを、
本発明の課題とする。また、各素子間の配線を簡素化す
ることができ、高い実装密度を得ることができる半導体
集積回路を提供することを、本発明の他の課題とする。
において、信号線の配線を効率よく行うことができる半
導体集積回路のレイアウト設計方法を提供することを、
本発明の課題とする。また、各素子間の配線を簡素化す
ることができ、高い実装密度を得ることができる半導体
集積回路を提供することを、本発明の他の課題とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、メモリを搭載する半導体集積回路のレイ
アウト設計方法において、前記メモリの回路領域上の一
端部から他端部にわたる領域であって他の信号線による
影響を受けにくい特定領域の表面上を配線領域とするこ
とを特徴とする。
め、本発明は、メモリを搭載する半導体集積回路のレイ
アウト設計方法において、前記メモリの回路領域上の一
端部から他端部にわたる領域であって他の信号線による
影響を受けにくい特定領域の表面上を配線領域とするこ
とを特徴とする。
【０００９】すなわち、本発明によると、メモリにおい
てメモリセル領域など他の信号線とのクロストークなど
の影響を受けやすい部分以外の領域を特定領域とした場
合、この領域上を配線領域とすることによって、メモリ
上にも配線することができるため、レイアウト効率を向
上させることができる。
てメモリセル領域など他の信号線とのクロストークなど
の影響を受けやすい部分以外の領域を特定領域とした場
合、この領域上を配線領域とすることによって、メモリ
上にも配線することができるため、レイアウト効率を向
上させることができる。
【００１０】このような半導体集積回路のレイアウト設
計方法は、具体的には、メモリを搭載する半導体集積回
路のレイアウト設計方法において、その両端が前記メモ
リの外側に延出されたメモリ通過用信号線を前記メモリ
の特定領域上に形成し、前記メモリ通過用信号線の前記
両端に接続端子を形成し、前記各接続端子を介して前記
半導体集積回路上の他の信号線と前記メモリ通過用信号
線とを接続することにより前記メモリの前記特定領域上
に信号線を配線することができる。
計方法は、具体的には、メモリを搭載する半導体集積回
路のレイアウト設計方法において、その両端が前記メモ
リの外側に延出されたメモリ通過用信号線を前記メモリ
の特定領域上に形成し、前記メモリ通過用信号線の前記
両端に接続端子を形成し、前記各接続端子を介して前記
半導体集積回路上の他の信号線と前記メモリ通過用信号
線とを接続することにより前記メモリの前記特定領域上
に信号線を配線することができる。
【００１１】なお、上記の半導体集積回路のレイアウト
設計方法を用いる際には、前記特定領域をメモリのデコ
ーダとしても良い。メモリのデコーダは他の信号線によ
るクロストークの影響を受けにくいため、このデコーダ
上にメモリ通過用信号線を形成すれば、メモリの動作に
影響が及ぼすことなくレイアウト効率を向上させること
ができる。
設計方法を用いる際には、前記特定領域をメモリのデコ
ーダとしても良い。メモリのデコーダは他の信号線によ
るクロストークの影響を受けにくいため、このデコーダ
上にメモリ通過用信号線を形成すれば、メモリの動作に
影響が及ぼすことなくレイアウト効率を向上させること
ができる。
【００１２】また、上記の半導体集積回路のレイアウト
設計方法を用いる際には、前記半導体集積回路が４層以
上の配線層を有するものである場合には、前記特定領域
をメモリの回路領域上に形成された電源配線領域として
も良い。電源配線領域もデコーダと同様、クロストーク
の影響を受けにくい。従って、半導体集積回路が例えば
４層の配線層を有する場合、第１層および第２層をメモ
リ形成に、第３層を電源配線にそれぞれ用い、最上層の
第４層をメモリ通過用信号線に用いることにより、メモ
リの動作に影響を及ぼすことなくレイアウト効率を向上
させることができる。
設計方法を用いる際には、前記半導体集積回路が４層以
上の配線層を有するものである場合には、前記特定領域
をメモリの回路領域上に形成された電源配線領域として
も良い。電源配線領域もデコーダと同様、クロストーク
の影響を受けにくい。従って、半導体集積回路が例えば
４層の配線層を有する場合、第１層および第２層をメモ
リ形成に、第３層を電源配線にそれぞれ用い、最上層の
第４層をメモリ通過用信号線に用いることにより、メモ
リの動作に影響を及ぼすことなくレイアウト効率を向上
させることができる。
【００１３】また、本発明の半導体集積回路の第１の態
様は、メモリを搭載する半導体集積回路において、前記
メモリの回路領域上の一端部から他端部にわたる領域で
あって他の信号線による影響を受けにくい特定領域の表
面上に信号線が配線されていることを特徴とする。
様は、メモリを搭載する半導体集積回路において、前記
メモリの回路領域上の一端部から他端部にわたる領域で
あって他の信号線による影響を受けにくい特定領域の表
面上に信号線が配線されていることを特徴とする。
【００１４】このような構成の半導体集積回路を用いれ
ば、メモリ上を通過する配線を行うことができるので、
半導体集積回路の配線を簡素化することができ、実装密
度の高い半導体集積回路を提供することができる。
ば、メモリ上を通過する配線を行うことができるので、
半導体集積回路の配線を簡素化することができ、実装密
度の高い半導体集積回路を提供することができる。
【００１５】また、本発明の半導体集積回路の第２の態
様は、メモリを搭載する半導体集積回路において、前記
メモリの特定領域上に形成された信号線であって、その
両端がメモリの外側に延出されたメモリ通過用信号線
と、前記メモリ通過用信号と前記半導体集積回路上の他
の信号線とを接続するために、前記メモリ通過用信号線
の前記両端に形成された接続端子とを備えることを特徴
とする。
様は、メモリを搭載する半導体集積回路において、前記
メモリの特定領域上に形成された信号線であって、その
両端がメモリの外側に延出されたメモリ通過用信号線
と、前記メモリ通過用信号と前記半導体集積回路上の他
の信号線とを接続するために、前記メモリ通過用信号線
の前記両端に形成された接続端子とを備えることを特徴
とする。
【００１６】なお、上記各態様の半導体集積回路を用い
る際には、前記特定領域をメモリのデコーダとしても良
い。また、前記半導体集積回路が４層以上の配線層を有
する場合は、前記特定領域をメモリの回路領域上に形成
された電源配線領域としても良い。
る際には、前記特定領域をメモリのデコーダとしても良
い。また、前記半導体集積回路が４層以上の配線層を有
する場合は、前記特定領域をメモリの回路領域上に形成
された電源配線領域としても良い。
【００１７】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態を説明する。
実施の形態を説明する。
【００１８】図１に、本発明の実施形態による半導体集
積回路のレイアウト設計方法を用いて製造される半導体
集積回路の一部を構成するＲＡＭの概略構成図を示す。
半導体集積回路の一部を構成するＲＡＭ１１は、記憶情
報を保持するメモリセルアレー，多数のメモリセルのう
ちの１つを選択するデコーダ，このデコーダの出力を受
けてメモリセルに選択パルス電圧を与えるドライバ，メ
モリセルからの読み出し信号を増幅するセンスアンプ，
その他多数の論理回路や増幅回路、バッファなどの回路
を備えるＤＲＡＭ（Dynamic RAM）であり、矩形の平面
形状を有している。
積回路のレイアウト設計方法を用いて製造される半導体
集積回路の一部を構成するＲＡＭの概略構成図を示す。
半導体集積回路の一部を構成するＲＡＭ１１は、記憶情
報を保持するメモリセルアレー，多数のメモリセルのう
ちの１つを選択するデコーダ，このデコーダの出力を受
けてメモリセルに選択パルス電圧を与えるドライバ，メ
モリセルからの読み出し信号を増幅するセンスアンプ，
その他多数の論理回路や増幅回路、バッファなどの回路
を備えるＤＲＡＭ（Dynamic RAM）であり、矩形の平面
形状を有している。
【００１９】本実施形態において用いられるＲＡＭ１１
内部の構造の詳細な説明は省略するが、図１に示すよう
に、このＲＡＭ１１の平面形状における中間領域には、
ＲＡＭ１１の周縁を構成する矩形の一辺からその対辺に
わたって、デコーダ１２が配置されている。そして、Ｒ
ＡＭ１１の各回路部分の上層には配線層が形成される。
この配線層におけるＲＡＭ１１のデコーダ１２と重なる
位置には、信号線１３，１４が形成されている（以下、
信号線１３，１４を「ＲＡＭ通過用信号線」と表記す
る）。ＲＡＭ通過用信号線１３，１４は、基板に対して
ＲＡＭ１１の上方を通過するように、デコーダ１２に沿
ってこのＲＡＭ１１の一辺からその対辺にわたって形成
されている。また、これらＲＡＭ通過用信号線１３，１
４の両端（ＲＡＭ１１の端部に重なる位置）には、接続
端子１５，１６が形成されている。すなわち、本実施形
態では、ＲＡＭ１１においてデコーダ１２を配線領域
（特定領域）とし、このデコーダ１２上に予めＲＡＭ通
過用信号線１３，１４および接続端子１５，１６を形成
している。
内部の構造の詳細な説明は省略するが、図１に示すよう
に、このＲＡＭ１１の平面形状における中間領域には、
ＲＡＭ１１の周縁を構成する矩形の一辺からその対辺に
わたって、デコーダ１２が配置されている。そして、Ｒ
ＡＭ１１の各回路部分の上層には配線層が形成される。
この配線層におけるＲＡＭ１１のデコーダ１２と重なる
位置には、信号線１３，１４が形成されている（以下、
信号線１３，１４を「ＲＡＭ通過用信号線」と表記す
る）。ＲＡＭ通過用信号線１３，１４は、基板に対して
ＲＡＭ１１の上方を通過するように、デコーダ１２に沿
ってこのＲＡＭ１１の一辺からその対辺にわたって形成
されている。また、これらＲＡＭ通過用信号線１３，１
４の両端（ＲＡＭ１１の端部に重なる位置）には、接続
端子１５，１６が形成されている。すなわち、本実施形
態では、ＲＡＭ１１においてデコーダ１２を配線領域
（特定領域）とし、このデコーダ１２上に予めＲＡＭ通
過用信号線１３，１４および接続端子１５，１６を形成
している。
【００２０】このような構成のＲＡＭ１１を用いて、半
導体集積回路のレイアウト設計を行う。すなわち、予
め、個々のＲＡＭ１１の構成および他の回路の構成並び
にこれらの配列ルールをＣＡＤなどのレイアウトシステ
ムに登録しておく。そして、チップのレイアウト設計時
に、必要に応じてこれらのＲＡＭ通過用信号線を用い
て、各ＲＡＭ１１や他の回路を選択的に接続する。図２
は、図１のＲＡＭ通過用信号線に他の信号線を接続した
状態を示す図である。ＲＡＭ１１近傍を通過する信号線
が存在する場合は、図２に示すように、信号線１７とＲ
ＡＭ１１上に形成されたＲＡＭ通過用信号線１４とを、
接続端子１６ａを介して接続する。また、このＲＡＭ通
過用信号線１４は、接続端子１６ｂを介して、集積回路
上に形成された他の信号線１８と接続される。このよう
にして、ＲＡＭ１１を通過する配線を行うことができ
る。ＲＡＭ通過用信号線１３に関しても同様に、必要に
応じて他の信号線と接続することにより、ＲＡＭ１１上
を通過する配線を行うことができる。
導体集積回路のレイアウト設計を行う。すなわち、予
め、個々のＲＡＭ１１の構成および他の回路の構成並び
にこれらの配列ルールをＣＡＤなどのレイアウトシステ
ムに登録しておく。そして、チップのレイアウト設計時
に、必要に応じてこれらのＲＡＭ通過用信号線を用い
て、各ＲＡＭ１１や他の回路を選択的に接続する。図２
は、図１のＲＡＭ通過用信号線に他の信号線を接続した
状態を示す図である。ＲＡＭ１１近傍を通過する信号線
が存在する場合は、図２に示すように、信号線１７とＲ
ＡＭ１１上に形成されたＲＡＭ通過用信号線１４とを、
接続端子１６ａを介して接続する。また、このＲＡＭ通
過用信号線１４は、接続端子１６ｂを介して、集積回路
上に形成された他の信号線１８と接続される。このよう
にして、ＲＡＭ１１を通過する配線を行うことができ
る。ＲＡＭ通過用信号線１３に関しても同様に、必要に
応じて他の信号線と接続することにより、ＲＡＭ１１上
を通過する配線を行うことができる。
【００２１】ＲＡＭのデコーダは、特定のアドレスのメ
モリセルを選択するための高電圧（ＶDD）または０Ｖの
みを取り扱うので、メモリセルアレーにおけるビット線
などのように微小な電位差は取り扱わない。従って、デ
コーダは他の信号線とのクロストークの影響を受けにく
いため、この上を信号線が通過してもクロストークによ
る誤動作等が生じる可能性が低い。
モリセルを選択するための高電圧（ＶDD）または０Ｖの
みを取り扱うので、メモリセルアレーにおけるビット線
などのように微小な電位差は取り扱わない。従って、デ
コーダは他の信号線とのクロストークの影響を受けにく
いため、この上を信号線が通過してもクロストークによ
る誤動作等が生じる可能性が低い。
【００２２】このため、本実施形態では、上述したよう
に、ＲＡＭ１１のデコーダ１２上にＲＡＭ通過用信号線
１３，１４を形成して、このデコーダ１２上を配線領域
としている。そして、レイアウト設計時には、必要に応
じてこれらＲＡＭ通過用信号線１３，１４と半導体集積
回路上の他の信号線とを接続することにより、ＲＡＭ１
１上を通過する配線を行う（図２参照）。すると、図４
に示すような従来のレイアウト設計方法に比べ、信号配
線を簡略化することができ、配線スペースも小さくする
ことができるので、実装密度も向上させることができ
る。よって、チップのレイアウト設計時のレイアウト効
率を向上させることができる。
に、ＲＡＭ１１のデコーダ１２上にＲＡＭ通過用信号線
１３，１４を形成して、このデコーダ１２上を配線領域
としている。そして、レイアウト設計時には、必要に応
じてこれらＲＡＭ通過用信号線１３，１４と半導体集積
回路上の他の信号線とを接続することにより、ＲＡＭ１
１上を通過する配線を行う（図２参照）。すると、図４
に示すような従来のレイアウト設計方法に比べ、信号配
線を簡略化することができ、配線スペースも小さくする
ことができるので、実装密度も向上させることができ
る。よって、チップのレイアウト設計時のレイアウト効
率を向上させることができる。
【００２３】上述のような、ＲＡＭ通過用配線を形成す
ることができる部分は、ＲＡＭのデコーダ上に限らな
い。例えば、半導体集積回路の配線層が４層メタルプロ
セスによって製造される場合は、図３の概略平面図に示
すように、第３層を、基板に対してＲＡＭの上側を通過
する電源配線領域２２等に用い、基板に対して最上層と
なる第４層を用いてＲＡＭ通過用信号線２３，２４を形
成することもできる。このとき、第４層において電源配
線領域２２と重なる位置に、ＲＡＭ２１を通過するＲＡ
Ｍ通過用信号配線２３，２４を形成する。そして、これ
らのＲＡＭ通過用信号線２３，２４の両端部に形成され
た接続端子２５，２６を介して他の信号線と接続される
ことにより、ＲＡＭ２１上を通過する電源配線領域２２
上に信号配線を行うことができる。なお、この場合、配
線層の第１層および第２層はＲＡＭ形成等に用いられて
いる。
ることができる部分は、ＲＡＭのデコーダ上に限らな
い。例えば、半導体集積回路の配線層が４層メタルプロ
セスによって製造される場合は、図３の概略平面図に示
すように、第３層を、基板に対してＲＡＭの上側を通過
する電源配線領域２２等に用い、基板に対して最上層と
なる第４層を用いてＲＡＭ通過用信号線２３，２４を形
成することもできる。このとき、第４層において電源配
線領域２２と重なる位置に、ＲＡＭ２１を通過するＲＡ
Ｍ通過用信号配線２３，２４を形成する。そして、これ
らのＲＡＭ通過用信号線２３，２４の両端部に形成され
た接続端子２５，２６を介して他の信号線と接続される
ことにより、ＲＡＭ２１上を通過する電源配線領域２２
上に信号配線を行うことができる。なお、この場合、配
線層の第１層および第２層はＲＡＭ形成等に用いられて
いる。
【００２４】各素子に電源を供給するための電源配線２
２は、デコーダと同様に、他の信号線とのクロストーク
の影響を受けにくい。従って、ＲＡＭ通過用信号線２
３，２４を、ＲＡＭ２１上を通過する電源配線上に形成
しても、ＲＡＭ２１は正常な動作を行うことができる。
２は、デコーダと同様に、他の信号線とのクロストーク
の影響を受けにくい。従って、ＲＡＭ通過用信号線２
３，２４を、ＲＡＭ２１上を通過する電源配線上に形成
しても、ＲＡＭ２１は正常な動作を行うことができる。
【００２５】このように、本実施形態においては、ＲＡ
Ｍにおいてデコーダ上や電源配線上などの他の信号線に
よるクロストークの影響を受けにくい部分上に、当該Ｒ
ＡＭ上を通過するＲＡＭ通過用信号線を形成している。
これにより、ＲＡＭに誤動作を生じさせることなくチッ
プのレイアウト設計時のレイアウト効率を向上させるこ
とができる。
Ｍにおいてデコーダ上や電源配線上などの他の信号線に
よるクロストークの影響を受けにくい部分上に、当該Ｒ
ＡＭ上を通過するＲＡＭ通過用信号線を形成している。
これにより、ＲＡＭに誤動作を生じさせることなくチッ
プのレイアウト設計時のレイアウト効率を向上させるこ
とができる。
【００２６】なお、本実施形態では、ＲＡＭ通過用信号
線を２本としているが、これに限らず、１本であって
も、また３本以上であってもよい。また、ＲＡＭのデコ
ーダや電源配線上以外であっても、他の信号線による影
響を受けやすい部分（メモリセルなど）以外の他の部分
上にこのようなＲＡＭ通過用信号線を形成することがで
きるのは当然である。
線を２本としているが、これに限らず、１本であって
も、また３本以上であってもよい。また、ＲＡＭのデコ
ーダや電源配線上以外であっても、他の信号線による影
響を受けやすい部分（メモリセルなど）以外の他の部分
上にこのようなＲＡＭ通過用信号線を形成することがで
きるのは当然である。
【００２７】また、本実施形態の半導体集積回路のレイ
アウト設計方法は、ゲートアレー（マスタスライス）方
式などのセミカスタムＬＳＩに適用しても良いし、フル
カスタムＬＳＩに適用しても良い。
アウト設計方法は、ゲートアレー（マスタスライス）方
式などのセミカスタムＬＳＩに適用しても良いし、フル
カスタムＬＳＩに適用しても良い。
【００２８】
【発明の効果】本発明によれば、ＲＡＭに誤動作を生じ
させることなく、チップのレイアウト効率を向上させる
ことができる。また、各素子間の配線を簡略化すること
ができ、実装密度の高い半導体集積回路を提供すること
ができる。
させることなく、チップのレイアウト効率を向上させる
ことができる。また、各素子間の配線を簡略化すること
ができ、実装密度の高い半導体集積回路を提供すること
ができる。
【図１】 本発明の実施形態による半導体集積回路のレ
イアウト設計方法を用いて製造される半導体集積回路に
おけるＲＡＭの概略構成図。
イアウト設計方法を用いて製造される半導体集積回路に
おけるＲＡＭの概略構成図。
【図２】 図１のＲＡＭ通過用信号線に信号線を接続し
た図
た図
【図３】 本発明の実施形態による半導体集積回路のレ
イアウト設計方法を用いて製造される半導体集積回路に
おけるＲＡＭの概略構成図。
イアウト設計方法を用いて製造される半導体集積回路に
おけるＲＡＭの概略構成図。
【図４】 従来技術の半導体集積回路のレイアウト設計
方法を用いて製造される半導体集積回路の概略構成図。
方法を用いて製造される半導体集積回路の概略構成図。
１１，２１，４１ ＲＡＭ １２ デコーダ １３，１４，２３，２４ ＲＡＭ通過用信号線 １５，１６，２５，２６ 接続端子 １７，１８，４２〜４５ 信号線 ２２ 電源配線領域 ４７ ビアホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH20 CA05 CD02 CD05 DF20 5F064 AA02 BB02 BB14 BB15 BB16 BB22 BB23 BB26 EE14 EE23 EE46 EE52 EE56 EE60
Claims (8)
- 【請求項１】メモリを搭載する半導体集積回路のレイア
ウト設計方法であって、 前記メモリの回路領域上の一端部から他端部にわたる領
域であって他の信号線による影響を受けにくい特定領域
に重ねて配線を敷設したことを特徴とする半導体集積回
路のレイアウト設計方法。 - 【請求項２】メモリを搭載する半導体集積回路のレイア
ウト設計方法であって、 その両端が前記メモリの外側に延出されたメモリ通過用
信号線を前記メモリの特定領域上に形成し、 前記メモリ通過用信号線の前記両端に接続端子を形成
し、 前記各接続端子を介して前記半導体集積回路上の他の信
号線と前記メモリ通過用信号線とを接続することにより
前記メモリの前記特定領域上に信号線を配線することを
特徴とする半導体集積回路のレイアウト設計方法。 - 【請求項３】前記特定領域はメモリのデコーダであるこ
とを特徴とする請求項１または請求項２に記載の半導体
集積回路のレイアウト設計方法。 - 【請求項４】前記半導体集積回路は４層以上の配線層を
有しており、 前記特定領域はメモリの回路領域上に形成された電源配
線領域であることを特徴とする請求項１または請求項２
に記載の半導体集積回路のレイアウト設計方法。 - 【請求項５】メモリを搭載する半導体集積回路であっ
て、 前記メモリの回路領域上の一端部から他端部にわたる領
域であって他の信号線による影響を受けにくい特定領域
に重ねて信号線が敷設されていることを特徴とする半導
体集積回路。 - 【請求項６】メモリを搭載する半導体集積回路であっ
て、 前記メモリの特定領域上に形成された信号線であって、
その両端がメモリの外側に延出されたメモリ通過用信号
線と、 前記メモリ通過用信号と前記半導体集積回路上の他の信
号線とを接続するために、前記メモリ通過用信号線の前
記両端に形成された接続端子とを備えることを特徴とす
る半導体集積回路。 - 【請求項７】前記特定領域はメモリのデコーダであるこ
とを特徴とする請求項５または請求項６に記載の半導体
集積回路。 - 【請求項８】前記半導体集積回路は４層以上の配線層を
有しており、 前記特定領域はメモリの回路領域上に形成された電源配
線領域であることを特徴とする請求項５または請求項６
に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16566398A JP2000003963A (ja) | 1998-06-12 | 1998-06-12 | 半導体集積回路のレイアウト設計方法および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16566398A JP2000003963A (ja) | 1998-06-12 | 1998-06-12 | 半導体集積回路のレイアウト設計方法および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003963A true JP2000003963A (ja) | 2000-01-07 |
Family
ID=15816659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16566398A Pending JP2000003963A (ja) | 1998-06-12 | 1998-06-12 | 半導体集積回路のレイアウト設計方法および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000003963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7086022B2 (en) | 2001-12-20 | 2006-08-01 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit using the same |
| KR100729945B1 (ko) * | 2004-08-13 | 2007-06-20 | 세이코 엡슨 가부시키가이샤 | 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치 |
| US7782086B2 (en) | 2008-01-22 | 2010-08-24 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit device |
-
1998
- 1998-06-12 JP JP16566398A patent/JP2000003963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7086022B2 (en) | 2001-12-20 | 2006-08-01 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit using the same |
| KR100729945B1 (ko) * | 2004-08-13 | 2007-06-20 | 세이코 엡슨 가부시키가이샤 | 반도체 기판의 표면상에 트렌치 분리 구조를 형성하는 방법, 반도체 기판 및 반도체 장치 |
| US7782086B2 (en) | 2008-01-22 | 2010-08-24 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit device |
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