JPH0467669A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0467669A JPH0467669A JP2181809A JP18180990A JPH0467669A JP H0467669 A JPH0467669 A JP H0467669A JP 2181809 A JP2181809 A JP 2181809A JP 18180990 A JP18180990 A JP 18180990A JP H0467669 A JPH0467669 A JP H0467669A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000002950 deficient Effects 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000000356 contaminant Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000007547 defect Effects 0.000 description 5
- 239000000428 dust Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
特に冗長構成を採用する半導体集積回路に関し、集積密
度を高めつつ、冗長回路の不良発生を回避して歩留りの
向上を図ることを目的とし、複数の同一回路を繰り返し
て配置する主回路部と、前記回路と同一構成の少なくと
もひとつの冗長回路と、を具備し、前記主回路部の不良
回路を前記冗長回路と置換する半導体集積回路において
、前記主回路部の各回路の微細化程度よりも、前記冗長
回路の微細化程度を大きく設定したことを特徴とする。
度を高めつつ、冗長回路の不良発生を回避して歩留りの
向上を図ることを目的とし、複数の同一回路を繰り返し
て配置する主回路部と、前記回路と同一構成の少なくと
もひとつの冗長回路と、を具備し、前記主回路部の不良
回路を前記冗長回路と置換する半導体集積回路において
、前記主回路部の各回路の微細化程度よりも、前記冗長
回路の微細化程度を大きく設定したことを特徴とする。
本発明は、半導体集積回路、特に冗長構成を採用する半
導体集積回路に関する。
導体集積回路に関する。
一般に、半導体集積回路の集積度を高めると動作速度や
高機能化の面で望ましいものの、回路パターンの微細化
に伴って例えばゴミの付着などによる障害が起きやすく
なる。
高機能化の面で望ましいものの、回路パターンの微細化
に伴って例えばゴミの付着などによる障害が起きやすく
なる。
かかる対策から、例えば半導体記憶装置のように同一回
路を繰返して配置するものにあっては、予め上記回路と
同一構成のスペア回路（冗長回路）を組み込んでおき、
この冗長回路で不良発生回路を置換することが行われる
。
路を繰返して配置するものにあっては、予め上記回路と
同一構成のスペア回路（冗長回路）を組み込んでおき、
この冗長回路で不良発生回路を置換することが行われる
。
こうした冗長回路は、特に大容量化した半導体記憶装置
には必須のもので、不良発生の半導体記憶装置を救済し
て歩留り向上に貢献している。
には必須のもので、不良発生の半導体記憶装置を救済し
て歩留り向上に貢献している。
従来の冗長構成とじては、例えば半導体記憶装置のメモ
リセルのように繰返し性の高いものにその実例を見るこ
とができる。
リセルのように繰返し性の高いものにその実例を見るこ
とができる。
すなわち、半導体記憶装置では多数のビット線を配列す
ると共に、このビット線と交差して多数のワード線を配
列し、且つビット線とワード線の各交差点にメモリセル
を接続しているが、これらのビ・ノド線、ワード線およ
びメモリセルは同一の回路パターンを規則正しく並べて
作られているので、これらのビット線、ワード線および
メモリセルと同一パターンの回路を予め冗長回路として
作り込んでおけば、不良回路を置換して歩留りを向りで
きる。
ると共に、このビット線と交差して多数のワード線を配
列し、且つビット線とワード線の各交差点にメモリセル
を接続しているが、これらのビ・ノド線、ワード線およ
びメモリセルは同一の回路パターンを規則正しく並べて
作られているので、これらのビット線、ワード線および
メモリセルと同一パターンの回路を予め冗長回路として
作り込んでおけば、不良回路を置換して歩留りを向りで
きる。
しかしながら、かかる従来の半導体集積回路にあっては
、置換対象回路と冗長回路とに同じ設計ルールを適用し
ていたため、例えば集積密度の向上を意図して回路パタ
ーンを超微細化した場合、冗長回路も同様に超微細化さ
れて同じ割合で不良が発生する結果、置換を行うことが
できず、歩留りを向上できないといった問題点があった
。
、置換対象回路と冗長回路とに同じ設計ルールを適用し
ていたため、例えば集積密度の向上を意図して回路パタ
ーンを超微細化した場合、冗長回路も同様に超微細化さ
れて同じ割合で不良が発生する結果、置換を行うことが
できず、歩留りを向上できないといった問題点があった
。
本発明は、このような問題点に鑑みてなされたもので、
集積密度を高めつつ、冗長回路の不良発生を回避して歩
留りの向上を図ることを目的としている。
集積密度を高めつつ、冗長回路の不良発生を回避して歩
留りの向上を図ることを目的としている。
本発明は、上記目的を達成するために、複数の同一回路
を繰り返して配置する主回路部と、前記回路と同一構成
の少なくともひとつの冗長回路と、を具備し、前記主回
路部の不良回路を前記冗長回路と置換する半導体集積回
路において、前記主回路部の各回路の微細化程度よりも
、前記冗長回路の微細化程度を大きく設定したことを特
徴とする。
を繰り返して配置する主回路部と、前記回路と同一構成
の少なくともひとつの冗長回路と、を具備し、前記主回
路部の不良回路を前記冗長回路と置換する半導体集積回
路において、前記主回路部の各回路の微細化程度よりも
、前記冗長回路の微細化程度を大きく設定したことを特
徴とする。
ここで、微細化程度とは、広義には設計ルールであり、
詳細にはトランジスタのサイズや配線サイズを言う。例
えば半導体記憶装置であれば、メモリセルを構成する各
トランジスタのサイズ、ビット線やワード線のサイズ、
およびビット線やワード線の間隔を指す。
詳細にはトランジスタのサイズや配線サイズを言う。例
えば半導体記憶装置であれば、メモリセルを構成する各
トランジスタのサイズ、ビット線やワード線のサイズ、
およびビット線やワード線の間隔を指す。
本発明では、主回路よりも冗長回路の微細化程度が大き
いので、例えば主回路部と冗長回路の双方に同程度の微
細ゴミが付着した場合でも、冗長回路側の不良発生度合
が低減される。
いので、例えば主回路部と冗長回路の双方に同程度の微
細ゴミが付着した場合でも、冗長回路側の不良発生度合
が低減される。
したがって、冗長置換が支障なく行われ、集積密度を高
めた場合の歩留り向上が図られる。
めた場合の歩留り向上が図られる。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体集積回路の一実施例を
示す図であり、半導体記憶装置に通用した例である。
示す図であり、半導体記憶装置に通用した例である。
第１図において、１０は主回路部としての主メモリセル
アレイ、１１は冗長回路としての冗長メモリセルアレイ
であり、これらの主メモリセルアレイ１０および冗長メ
モリセルアレイ１１は、同一チップ１２の所定位置にレ
イアウトされている。
アレイ、１１は冗長回路としての冗長メモリセルアレイ
であり、これらの主メモリセルアレイ１０および冗長メ
モリセルアレイ１１は、同一チップ１２の所定位置にレ
イアウトされている。
主メモリセルアレイ１０は、各組一対の多数のビット線
ＢＬ、（ｉはビット線番号１．２、・・・・・・であり
同一番号で対を表す）の組を配列すると共に、このビッ
ト線ＢＬ、に交差して同じく各組多数のワード線ＷＬ、
（ｊはワード線番号１．２、・・・・・・）の組を配列
し、これらのピント＆？ＢＬ、とワード線ＷＬ、の各交
差点にメモリセルＭ＋Ｊ（ｉはビット線番号、ｊはワー
ド線番号）を接続して構成している。
ＢＬ、（ｉはビット線番号１．２、・・・・・・であり
同一番号で対を表す）の組を配列すると共に、このビッ
ト線ＢＬ、に交差して同じく各組多数のワード線ＷＬ、
（ｊはワード線番号１．２、・・・・・・）の組を配列
し、これらのピント＆？ＢＬ、とワード線ＷＬ、の各交
差点にメモリセルＭ＋Ｊ（ｉはビット線番号、ｊはワー
ド線番号）を接続して構成している。
ここで、ＬＢは一対のビット線ＢＬｉ 、ＢＬ。
の間隔、ＬＷは隣り合うワード線ＷＬｉ 、ＷＬ。
の間隔である。
代表して示すひとつのメモリセルＭｌ、１ は、負荷抵
抗Ｒａ、Ｒｂ、セルトランジスタＴａ、Ｔｂ、セレクト
トランジスタＴｃ、Ｔｄを備える。ワード線ＷＬｉにワ
ード線選択相補信号を加えると、セレクトトランジスタ
Ｔｃ、Ｔｄが導通して一対のビット線ＢＬ＝ 、ＢＬ、
とセルトランジスタＴａ、’ｌ’ｂが接続され、これに
より、ビット線ＢＬ、、ＢＬ、の電位がセルトランジス
タＴａ、Ｔｂに書き込まれ、あるいは、セルトランジス
タＴａ、Ｔｂの電位がビット線ＢＬｉ 、ＢＬ、に読み
出される。なお、当該半導体記憶装置を読み出し専用と
すると、後者の読み出し動作だけが行われることは言う
までもない。
抗Ｒａ、Ｒｂ、セルトランジスタＴａ、Ｔｂ、セレクト
トランジスタＴｃ、Ｔｄを備える。ワード線ＷＬｉにワ
ード線選択相補信号を加えると、セレクトトランジスタ
Ｔｃ、Ｔｄが導通して一対のビット線ＢＬ＝ 、ＢＬ、
とセルトランジスタＴａ、’ｌ’ｂが接続され、これに
より、ビット線ＢＬ、、ＢＬ、の電位がセルトランジス
タＴａ、Ｔｂに書き込まれ、あるいは、セルトランジス
タＴａ、Ｔｂの電位がビット線ＢＬｉ 、ＢＬ、に読み
出される。なお、当該半導体記憶装置を読み出し専用と
すると、後者の読み出し動作だけが行われることは言う
までもない。
一方、冗長メモリセルアレイ１１は、上記主メモリセル
アレイ１０と同一の構成を有し、ここでは、同一構成部
分に同一符号（但し、ダッシュ（’ ）付）を付して識
別しである。
アレイ１０と同一の構成を有し、ここでは、同一構成部
分に同一符号（但し、ダッシュ（’ ）付）を付して識
別しである。
これらの主および冗長メモリセルアレイの相違点は、■
冗長メモリセルアレイ１１のビット線およびワード線の
本数やメモリセルの数が主メモリセルアレイ１０よりも
少ないこと、■その微細化程度が異なっている点にある
。
冗長メモリセルアレイ１１のビット線およびワード線の
本数やメモリセルの数が主メモリセルアレイ１０よりも
少ないこと、■その微細化程度が異なっている点にある
。
すなわち、■は、主メモリセルアレイ１０に含まれる不
良回路の総数（不良ビット数）を上回る程度の適数であ
り、一般に主メモリセルアレイ１０の総ビット数よりも
はるかに少ない数である。
良回路の総数（不良ビット数）を上回る程度の適数であ
り、一般に主メモリセルアレイ１０の総ビット数よりも
はるかに少ない数である。
■の微細化程度は、広義には設計ルールであり、詳細に
はトランジスタのサイズや配線サイズを言うが、本実施
例の半導体記憶装置であれば、メモリセルを構成する各
トランジスタのサイズ、ビ・ノド線やワード線のサイズ
、およびビット線やワード線の間隔（特に線間隔）を指
す。例えば、冗長メモリセルアレイ１１の一対のビット
線の間隔「ＬＢ’ Ｊおよび隣り合うワード線の間隔ｒ
ＬＷ’ Ｊは、主メモリセルアレ１０のビット線の間隔
ｒＬＢＪおよびワード線の間隔ｒＬＷＪよりも太きく
（ＬＢ＜ＬＢ’ 、ＬＷ＜ＬＷ’ ）設定しである。
はトランジスタのサイズや配線サイズを言うが、本実施
例の半導体記憶装置であれば、メモリセルを構成する各
トランジスタのサイズ、ビ・ノド線やワード線のサイズ
、およびビット線やワード線の間隔（特に線間隔）を指
す。例えば、冗長メモリセルアレイ１１の一対のビット
線の間隔「ＬＢ’ Ｊおよび隣り合うワード線の間隔ｒ
ＬＷ’ Ｊは、主メモリセルアレ１０のビット線の間隔
ｒＬＢＪおよびワード線の間隔ｒＬＷＪよりも太きく
（ＬＢ＜ＬＢ’ 、ＬＷ＜ＬＷ’ ）設定しである。
第２図（ａ） （ｂ）は、主メモリセルアレイ１０と
冗長メモリセルアレイ１１の各ビット線間隔ＬＢ、ＬＢ
’を対比して示す図であり、ここではり、 ＢよりもＬ
Ｂ’ の方を１割以上大きく設定している。
冗長メモリセルアレイ１１の各ビット線間隔ＬＢ、ＬＢ
’を対比して示す図であり、ここではり、 ＢよりもＬ
Ｂ’ の方を１割以上大きく設定している。
第３図（ａ） （ｂ）は、主メモリセルアレイ１０と
冗長メモリセルアレイ１１の要部のパターンレイアウト
図であり、第４図（ａ）または同図（ｂ）に示す回路に
対応するものである。
冗長メモリセルアレイ１１の要部のパターンレイアウト
図であり、第４図（ａ）または同図（ｂ）に示す回路に
対応するものである。
以上述べたように、本実施例によれば、冗長メモリセル
アレイ１１の側が大きくなるように双方のピント線間隔
ＬＢ、ＬＢ”を設定したので、例えば製造中に微細なゴ
ミがチップ１２に付着したような場合、冗長メモリセル
アレイ１１側の不良（例えば線間ショート）の発生度合
を低減でき、主メモリセルアレイ１０の冗長置換を支障
なく行って、製造歩留りを向上することができる。
アレイ１１の側が大きくなるように双方のピント線間隔
ＬＢ、ＬＢ”を設定したので、例えば製造中に微細なゴ
ミがチップ１２に付着したような場合、冗長メモリセル
アレイ１１側の不良（例えば線間ショート）の発生度合
を低減でき、主メモリセルアレイ１０の冗長置換を支障
なく行って、製造歩留りを向上することができる。
かかる効果は、主メモリセルアレイ１０の微細化程度を
小さくした場合、すなわち集積密度を高めた場合に特に
有効である。これは、主メモリセルアレイ１０の微細化
程度に比べて冗長メモリセルアレイ１１の微細化程度の
方が大きいと、主メモリセルアレイ１０にとっては致命
的な障害となる程度の微小ゴミでも、冗長メモリセルア
レイ１１にとっては全く障害とならないか、または、な
ったとしてもその影響を微細化程度の差に応じて相対的
に小さくできるからである。
小さくした場合、すなわち集積密度を高めた場合に特に
有効である。これは、主メモリセルアレイ１０の微細化
程度に比べて冗長メモリセルアレイ１１の微細化程度の
方が大きいと、主メモリセルアレイ１０にとっては致命
的な障害となる程度の微小ゴミでも、冗長メモリセルア
レイ１１にとっては全く障害とならないか、または、な
ったとしてもその影響を微細化程度の差に応じて相対的
に小さくできるからである。
なお、上記実施例では、ビット線間隔に差を持たせてい
るが、これに限らず、例えばワード線間隔に差を持たせ
てもよいし、ビット線やワード線の線幅に差を持たせて
もよい。あるいはメモリセルのトランジスタサイズに差
を持たせてもよい。
るが、これに限らず、例えばワード線間隔に差を持たせ
てもよいし、ビット線やワード線の線幅に差を持たせて
もよい。あるいはメモリセルのトランジスタサイズに差
を持たせてもよい。
また、その通用も半導体記憶装置に限定するものではな
く、同一の回路を繰返して配置するものであって、且つ
その回路と同一構成のスペア回路を具備するものであれ
ばよい。
く、同一の回路を繰返して配置するものであって、且つ
その回路と同一構成のスペア回路を具備するものであれ
ばよい。
本発明によれば、主回路とこの主回路を置換する冗長回
路の微細化程度に差を持たせたので、集積密度を高めつ
つ、冗長回路の不良発生を回避して歩留りの向上を図る
ことができる。
路の微細化程度に差を持たせたので、集積密度を高めつ
つ、冗長回路の不良発生を回避して歩留りの向上を図る
ことができる。
第１〜４図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図はそのレイアウト図、 第２図（ａ） （ｂ）はその主メモリセルアレイと冗
長メモリセルアレイのそれぞれのビット線間隔を対比し
て示す図、 第３図（ａ） （ｂ）はその主メモリセルアレイと冗
長メモリセルアレイの要部レイアウトをそれぞれ示す図
、 第４図（ａ）（ｂ）はその要部レイアウトに対応する部
分の回路図である。 １０・・・・・・主メモリセルアレイ （主回路部）、
１１−・・・・・冗長メモリセルアレイ （冗長回路）
。 一実施例の主メモリセルアレイと冗長メモリセルアレイ
のそれぞれのビット線間隔を対比して示す図ＢＬ ＢＬ （ｂ） 一実施例の要部レイアウトに対応する部分の回路図節 図
示す図であり、 第１図はそのレイアウト図、 第２図（ａ） （ｂ）はその主メモリセルアレイと冗
長メモリセルアレイのそれぞれのビット線間隔を対比し
て示す図、 第３図（ａ） （ｂ）はその主メモリセルアレイと冗
長メモリセルアレイの要部レイアウトをそれぞれ示す図
、 第４図（ａ）（ｂ）はその要部レイアウトに対応する部
分の回路図である。 １０・・・・・・主メモリセルアレイ （主回路部）、
１１−・・・・・冗長メモリセルアレイ （冗長回路）
。 一実施例の主メモリセルアレイと冗長メモリセルアレイ
のそれぞれのビット線間隔を対比して示す図ＢＬ ＢＬ （ｂ） 一実施例の要部レイアウトに対応する部分の回路図節 図
Claims (1)
- 【特許請求の範囲】 複数の同一回路を繰り返して配置する主回路部と、 前記回路と同一構成の少なくともひとつの冗長回路と、
を具備し、 前記主回路部の不良回路を前記冗長回路と置換する半導
体集積回路において、 前記主回路部の各回路の微細化程度よりも、前記冗長回
路の微細化程度を大きく設定したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181809A JP2774361B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181809A JP2774361B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0467669A true JPH0467669A (ja) | 1992-03-03 |
| JP2774361B2 JP2774361B2 (ja) | 1998-07-09 |
Family
ID=16107219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181809A Expired - Fee Related JP2774361B2 (ja) | 1990-07-09 | 1990-07-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2774361B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036033A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6291847B1 (en) | 1997-09-24 | 2001-09-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| JP2007027178A (ja) * | 2005-07-12 | 2007-02-01 | Sony Corp | 半導体集積回路とその製造方法 |
| JP2007048952A (ja) * | 2005-08-10 | 2007-02-22 | Sony Corp | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119962A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01213900A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 冗長回路付半導体記憶装置 |
| JPH02125660A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体記憶装置 |
-
1990
- 1990-07-09 JP JP2181809A patent/JP2774361B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119962A (ja) * | 1985-11-19 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01213900A (ja) * | 1988-02-22 | 1989-08-28 | Nec Corp | 冗長回路付半導体記憶装置 |
| JPH02125660A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291847B1 (en) | 1997-09-24 | 2001-09-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6573546B2 (en) | 1997-09-24 | 2003-06-03 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| JP2001036033A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2007027178A (ja) * | 2005-07-12 | 2007-02-01 | Sony Corp | 半導体集積回路とその製造方法 |
| JP2007048952A (ja) * | 2005-08-10 | 2007-02-22 | Sony Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2774361B2 (ja) | 1998-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |