JPH0158662B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、欠陥を許容する集積回路の冗長構成
方式に関し、とくに同一機能を有する回路ブロツ
クと該回路ブロツクを複数個含む回路ブロツクと
を階層化してなる集積回路の冗長構成方式に関す
る。

技術の背景 集積回路は、シリコン単結晶等の基板に導体パ
ターン形成や絶縁層形成等の工程を介してトラン
ジスタや配線からなる所定の規模の回路を作りつ
け、この回路を単位として基板を切断したチツプ
として製造される。通常、これらの工程は極めて
清浄な環境のもとで行われるが、全工程を通して
基板全面にわたつて回路が欠陥となることを防止
できないため、無欠陥のチツプを選別して使用に
供せられる。

今日、集積回路は１個のチツプ内により多くの
機能を組み込む大規模化の途をたどりつつある
が、その背景には回路を集積化することによつて
機能当りの生産性が向上することと、外部接続点
数が減少するため装置の小形化と高信頼化をはか
り得ることがねらいとなつている。

ところで、集積回路の大規模化をはかるには、
トランジスタや配線のパターン寸法を微細化する
方法とチツプ面積を拡大する方法とがある。この
うち、パターン寸法を微細化するにあたつては、
トランジスタの構造上の問題を解決し製造機器の
精度を向上させることが必要なため、現状の技術
レベルを超えてパターン寸法を微細にすることは
できない。また、こうした技術レベルの進歩に伴
い従来よりもパターン寸法の微細化を施した集積
回路を製造するにあたつては、従来無視できた塵
埃や欠陥が回路の欠陥をひき起すため、妥当なチ
ツプの製造歩留りを得るに至るには技術の習熟と
製造環境の整備を必要としてきた。一方、チツプ
面積についてもパターン寸法の微細化と同様に技
術レベルの進歩に伴つて徐々に大面積化の傾向を
たどりつつある。しかし、不用意に大面積化を行
うと必然的に回路が欠陥となる確率が大となる。
したがつて、一般には製造歩留りを考慮して妥当
なチツプ面積が決定され、積極的に大規模化に適
用するのは特殊な場合に限られてきた。

こうした問題を解決して、大規模集積回路を容
易にかつ高歩留りで製造するには、回路が欠陥で
ある場合でも正常な機能を可能にする欠陥救済技
術が必要となる。

従来技術と問題点 欠陥救済の従来技術としては、メモリ集積回路
においてセルアレイを基本部分と冗長部分とに分
け、基本部分に欠陥を含む場合には冗長部分へ切
替えて使用する冗長構成が既知である。第１図
は、従来の冗長構成を示す概念図である。第１図
中、１Ｓ，１Ｒは第１階層の回路ブロツク、２は
第２階層の回路ブロツクである。第１図に示す従
来の冗長構成は、同一機能を有する複数個の第１
階層の回路ブロツクのうち一部をＳで示す基本ブ
ロツク１Ｓ、残りをＲで示す冗長ブロツク１Ｒと
する冗長化を実施し、基本ブロツク１Ｓが欠陥で
ある場合にはこの基本ブロツク１Ｓを冗長ブロツ
ク１Ｒへ切替える操作を実施することにより、基
本ブロツク１Ｓの個数に等しい無欠陥の基本ブロ
ツク１Ｓもしくは冗長ブロツク１Ｒをもつて第２
階層の回路ブロツクの所定の正常な機能を可能に
する。

第１図では基本ブロツク１Ｓが４個で冗長ブロ
ツク１Ｒが１個の場合を示したが、これらの個数
は任意であり、一般に基本ブロツク１Ｓがｋ個で
冗長ブロツク１Ｒが（ｎ−ｋ）個の場合にはｋ
out of ｎ冗長構成と呼ばれる。また、特に基本
ブロツク１Ｓの個数と冗長ブロツク１Ｒの個数を
等しくし、個々の基本ブロツク１Ｓに対応する冗
長ブロツク１Ｒへ切替える操作を実施する場合は
２重化構成と呼ばれる。以上説明した第１図の従
来の冗長構成をメモリ集積回路に適用した場合に
は、第１階層の回路ブロツク１Ｓ，１Ｒはセルア
レイを例えばビツト線を単位として区別したブロ
ツク、第２階層の回路ブロツク２はセルアレイと
周辺回路からなる集積回路全体に相当する。

次に、第２図もまた従来の冗長構成を示す概念
図である。第２図で１ａおよび１ｂは同一回路に
対して区分の仕方を変えた２種類の第１階層の回
路ブロツクでＳ，Ｒは第１図と同様基本ブロツ
ク、冗長ブロツクである。２は第２階層の回路ブ
ロツクである。第２図の従来の冗長構成は、第１
図の従来の冗長構成の変形であり、２種類の第１
階層の回路ブロツク１ａおよび１ｂのそれぞれに
おいて一部をＳで示す基本ブロツク、残りをＲで
示す冗長ブロツクとする冗長化を実施し、第１階
層の基本ブロツク１aSが欠陥である場合には冗
長ブロツク１aRへ切替える操作を実施し、基本
ブロツク１bSが欠陥である場合には冗長ブロツ
ク１bRへ切替える操作を実施することにより、
それぞれ基本ブロツク１aS，１bSの個数に等し
い個数の無欠陥の第１階層の回路ブロツク１ａお
よび１ｂをもつて第２階層の回路ブロツクの所定
の正常な機能を可能にする。以上説明した第２図
の従来の冗長構成をメモリ集積回路に適用した場
合には、２種類の第１階層の回路ブロツク１ａお
よび１ｂはセルアレイを例えばビツト線およびワ
ード線を単位として区分したブロツク、第２階層
の回路ブロツク２はセルアレイと周辺回路からな
る集積回路全体に相当する。

以上説明した第１図および第２図の従来の冗長
構成では、欠陥救済の対象となるのは第２階層の
回路ブロツク内に含まれる冗長化を実施した第１
階層の回路ブロツクである。したがつて、第２階
層の回路ブロツクの所定の正常な機能を可能にす
るには、第１階層の回路ブロツクにおいて欠陥で
ある基本ブロツクが全て無欠陥である冗長ブロツ
クへ切替えられ、かつ第２階層の回路ブロツク内
で第１階層の回路ブロツクを除いた部分が無欠陥
であることが必要である。このうち、冗長化を実
施した第１階層の回路ブロツクについては回路を
細分化して切替単位となる回路規模を小さくし、
かつ基本ブロツクの個数に対して冗長ブロツクの
個数を多くすることによつて欠陥救済効果を高め
ることができる。しかし、このような冗長化を実
施することは、基本ブロツクを冗長ブロツクへ切
替える操作を具体的に実施するための切替回路等
の付加回路量を増加させることになる。しかもこ
れらの付加回路は欠陥救済の対象となる第１階層
の回路ブロツクを除いた第２階層の回路ブロツク
に属するため、逆にこの部分が欠陥となる確率を
増大させることになる。したがつて、これらの従
来の冗長構成の適用目的は、数ミリメートル角の
チツプを対象として冗長化を実施しない場合より
も製造歩留りを改善することにあり、チツプ面積
を拡大して集積回路の大規模化をはかる目的に
は、いかに基本ブロツクの個数に対して冗長ブロ
ツクの個数を増大しても集積回路全体の製造歩留
りを向上し得ない問題があつた。また、これらの
従来の冗長構成は、メモリ集積回路のように、セ
ルアレイに対して周辺回路の回路規模が少なくか
つセルアレイの細分化が可能な集積回路には適用
し得るが、プロセツサ集積回路など任意に回路を
区分することが困難でかつ制御回路など繰り返し
性に乏しい回路を有する集積回路では適用に限界
があつた。

発明の目的 本発明の目的は、従来技術の問題点や限界を除
去し、集積回路内において冗長構成の切替単位を
階層的に設定し、少い冗長度で集積回路のほとん
どの箇所の欠陥を効率良く救済することを特徴と
し、チツプ面積の拡大により大規模化をはかつた
集積回路を歩留り良く製造可能とする高い欠陥救
済能力で、かつ自動的な欠陥救済に適する集積回
路の冗長構成方式を提供するにある。以下本発明
を実施例により詳細に説明する。

発明の実施例 第３図は本発明の一実施例である冗長構成を示
す概念図である。第３図で、１は第１階層の回路
ブロツク、２は第２階層の回路ブロツク、３は第
３階層の回路ブロツクである。本図に示すよう
に、本実施例では同一機能を有する第１階層の回
路ブロツク１を複数個含んで第２階層の回路ブロ
ツク２を構成し、この第２階層の回路ブロツクを
複数個含んで第３階層の回路ブロツク３を構成し
ている。すなわち、本実施例は第１階層の回路ブ
ロツクをもとにして２回の階層化を実施してなる
第３階層の回路ブロツクをもつて集積回路の一部
もしくは全体を構成する場合を示している。次に
本実施例では、第２階層の回路ブロツクの各々に
含まれる第１階層の回路ブロツクのうち一部をＳ
で示す基本ブロツク、残りをＲで示す冗長ブロツ
クとする冗長化を実施し、第３階層の回路ブロツ
クに含まれる第２階層の回路ブロツクのうち一部
をＳで示す基本ブロツク、残りをＲで示す冗長ブ
ロツクとする冗長化を実施している。なお、本実
施例では第２階層の回路ブロツクの各々に含まれ
る第１階層の回路ブロツクが５個で、これらのう
ち４個が基本ブロツク１ｓ、１個が冗長ブロツク
１Ｒの場合で、かつ第３階層の回路ブロツクに含
まれる第２階層の回路ブロツクが５個で、これら
のうち４個が基本ブロツク２Ｓ、１個が冗長ブロ
ツク２Ｒの場合を示している。次に本実施例の冗
長構成では、第２階層の回路ブロツクの各々に含
まれる第１階層の回路ブロツクにおいて基本ブロ
ツクが欠陥であり正常に機能し得ない場合には冗
長ブロツクへ切替える操作を実施する。この操作
において欠陥である基本ブロツクが全て無欠陥で
ある冗長ブロツクへ切替えられ、かつ第２階層の
回路ブロツク内の第１階層の回路ブロツク以外の
部分が無欠陥であれば、この第２階層の回路ブロ
ツクは基本ブロツクと同数の無欠陥の第１階層の
回路ブロツクをもつて正常に機能し得るため無欠
陥と等価になる。そこで本実施例の冗長構成で
は、第３階層の回路ブロツクに含まれる第２階層
の回路ブロツクにおいて、基本ブロツクが欠陥で
あり正常に機能し得ない場合には冗長ブロツクへ
切替える操作を実施する。この操作において欠陥
である基本ブロツクが全て無欠陥もしくは無欠陥
と等価な冗長ブロツクへ切替えられ、かつ第３階
層の回路ブロツク内の第２階層の回路ブロツク以
外の部分が無欠陥であれば、この第３階層の回路
ブロツクは基本ブロツクと同数の無欠陥もしくは
無欠陥と等価な第２階層の回路ブロツクをもつて
所定の正常な機能を可能にする。

以上説明した本実施例の冗長構成では、第１階
層の回路ブロツクに関して切替える操作によつて
第２階層の回路ブロツクの欠陥救済が行われ、か
つ第２階層の回路ブロツクに関して切替える操作
が実施されるため、第３階層の回路ブロツクが欠
陥となる確率を著しく小さくできる。また、第１
階層の回路ブロツクに関して切替える操作を具体
的に実施するための切替回路等の付加回路は欠陥
救済の対象である第２階層の回路ブロツク内に含
めることができるため、これらの回路の欠陥にも
対処することができ高い欠陥救済効果が得られ
る。

以上説明した本実施例の冗長構成において、基
本ブロツクと冗長ブロツクとを切替える操作（以
下切替操作と称する。）の具体的な方法を本発明
の冗長構成を適用した例について説明する。

第４図は、第３図に示した本発明の一実施例で
ある冗長構成を適用した一次元接続マルチプロセ
ツサ集積回路のブロツク構成図である。以下第４
図に従つて集積回路の構成を説明する。第４図で
１は第１階層の回路ブロツクであるプロセツサユ
ニツト、２は第２階層の回路ブロツクであるユニ
ツト群、３は第３階層の回路ブロツクであるモジ
ユールであり本集積回路全体を構成している。こ
こで第１階層および第２階層の回路ブロツクに付
記したＳおよびＲは基本ブロツクおよび冗長ブロ
ツクであることを示している。４はデータバスで
あり、第１階層の回路ブロツクであるプロセツサ
ユニツトを基本的には一次元で接続している。５
はユニツト切替回路、６はユニツト群切替回路で
あり、前者のユニツト切替回路５は第１階層の回
路ブロツクであるプロセツサユニツトに関して、
後者のユニツト群切替回路６は第２階層の回路ブ
ロツクであるユニツト群に関して、後に説明する
欠陥モードに従つてデータバスの接続状態を切替
えることができる。７は切替情報発生回路であ
り、第１階層の回路ブロツクであるプロセツサユ
ニツトから欠陥であるか否かを示すフラグ情報を
得てこれを保持し、このフラグ情報にもとづいて
前記ユニツト切替回路５とユニツト群切替回路６
に付与する切替情報を発生する機能を有してい
る。８はユニツト制御回路であり、第１階層の回
路ブロツクであるプロセツサユニツトの演算動作
および前記フラグ情報を発生する試験動作を制御
する制御情報を発生する機能を有している。なお
ユニツト制御回路８は、たとえば通常のマイクロ
コンピユータ用の順序制御回路が適用される。こ
れらの回路を接続している配線のうち、９はフラ
グ情報線、１０はユニツト切替情報線、１１はユ
ニツト群切替情報、１２はユニツト制御情報線で
ある。また、第４図中の論理シンボル１３および
１４はOR回路と反転回路であり、これらの回路
によつてユニツト群切替情報伝達回路を構成して
いる。以上説明した本集積回路の構成は、第３図
に示した本実施例の冗長構成の概念図とそれぞれ
の階層の回路ブロツク数および冗長化の仕方にお
いて同一である。しかし、第４図では、第２階層
の回路ブロツクであるユニツト群のうち第３図に
おける左端の基本ブロツク２個と右端の冗長ブロ
ツク１個を示し残りは省略している。また、配線
については本発明を説明するにあたつて必要なも
ののみを示し、データバス４やユニツト制御情報
線１２については１本で代表して示している。

次に、本集積回路の切替操作にかかわる回路の
構成の詳細を説明する。

第５図は、第４図の要部の拡大図であり、第４
図における左端から２番目の第２階層の回路ブロ
ツクであるユニツト群の上部付近を示している。
第５図に示すように、ユニツト切替回路５および
ユニツト群切替回路６は、反転回路１４′と双方
向性スイツチ回路１５とで構成されている。この
双方向性スイツチ回路１５は、矢印の配線を情報
の“１”に付勢すると導通状態となり、情報の
“０”に付勢すると遮断状態となる。切替情報発
生回路７は、AND回路１６、レジスタ回路１７、
それにOR回路１３′で構成されている。また、
配線１８は書き込み信号線である。この切替情報
発生回路７は、第２階層の回路ブロツクであるユ
ニツト群において、第１階層の回路ブロツクであ
るプロセツサユニツトの各々において発生するフ
ラグ情報EF０からEF４の保持手段と、これらの
第１階層の回路ブロツクであるプロセツサユニツ
トの切替情報CH０からCH４および第２階層の
回路ブロツクであるユニツト群の切替情報CGの
発生手段を構成している。なお、フラグ情報EF
０からEF４の発生手段は第１階層の回路ブロツ
クであるプロセツサユニツト内に具備している。
以上説明した第２階層の回路ブロツクであるユニ
ツト群の構成は他のユニツト群についても同一で
ある。ただし、第５図中でOR回路１３のみが示
されているユニツト群切替情報伝達回路は、第４
図に示したように左端と右端のユニツト群を除い
て第５図と同一である。

以上の構成をもつて本集積回路を動作させるに
は、電源投入後、データの演算処理を行う通常動
作による運用開始に先行して試験モード時を設
け、以下に説明する手順に従つて切替操作を実施
する。はじめに第１階層の回路ブロツクである
個々のプロセツサユニツトにおいて、ユニツト制
御回路８から付与される制御情報に従つて試験動
作を実施する。この試験動作によつて所定の結果
が得られたか否かを個々の第１階層の回路ブロツ
クであるプロセツサユニツトの演算機能とユニツ
ト制御回路８によるユニツト制御機能等からなる
フラグ情報発生手段により検出し、所定の結果が
得られた場合は無欠陥であると判定してフラグ情
報の“０”を発生し、所定の結果が得られなかつ
た場合は欠陥であると判定してフラグ情報の
“１”を発生する。フラグ情報の“１”が発生し
た欠陥であるプロセツサユニツトでは、データバ
ス４がプロセツサユニツトに内蔵している図示し
ないスイツチ回路（たとえばトライステートバツ
フア回路）により切離される。第２階層の回路ブ
ロツクであるユニツト群の各々においては、ユニ
ツト群内に含まれる第１階層の回路ブロツクであ
るプロセツサユニツト５個に対応したフラグ情報
EF０からEF４がフラグ情報線９を介して切替情
報発生回路７へ伝送される。この切替情報発生回
路７では、書き込み信号線１８に情報の“１”を
付勢することによつてこれらのフラグ情報EF０
からEF４を５個のレジスタ回路１７に書き込み
保持する。これとともに読み出されるフラグ情報
にもとづいて、第１階層の回路ブロツクであるプ
ロセツサユニツトに関するユニツト切替情報CH
０からCH４とこれらのプロセツサユニツトを含
む第２階層の回路ブロツクであるユニツト群に関
するユニツト群切替情報CGを発生する。

次に、第６図を参照してフラグ情報からこれら
の切替情報を発生する仕方を説明する。

第６図は、第４図および第５図に示す集積回路
の第２階層の回路ブロツクであるユニツト群にお
いて、第１階層の回路ブロツクであるプロセツサ
ユニツト５個に関するフラグ情報EF０からEF４
とユニツト切替情報CH０からCH４およびユニ
ツト群切替情報CGとの論理関係の一例を示す図
である。個々のユニツト群にはそれぞれ５個の第
１階層の回路ブロツクであるプロセツサユニツト
が含まれている。したがつて、これらのプロセツ
サユニツトの欠陥状況によつて、フラグ情報EF
０からEF４は第６図に示す32通りの欠陥モード
＃０から＃31までのいずれか一つに該当する値を
とる。ここで、フラグ情報が“１”である場合は
対応するプロセツサユニツトが欠陥であり、“０”
である場合は無欠陥である。なお第６図では、32
通りの欠陥モードのうち代表的な９通りを示し、
残りは省略している。本集積回路では、フラグ情
報EF０からEF３に対応するプロセツサユニツト
が第１階層の回路ブロツクにおける基本ブロツク
であり、フラグ情報EF４に対応する残り１個が
冗長ブロツクである。したがつて、フラグ情報
EF０からEF４の全てが“０”である欠陥モード
＃０と、１個のみが“１”で残りが“０”である
欠陥モード、たとえば＃１，＃２，＃４，＃16な
どの場合には、この第２階層の回路ブロツクであ
るユニツト群は無欠陥であるかもしくは無欠陥と
等価にできる。一方、フラグ情報EF０からEF４
のうち“１”が２個以上である欠陥モード、たと
えば＃３，＃５，＃17，＃31などの場合には、こ
のユニツト群は欠陥となる。そこで、これらの欠
陥モードに対応して切替操作を実施するにあた
り、ユニツト切替情報CH０からCH４は、対応
するフラグ情報EF０からEF４が第６図の下方か
ら最初に“１”となるビツト以下を全て“０”と
し当該ビツト以上は全て“１”とする仕方で発生
する。また、ユニツト群切替情報CGは、フラグ
情報EF０からEF４において“１”が２個以下の
場合には“０”とし、“１”が２個以上の場合に
は“１”とする仕方で発生する。以上説明したユ
ニツト切替情報CH０からCH４とユニツト群切
替情報CGは、それぞれユニツト切替情報線１０
とユニツト群切替情報線１１を介してユニツト切
替回路５とユニツト群切替回路６へ伝送される。
これらの回路では、以下に説明する仕方によりデ
ータバス４を切替えて具体的な切替操作を実施す
る。

第７図は第２階層の回路ブロツクであるユニツ
ト群内および隣接するユニツト群間におけるデー
タバスの接続状態を示す概念図である。なお、第
７図では第６図に示した欠陥モードに対応してユ
ニツト群を配置しており、第４図および第５図に
示した集積回路の実際の構成を示してはいない。
第７図中、（×）を付記した第１階層の回路ブロ
ツクであるプロセツサユニツトは欠陥であること
を示している。第７図に示すように、第１階層の
回路ブロツクの基本ブロツクが全て無欠陥である
欠陥モード＃０と＃16では、これらの基本ブロツ
クによつて第２階層の回路ブロツクが機能し得る
ため切替操作が実施されずデータバスはこれらの
基本ブロツクに接続された状態となる。基本ブロ
ツク中の１個が欠陥である欠陥モード、たとえば
＃１，＃２，＃４等においては、欠陥である基本
ブロツクに替つて冗長ブロツクが使用されるよう
にデータバスの接続を切替えて切替操作が実施さ
れる。一方、欠陥である第１階層の回路ブロツク
が２個以上である欠陥モード、たとえば＃３，
＃５，＃17，＃31等においては第２階層の回路ブ
ロツクが機能し得ないため欠陥となる。そこで全
ての第１階層の回路ブロツクを迂回するようにデ
ータバスの接続を切替えて第２階層の回路ブロツ
クに関する切替操作が実施される。以上説明した
切替操作により、第２階層の回路ブロツクである
ユニツト群のうち欠陥であるユニツト群が１個を
超えない場合には、本集積回路を構成している第
３階層の回路ブロツクであるモジユールは、欠陥
の存在を許容して所定の機能を実行することが可
能となる。なお、本集積回路では第２階層の回路
ブロツクであるユニツト群のうち、基本ブロツク
であるユニツト群の全てが無欠陥もしくは無欠陥
と等価である場合には、冗長ブロツクであるユニ
ツト群は先に説明したユニツト群切替情報伝達回
路によつてデータバスが迂回した状態となり使用
されない。

以上説明した実施例では、２回の階層化を実施
した集積回路を示したが、本発明の冗長構成では
さらに階層化を実施することも可能である。

第８図もまた本発明の他の実施例である冗長構
成を示す概念図である。第８図中、１は第１階層
の回路ブロツク、２は第２階層の回路ブロツク、
３は第３階層の回路ブロツク、１９は第４階層の
回路ブロツクである。第８図に示すように、本実
施例では同一機能を有する第１階層の回路ブロツ
クを複数個含んで第２階層の回路ブロツクを構成
し、この第２階層の回路ブロツクを複数個含んで
第３階層の回路ブロツクを構成し、この第３階層
の回路ブロツクを複数個含んで第４階層の回路ブ
ロツクを構成している。すなわち、本実施例は第
３図に示した前記実施例の冗長構成よりも１回多
い３回の階層化を実施してなる第４階層の回路ブ
ロツクをもつて集積回路の一部または全体を構成
する場合を示している。なお、第８図中、Ｓおよ
びＲを付記して示す冗長化の仕方ならびに欠陥で
ある基本ブロツクを冗長ブロツクへ切替える切替
操作の仕方については第３図に示した前記実施例
と同様である。本実施例の冗長構成の応用例とし
ては、前記の一次元接続マルチプロセツサ集積回
路において、プロセツサユニツト内の主要部分を
３個のビツトスライス形回路で構成し、２個を基
本ブロツク、残り１個を冗長ブロツクとした場合
に相当している。すなわち、第１階層の回路ブロ
ツクをビツトスライス形回路、第２階層の回路ブ
ロツクをプロセツサユニツト、第３階層の回路ブ
ロツクをユニツト群、第４階層の回路ブロツクを
モジユールとすることにより本実施例の冗長構成
を応用している。また本実施例においては、少く
とも第１階層の回路ブロツクであるビツトスライ
ス形回路に対してこれらの回路が欠陥である否か
を示すフラグ情報の発生手段を具備することによ
り、第４図および第５図に示した前記実施例の応
用例と同様の方法で具体的な切替操作を実施する
ことができる。以上説明した本実施例の冗長構成
は、たとえばプロセツサユニツトの回路規模が大
きい場合には第３図に示した前記実施例の冗長構
成よりも欠陥救済効果を向上させることができ、
プロセツサユニツト数を増大してより大規模化を
はかる場合にも有効である。

第９図もまた本発明の他の実施例である冗長構
成を示す概念図である。第９図中、１ａおよび１
ｂは機能が異なる２種類の第１階層の回路ブロツ
ク、２ａおよび２ｂはそれぞれ第１階層の回路ブ
ロツク１ａおよび１ｂを複数個含んでなる２種類
の第２階層の回路ブロツク、３は第３階層の回路
ブロツクである。また第９図中に付記したＳおよ
びＲは基本ブロツクと冗長ブロツクであることを
示している。本実施例の冗長構成は第３図に示し
て前記実施例の冗長構成の変形であり、２種類の
第１階層の回路ブロツク複数個をもつて互いに独
立して第２階層の回路ブロツクを構成し、これら
２種類の第２階層の回路ブロツクそれぞれ複数個
をもつて第３階層の回路ブロツクを構成してい
る。本実施例においても冗長化の仕方および切替
操作の仕方は、第３図に示した前記実施例の場合
と同様に実施できる。本実施例の冗長構成の応用
例としては、第１階層の回路ブロツク１ａと１ｂ
をそれぞれプロセツサユニツトとメモリユニツ
ト、第２階層の回路ブロツク２ａと２ｂをそれぞ
れプロセツサユニツト群とメモリユニツト群とす
ることによりメモリ内蔵形プロセツサ集積回路に
適用できる。なお、第９図に示した本実施例の冗
長構成では、第２階層の回路ブロツク２ａおよび
２ｂは互いに独立しているが一体化した場合も考
えられる。このような場合の応用例としては、第
３図に示した前記実施例の冗長構成の応用例であ
る第４図の一次元接続マルチプロセツサ集積回路
において、例えばユニツト制御回路８を２個設け
一方を基本ブロツクＳ、残りを冗長ブロツクＲと
した場合に相当する。以上説明した本実施例の冗
長構成は、機能が異なる複数種の回路ブロツクか
らなる集積回路の欠陥救済効果を向上することが
できる。

発明の効果 以上説明したように、本発明の集積回路の冗長
構成方式によれば、従来技術ではなし得なかつた
切替操作を実施するための付加回路をも欠陥救済
の対象とすることができ、かつ欠陥の波及範囲に
応じて切替単位となる回路規模を選択できるた
め、少い冗長度で高い欠陥救済効果を得ることが
できる。したがつて、チツプ面積の拡大により大
規模化をはかつた集積回路を歩留り良く生産可能
にする利点が得られる。また、フラグ情報の発生
手段と保持手段、切替情報の発生手段を集積回路
内に具備したことにより自動的な欠陥救済が可能
になり、運用開始後に発生する欠陥についても試
験モード時における切替操作を実施することによ
り対処できる。また、本発明は階層化が可能な集
積回路であれば、論理集積回路およびメモリ集積
回路を問わずいかなる集積回路にも応用できる。

本発明の実施例では２回および３回の階層化を
実施した場合を示したがさらに階層化を実施する
ことも可能であり、冗長化の仕方についても幾多
の変形は可能である。また、本発明の実施例では
フラグ情報の発生手段と保持手段を第１階層の回
路ブロツクに対応して具備する場合を示したが、
さらに上位階層の回路ブロツクに対応して具備す
るなど幾多の変形が可能である。またこれらフラ
グ情報の発生手段と保持手段、切替情報の発生手
段については実施例で説明した以外の方法や他の
回路構成を適用することも可能である。一方、本
発明の実施例では全て自動で切替操作を実施する
場合を示したが、例えばヒユーズ素子によるプロ
グラミングなど外部的な切替操作と併用すること
ももちろん可能である。

【図面の簡単な説明】

第１図および第２図は従来の冗長構成の概念
図、第３図は本発明の一実施例の冗長構成の概念
図、第４図は第３図の冗長構成を応用した一次元
接続マルチプロセツサ集積回路のブロツク構成
図、第５図は第４図の切替操作にかかわる部分の
要部拡大図、第６図はフラグ情報、ユニツト切替
情報およびユニツト群切替情報との論理関係の一
例を示す図、第７図は第４図の集積回路における
具体的な切替操作を示す概念図、第８図および第
９図はそれぞれ第３図とは異なる本発明の他の実
施例の冗長構成の概念図である。 １…第１階層の回路ブロツク、２…第２階層の
回路ブロツク、３…第３階層の回路ブロツク、４
…データバス、５…ユニツト切替回路、６…ユニ
ツト群切替回路、７…切替情報発生回路、８…ユ
ニツト制御回路、９…フラグ情報線、１０…ユニ
ツト切替情報線、１１…ユニツト群切替情報線、
１２…ユニツト制御情報線、１３，１３′…OR
回路、１４，１４′…反転回路、１５…双方向性
スイツチ回路、１６…AND回路、１７…レジス
タ回路、１８…書き込み信号線、１９…第４階層
の回路ブロツク、Ｓ…基本ブロツク、Ｒ…冗長ブ
ロツク。

Claims (1)

1. 【特許請求の範囲】 １ 同一機能を有する回路ブロツクと該回路ブロ
   ツクを複数個含む回路ブロツクとを階層化してな
   る集積回路において、前記同一機能を有する第ｉ
   階層（ｉは任意の正の整数）の回路ブロツクを複
   数個含んで第（ｉ＋１）階層の回路ブロツクを構
   成する階層化を、第１階層の回路ブロツクをもと
   にして（ｎ−１）回（ｎ≧３）実施してなる第ｎ
   階層の回路ブロツクをもつて前記集積回路の一部
   または全体を構成し、前記第１階層から第（ｎ−
   １）階層の回路ブロツクのそれぞれについて前記
   第（ｉ＋１）階層の回路ブロツクのそれぞれに含
   まれる第ｉ階層の回路ブロツクのうち一部を基本
   ブロツク、他の残りを冗長ブロツクとする冗長化
   を実施し、前記第１階層から第（ｎ−１）階層の
   回路ブロツクについて前記第（ｉ＋１）階層の回
   路ブロツクのそれぞれに含まれる第ｉ階層の回路
   ブロツクの基本ブロツクが欠陥でかつ正常に機能
   し得ない場合冗長ブロツクへ切替えることを特徴
   とする集積回路の冗長構成方式。 ２ 前記階層化してなる集積回路の第ｉ階層の回
   路ブロツクのうち少くとも第１階層の回路ブロツ
   クに対応して該回路ブロツクが欠陥であるか否か
   を示すフラグ情報の発生手段と、該フラグ情報の
   保持手段と、該第１階層から第（ｎ−１）階層の
   回路ブロツクのそれぞれに対応して基本ブロツク
   を冗長ブロツクへ切替える切替情報の発生手段と
   を具備し、前記フラグ情報の発生手段によりフラ
   グ情報を発生し、該フラグ情報を前記フラグ情報
   の保持手段に保持し、該フラグ情報の保持手段か
   ら読み出されるフラグ情報にもとづいて前記切替
   情報の発生手段を介して切替情報を発生し、該切
   替情報により基本ブロツクを冗長ブロツクへ切替
   えることを特徴とする特許請求の範囲第１項記載
   の集積回路の冗長構成方式。