JPH0517580B2 - - Google Patents
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- JPH0517580B2 JPH0517580B2 JP63178894A JP17889488A JPH0517580B2 JP H0517580 B2 JPH0517580 B2 JP H0517580B2 JP 63178894 A JP63178894 A JP 63178894A JP 17889488 A JP17889488 A JP 17889488A JP H0517580 B2 JPH0517580 B2 JP H0517580B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- ripple
- terminals
- switching cell
- switching
- Prior art date
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- Expired - Lifetime
Links
- 239000011159 matrix material Substances 0.000 claims description 24
- 210000004027 cell Anatomy 0.000 description 85
- 230000004044 response Effects 0.000 description 8
- 210000004899 c-terminal region Anatomy 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、冗長部品をスペアとして使
用する電子システムに係り、より詳細には、ウエ
ハスケールの集積回路に使用するシステムに係
る。
用する電子システムに係り、より詳細には、ウエ
ハスケールの集積回路に使用するシステムに係
る。
従来の技術
ウエハスケールの集積回路は、単一集積回路の
製造に半導体ウエハの大部分又はその全体を使用
する。従つて、回路に製造欠陥が生じるおそれが
大きくなると共に、回路素子に冗長度をもたせる
必要性が増す。又、この冗長度は、回路を使用状
態に入れた後にダメージを受けた部品を交換する
ために使用される。今日製造されている多数の集
積回路は、行列構成のメモリセル又はアドレスデ
コーダ等に対してスペア部品を含んでいる。
製造に半導体ウエハの大部分又はその全体を使用
する。従つて、回路に製造欠陥が生じるおそれが
大きくなると共に、回路素子に冗長度をもたせる
必要性が増す。又、この冗長度は、回路を使用状
態に入れた後にダメージを受けた部品を交換する
ために使用される。今日製造されている多数の集
積回路は、行列構成のメモリセル又はアドレスデ
コーダ等に対してスペア部品を含んでいる。
発明が解決しようとする課題
典型的に、これらのスペア部品は、回路の一部
分として形成された可溶性リンクを電気的又は光
学的に開くことによつて機能させられる。これら
の可溶性リンクは、製造プロセスを複雑にするだ
けでなく、製造収率を低下させる。更に、これら
の可溶性リンクを切断すると、回路にダメージを
生じさせるだけでなく、回路の表面を汚染物に曝
し、回路の性能を低下させる。
分として形成された可溶性リンクを電気的又は光
学的に開くことによつて機能させられる。これら
の可溶性リンクは、製造プロセスを複雑にするだ
けでなく、製造収率を低下させる。更に、これら
の可溶性リンクを切断すると、回路にダメージを
生じさせるだけでなく、回路の表面を汚染物に曝
し、回路の性能を低下させる。
そこで、可溶性リンクやそれと同様の装置を使
用することなく冗長部品を接続するための技術が
要望されている。本発明は、この要望を満たすも
のである。
用することなく冗長部品を接続するための技術が
要望されている。本発明は、この要望を満たすも
のである。
課題を解決するための手段
本発明は、１組のｎ個の端子を、幾つも使用で
きないより大きな組のｍ個の端子の中から選択さ
れた端子へ自動的に接続する回路に関する。簡単
に且つ一般的に述べると、本発明は、上記ｍ個の
端子のどれを使用するかを登録する手段と、該登
録手段に接続され、上記ｎ個の端子の各々を上記
ｍ個の端子のうちの別々の使用できる端子に接続
するためのスイツチング手段とを具備している。
このスイツチングセル手段は、上記ｎ個の端子の
各々が上記ｍ個の端子のうちの選択された端子の
みに接続されるよう確保する手段と、上記ｍ個の
端子の各々がｎ個の端子の２つ以上に接続されな
いように確保する手段とを備えている。
きないより大きな組のｍ個の端子の中から選択さ
れた端子へ自動的に接続する回路に関する。簡単
に且つ一般的に述べると、本発明は、上記ｍ個の
端子のどれを使用するかを登録する手段と、該登
録手段に接続され、上記ｎ個の端子の各々を上記
ｍ個の端子のうちの別々の使用できる端子に接続
するためのスイツチング手段とを具備している。
このスイツチングセル手段は、上記ｎ個の端子の
各々が上記ｍ個の端子のうちの選択された端子の
みに接続されるよう確保する手段と、上記ｍ個の
端子の各々がｎ個の端子の２つ以上に接続されな
いように確保する手段とを備えている。
より詳細には、上記スイツチング手段は、対角
方向にｎ個のセルができるようにｍ行とそれより
少数の食い違つた列とに配置されたスイツチング
セルの交換マトリクスを備えている。上記ｎ個の
端子の各々がｍ個の端子のうちの１つのみに接続
されるよう確保する上記手段は、ｎ個の端子の
各々を対角方向の組のスイツチング素子に接続す
る手段と、ｍ個の端子の各々を個別の行のスイツ
チングセルに接続する手段と、各スイツチングセ
ル内にあり、ｎ個の端子の１つとｍ個の端子の１
つとの接続が確立されるのに応答して、同じ対角
方向の組の他のセルに伝播される対角方向リプル
信号を発生するための手段と、各スイツチングセ
ル内にあり、対角方向リプル信号の検出に応答し
て、そのセル内に接続が確立されるのを防止する
手段とを備えている。
方向にｎ個のセルができるようにｍ行とそれより
少数の食い違つた列とに配置されたスイツチング
セルの交換マトリクスを備えている。上記ｎ個の
端子の各々がｍ個の端子のうちの１つのみに接続
されるよう確保する上記手段は、ｎ個の端子の
各々を対角方向の組のスイツチング素子に接続す
る手段と、ｍ個の端子の各々を個別の行のスイツ
チングセルに接続する手段と、各スイツチングセ
ル内にあり、ｎ個の端子の１つとｍ個の端子の１
つとの接続が確立されるのに応答して、同じ対角
方向の組の他のセルに伝播される対角方向リプル
信号を発生するための手段と、各スイツチングセ
ル内にあり、対角方向リプル信号の検出に応答し
て、そのセル内に接続が確立されるのを防止する
手段とを備えている。
上記ｍ個の端子の各々がｎ個の端子のうちの２
つ以上に接続されないように確保する上記手段
は、ｎ個の端子の各々を対角方向の組のスイツチ
ング素子に接続する手段と、ｍ個の端子の各々を
個別の行のスイツチングセルに接続する手段と、
各スイツチングセル内にあつて、ｎ個の端子の１
つとｍ個の端子の１つの接続が確立されるのに応
答して、同じ行及び手前の列の他のセルに伝播さ
れる水平方向のリプル信号を発生するための手段
と、各スイツチングセル内にあつて、水平方向の
リプル信号の検出に応答して、そのセル内に接続
が確立されるのを防止する手段と備えている。
つ以上に接続されないように確保する上記手段
は、ｎ個の端子の各々を対角方向の組のスイツチ
ング素子に接続する手段と、ｍ個の端子の各々を
個別の行のスイツチングセルに接続する手段と、
各スイツチングセル内にあつて、ｎ個の端子の１
つとｍ個の端子の１つの接続が確立されるのに応
答して、同じ行及び手前の列の他のセルに伝播さ
れる水平方向のリプル信号を発生するための手段
と、各スイツチングセル内にあつて、水平方向の
リプル信号の検出に応答して、そのセル内に接続
が確立されるのを防止する手段と備えている。
本発明のここに示す実施例においては、ｍ個の
端子のどれを使用するかを登録する上記手段は、
１組のｍ個のフリツプ−フロツプを備え、その
各々は１つの行のスイツチングセルに接続され
る。
端子のどれを使用するかを登録する上記手段は、
１組のｍ個のフリツプ−フロツプを備え、その
各々は１つの行のスイツチングセルに接続され
る。
以下で詳細に述べるように、上記スイツチング
セルの各々は、上記ｎ個の端子の１つに接続され
た第１端子であつて、ｎ個の端子の各々が対角方
向の別の組のセルの第１端子に接続されるように
なつた第１端子と、上記ｍ個の端子の１つに接続
された第２端子であつて、ｍ個の端子の各々が別
の行のセルの第２端子に接続されるようになつた
第２端子と、上記第１端子と第２端子を接続する
ことのできるスイツチングセルと、ｍ個の端子の
どれを使用するかを登録する上記手段に接続され
た状態端子であつて、いずれかの行の各セルにｍ
個の端子の１つの使用状態が与えられるようにな
つた状態端子とを備えている。又、上記セルは、
対角方向の組に関連したｎ端子がｍ端子に接続さ
れたことを指示する禁止信号を出力するための対
角方向出力端子と、ｎ端子が他のｍ端子に更に接
続されるのを禁止するために別のセルの対角方向
出力端子から禁止信号を受け取る対角方向入力端
子と、或る行のセルに関連したｍ端子がｎ入力に
接続されたかどうかを指示する禁止信号を出力す
るための水平出力端子と、ｍ端子と他のｎ端子と
のそれ以上の接続を禁止するために同じ行の別の
セルの水平出力端子から禁止信号を受け取る水平
入力端子とを備えている。
セルの各々は、上記ｎ個の端子の１つに接続され
た第１端子であつて、ｎ個の端子の各々が対角方
向の別の組のセルの第１端子に接続されるように
なつた第１端子と、上記ｍ個の端子の１つに接続
された第２端子であつて、ｍ個の端子の各々が別
の行のセルの第２端子に接続されるようになつた
第２端子と、上記第１端子と第２端子を接続する
ことのできるスイツチングセルと、ｍ個の端子の
どれを使用するかを登録する上記手段に接続され
た状態端子であつて、いずれかの行の各セルにｍ
個の端子の１つの使用状態が与えられるようにな
つた状態端子とを備えている。又、上記セルは、
対角方向の組に関連したｎ端子がｍ端子に接続さ
れたことを指示する禁止信号を出力するための対
角方向出力端子と、ｎ端子が他のｍ端子に更に接
続されるのを禁止するために別のセルの対角方向
出力端子から禁止信号を受け取る対角方向入力端
子と、或る行のセルに関連したｍ端子がｎ入力に
接続されたかどうかを指示する禁止信号を出力す
るための水平出力端子と、ｍ端子と他のｎ端子と
のそれ以上の接続を禁止するために同じ行の別の
セルの水平出力端子から禁止信号を受け取る水平
入力端子とを備えている。
更に、最も重要なことに、各スイツチングセル
は、スイツチを制御すると共に、状態端子、対角
方向及び水平方向の入力端子に加えられた入力信
号に応答して、対角方向及び水平方向の出力端子
に出力信号を発生する論理手段を備えている。こ
の論理手段は、ｍ端子が使用できることを指示す
る信号が状態端子に存在し且つ対角及び水平方向
の入力端子に送られる禁止信号が不存在であるの
に応答してスイツチをオンにする手段と、対角方
向の入力端子に受け取られる禁止信号又はスイツ
チのオン切り換えに応答して対角方向の出力端子
に禁止信号を発生する手段と、水平方向の入力端
子に受け取られる禁止信号又はスイツチのオン切
り換えに応答して水平方向の出力端子に禁止信号
を発生する手段とを備えている。
は、スイツチを制御すると共に、状態端子、対角
方向及び水平方向の入力端子に加えられた入力信
号に応答して、対角方向及び水平方向の出力端子
に出力信号を発生する論理手段を備えている。こ
の論理手段は、ｍ端子が使用できることを指示す
る信号が状態端子に存在し且つ対角及び水平方向
の入力端子に送られる禁止信号が不存在であるの
に応答してスイツチをオンにする手段と、対角方
向の入力端子に受け取られる禁止信号又はスイツ
チのオン切り換えに応答して対角方向の出力端子
に禁止信号を発生する手段と、水平方向の入力端
子に受け取られる禁止信号又はスイツチのオン切
り換えに応答して水平方向の出力端子に禁止信号
を発生する手段とを備えている。
本発明のより特定の用途において、回路は、更
に、第１及び第２の端を各々有する複数のｍ本の
ラインを備え、第１の端は上記組のｍ個の端子に
接続されそして第２の端は第２組のｍ個の端子に
接続される。更に、上記の第１のスイツチング手
段と同一第２のスイツチング手段と、第２組のｎ
個の端子も含まれている。上記２つのスイツチン
グ手段は、上記ｍ本のラインのうちの選択された
使用可能なラインを経て上記２組のｎ個の端子の
うちの対応する端子を接続する。
に、第１及び第２の端を各々有する複数のｍ本の
ラインを備え、第１の端は上記組のｍ個の端子に
接続されそして第２の端は第２組のｍ個の端子に
接続される。更に、上記の第１のスイツチング手
段と同一第２のスイツチング手段と、第２組のｎ
個の端子も含まれている。上記２つのスイツチン
グ手段は、上記ｍ本のラインのうちの選択された
使用可能なラインを経て上記２組のｎ個の端子の
うちの対応する端子を接続する。
本発明の好ましい実施例では、上記回路がウエ
ハスケールの集積回路の一部分である。
ハスケールの集積回路の一部分である。
以上の要約から、本発明は、冗長度回路、特
に、ウエハスケールの集積回路に用いたときに、
著しい進歩をもたらすことが明らかであろう。よ
り詳細には、本発明は、１組の端子を、他の回路
の１組の導線（その幾つか使用することはできな
い）を通して別の回路モジユールの別の対応する
組に接続する新規な技術を提供する。本発明の他
の特徴及び効果は、添付図面を参照した以下の詳
細な説明より明らかとなろう。
に、ウエハスケールの集積回路に用いたときに、
著しい進歩をもたらすことが明らかであろう。よ
り詳細には、本発明は、１組の端子を、他の回路
の１組の導線（その幾つか使用することはできな
い）を通して別の回路モジユールの別の対応する
組に接続する新規な技術を提供する。本発明の他
の特徴及び効果は、添付図面を参照した以下の詳
細な説明より明らかとなろう。
実施例
説明のための添付図面に示されたように、本発
明は、欠陥のない部品のみを使用するように集積
回路を自動的に構成又は再構成する技術に関す
る。これまで、この目的のために可溶性リンクが
使用されているが、それ自体が回路に損傷を及ぼ
すという固有の欠陥を伴う。
明は、欠陥のない部品のみを使用するように集積
回路を自動的に構成又は再構成する技術に関す
る。これまで、この目的のために可溶性リンクが
使用されているが、それ自体が回路に損傷を及ぼ
すという固有の欠陥を伴う。
本発明によれば、少なくとも１つの集積回路が
自動的なスイツチング手段を含むように構成さ
れ、該スイツチング手段は、冗長部品を含む一群
の同じ部品に関する状態情報が供給され、これら
部品のうちの使用可能な部品のみを経て適当な接
続を確立する。本発明は、多数の接続線（そのう
ちの何本かは冗長スペアである）に関して一例と
して説明する。本発明は、欠陥のない接続線のみ
を用いて２つの回路モジユール間に接続を確立す
るように機能する。
自動的なスイツチング手段を含むように構成さ
れ、該スイツチング手段は、冗長部品を含む一群
の同じ部品に関する状態情報が供給され、これら
部品のうちの使用可能な部品のみを経て適当な接
続を確立する。本発明は、多数の接続線（そのう
ちの何本かは冗長スペアである）に関して一例と
して説明する。本発明は、欠陥のない接続線のみ
を用いて２つの回路モジユール間に接続を確立す
るように機能する。
第１図に示すように、参照番号１０で示された
集積回路は、端子Ａ１，Ａ２，Ａ３及びＡ４を有
する回路AAと、端子Ｂ１，Ｂ２，Ｂ３及びＢ４
を有する回路BBと、上記端子Ａ１−Ａ４を端子
Ｂ１−Ｂ４に接続するように働く多数の接続線Ｌ
１−Ｌ６とを備えている。ここに示す例では、回
路AAとBBとの間に４つの相互接続をなすため
に６本の接続線が示されている。説明が進むにつ
れて、本発明が接続線の選択機能に限定されるも
のではなく、そして冗長部品が能動的な回路部品
であつてもよいし受動的な回路部品であつてもよ
いことが理解されるであろう。
集積回路は、端子Ａ１，Ａ２，Ａ３及びＡ４を有
する回路AAと、端子Ｂ１，Ｂ２，Ｂ３及びＢ４
を有する回路BBと、上記端子Ａ１−Ａ４を端子
Ｂ１−Ｂ４に接続するように働く多数の接続線Ｌ
１−Ｌ６とを備えている。ここに示す例では、回
路AAとBBとの間に４つの相互接続をなすため
に６本の接続線が示されている。説明が進むにつ
れて、本発明が接続線の選択機能に限定されるも
のではなく、そして冗長部品が能動的な回路部品
であつてもよいし受動的な回路部品であつてもよ
いことが理解されるであろう。
一群のラインＬ１−Ｌ６からの接続線の選択
は、第１図においては、交換マトリクス１及２に
よつて行なわれる。交換マトリクス１は、回路
AAの端子Ａ１−Ａ４と、Ｘ１−Ｘ６で示された
ラインＬ１−Ｌ６の各々の一端との間に接続され
る。交換マトリクス２は、Ｙ１−Ｙ６で示された
接続線の反対端と、回路BBの端子Ｂ１−Ｂ４と
の間に接続される。各マトリクス１及び２は、外
部端子１２に接続されたデータ端子Ｄと、外部端
子１４に接続されたクロツク端子CLKと、別の
外部端子１６に接続されたリセツト端子Ｒとを有
している。交換マトリクス１は、データ端子１２
を経てラインＬ１−Ｌ６に関する状態情報を受け
取り、端子Ａ１−Ａ４と６本の接続線Ｌ１−Ｌ６
のうちの４本との間の接続を自動的に確立する。
交換マトリクス２は、同様の機能を実行して端子
Ｂ１−Ｂ４との接続を確立する。交換マトリクス
１の機能及び構造について以下に詳細に説明する
が、この説明が交換マトリクス２にも等しく適用
されることを理解されたい。
は、第１図においては、交換マトリクス１及２に
よつて行なわれる。交換マトリクス１は、回路
AAの端子Ａ１−Ａ４と、Ｘ１−Ｘ６で示された
ラインＬ１−Ｌ６の各々の一端との間に接続され
る。交換マトリクス２は、Ｙ１−Ｙ６で示された
接続線の反対端と、回路BBの端子Ｂ１−Ｂ４と
の間に接続される。各マトリクス１及び２は、外
部端子１２に接続されたデータ端子Ｄと、外部端
子１４に接続されたクロツク端子CLKと、別の
外部端子１６に接続されたリセツト端子Ｒとを有
している。交換マトリクス１は、データ端子１２
を経てラインＬ１−Ｌ６に関する状態情報を受け
取り、端子Ａ１−Ａ４と６本の接続線Ｌ１−Ｌ６
のうちの４本との間の接続を自動的に確立する。
交換マトリクス２は、同様の機能を実行して端子
Ｂ１−Ｂ４との接続を確立する。交換マトリクス
１の機能及び構造について以下に詳細に説明する
が、この説明が交換マトリクス２にも等しく適用
されることを理解されたい。
交換マトリクス１は、第２図に示すように、単
一の列に配置された６個のフリツプ−フロツプ
FF１，FF２，FF３，FF４，FF５及びFF６と、
記号EM１１，EM２１、等々で示された12個の
スイツチングセルのアレイとを備えている。各セ
ルの一般的な呼称は、行番号をｒとしそして列番
号をｃとすれば、EMrcである。第１の行にはフ
リツピ−フロツプFF１に隣接した１つのセル
EM１１しかなく、そして第２の行には２つのセ
ルEM２１及びEM２２がある。第３及び第４の
行には、各々、３つのセルEM３１，EM３２，
EM３３及びEM４１，EM４２，EM４３があ
る。第５の行は、第２及び第３列の位置に２つの
セルEM５２，EM５３を含んでおり、そして第
６の行は、第３列の位置に１つのセルEM６３を
含むだけである。
一の列に配置された６個のフリツプ−フロツプ
FF１，FF２，FF３，FF４，FF５及びFF６と、
記号EM１１，EM２１、等々で示された12個の
スイツチングセルのアレイとを備えている。各セ
ルの一般的な呼称は、行番号をｒとしそして列番
号をｃとすれば、EMrcである。第１の行にはフ
リツピ−フロツプFF１に隣接した１つのセル
EM１１しかなく、そして第２の行には２つのセ
ルEM２１及びEM２２がある。第３及び第４の
行には、各々、３つのセルEM３１，EM３２，
EM３３及びEM４１，EM４２，EM４３があ
る。第５の行は、第２及び第３列の位置に２つの
セルEM５２，EM５３を含んでおり、そして第
６の行は、第３列の位置に１つのセルEM６３を
含むだけである。
データ端子１２、クロツク端子１４及びリセツ
ト端子１６は、６本の接続線Ｌ１−Ｌ６のための
状態レジスタとして働くフリツプ−フロツプFF
１−FF６のデ−タ、クロツク及びリセツト端子
に接続されている。各線は電気的にテストされ
（図示されない回路によつて）そしてその状態は
使用可能又は使用不能として決定される。使用可
能な線は、それに対応するフリツプ−フロツプに
記憶された論理「１」によつて指示される。
ト端子１６は、６本の接続線Ｌ１−Ｌ６のための
状態レジスタとして働くフリツプ−フロツプFF
１−FF６のデ−タ、クロツク及びリセツト端子
に接続されている。各線は電気的にテストされ
（図示されない回路によつて）そしてその状態は
使用可能又は使用不能として決定される。使用可
能な線は、それに対応するフリツプ−フロツプに
記憶された論理「１」によつて指示される。
回路１０の動作の始めに、リセツト信号がリセ
ツト端子１６に送られ、フリツプ−フロツプFF
１−FF６を論理「０」出力にリセツトする。そ
の後、状態データがデータ入力端子１２に直列に
送られ、クロツク端子１４に送られた信号により
タイミングをとられてフリツプ−フロツプFF１
−FF６に送り込まれる。Ｑ出力端子１８，２０，
２２，２４，２６，２８によつて指示されたフリ
ツプ−フロツプFF１−FF６の状態に基づいて、
セルEMrcの各々は、端子Ａ１−Ａ４の１つをラ
インＬ１−Ｌ６の端部端子Ｘ１−Ｘ６の１つに選
択的に接続することができる。
ツト端子１６に送られ、フリツプ−フロツプFF
１−FF６を論理「０」出力にリセツトする。そ
の後、状態データがデータ入力端子１２に直列に
送られ、クロツク端子１４に送られた信号により
タイミングをとられてフリツプ−フロツプFF１
−FF６に送り込まれる。Ｑ出力端子１８，２０，
２２，２４，２６，２８によつて指示されたフリ
ツプ−フロツプFF１−FF６の状態に基づいて、
セルEMrcの各々は、端子Ａ１−Ａ４の１つをラ
インＬ１−Ｌ６の端部端子Ｘ１−Ｘ６の１つに選
択的に接続することができる。
セルEMrcの各々は同様に構成され、第３図に
詳細に示されている。特に、各セルは、入力／出
力端子AA及びXXと、入力端子Ｃと、リプル入
力対角（RID）端子と、リプル入力水平（RIH）
端子と、リプル出力水平（ROH）端子と、リプ
ル出力対角（ROD）端子とを備えている。又、
セルは、第１及び第２のインバータ回路Ｉ１及び
Ｉ２と、３入力アンドゲートＧ１と、２つの２入
力オアゲートＧ２及びＧ３と、両方向スイツチ
BS１とを備えている。これらの部品は以下で詳
細に述べる。
詳細に示されている。特に、各セルは、入力／出
力端子AA及びXXと、入力端子Ｃと、リプル入
力対角（RID）端子と、リプル入力水平（RIH）
端子と、リプル出力水平（ROH）端子と、リプ
ル出力対角（ROD）端子とを備えている。又、
セルは、第１及び第２のインバータ回路Ｉ１及び
Ｉ２と、３入力アンドゲートＧ１と、２つの２入
力オアゲートＧ２及びＧ３と、両方向スイツチ
BS１とを備えている。これらの部品は以下で詳
細に述べる。
入力端子RIHは、オアゲートＧ２の入力とし
て接続されると共に、インバータＩ１にも接続さ
れ、該インバータノの出力１００は、アンドゲー
トＧ１の入力に接続される。同様に、入力端子
RIDは、オアゲートＧ３の入力に接続されると共
に、インバータＩ２の入力にも接続され、その出
力１０２は、アンドゲートＧ１の入力に接続され
る。アンドゲートＧ１の第３入力は、Ｃ入力端子
から導出される。１０４で示されたアンドゲート
Ｇ１の出力は、スイツチBS１の制御端子に接続
されると共に、オアゲートＧ２及びＧ３の各入力
にも接続される。オアゲートＧ２の出力は、
ROH出力端子に接続され、そしてオアゲートＧ
３の出力は、ROD出力端子に接続される。更に、
スイツチBS１の他の２つの端子は、各々、AA
及びXX端子に接続されている。
て接続されると共に、インバータＩ１にも接続さ
れ、該インバータノの出力１００は、アンドゲー
トＧ１の入力に接続される。同様に、入力端子
RIDは、オアゲートＧ３の入力に接続されると共
に、インバータＩ２の入力にも接続され、その出
力１０２は、アンドゲートＧ１の入力に接続され
る。アンドゲートＧ１の第３入力は、Ｃ入力端子
から導出される。１０４で示されたアンドゲート
Ｇ１の出力は、スイツチBS１の制御端子に接続
されると共に、オアゲートＧ２及びＧ３の各入力
にも接続される。オアゲートＧ２の出力は、
ROH出力端子に接続され、そしてオアゲートＧ
３の出力は、ROD出力端子に接続される。更に、
スイツチBS１の他の２つの端子は、各々、AA
及びXX端子に接続されている。
第３図から明らかなように、アンドゲートＧ１
の出力１０４には、そのＣ入力に「１」が現われ
そしてRIH及びRID入力に「０」が現われた場合
だけ論理「１」が生じる。この状態では、スイツ
チBS１が閉じ、端子AAとXXが互いに接続され
る。又、この同じ状態において、ROH及びROD
端子に「１」出力が発生される。オアゲートＧ２
は、RIH入力端子に「１」が現われた場合に
ROH出力端子に「１」が現われるよう確保する。
同様に、オアゲートＧ３は、RID入力端子に
「１」が現われた場合にROD出力端子に「１」が
現れるよう確保する。このように各セルがいかに
動作するかを理解すれば、第２図に示した交換マ
トリクスがいかに機能して端子Ａ１−Ａ４を線Ｌ
１−Ｌ６のうちの使用可能な線に接続するかが容
易に明らかとなろう。
の出力１０４には、そのＣ入力に「１」が現われ
そしてRIH及びRID入力に「０」が現われた場合
だけ論理「１」が生じる。この状態では、スイツ
チBS１が閉じ、端子AAとXXが互いに接続され
る。又、この同じ状態において、ROH及びROD
端子に「１」出力が発生される。オアゲートＧ２
は、RIH入力端子に「１」が現われた場合に
ROH出力端子に「１」が現われるよう確保する。
同様に、オアゲートＧ３は、RID入力端子に
「１」が現われた場合にROD出力端子に「１」が
現れるよう確保する。このように各セルがいかに
動作するかを理解すれば、第２図に示した交換マ
トリクスがいかに機能して端子Ａ１−Ａ４を線Ｌ
１−Ｌ６のうちの使用可能な線に接続するかが容
易に明らかとなろう。
第２図の交換マトリクスのセルは、次のように
接続される。先ず、水平リプル入力及び出力はマ
トリクスの水平の行に沿つて接続される。各セル
は、その行のすぐ右のセルのROH出力端子から
RIH入力を引き出す。各行の最も右側のセルは、
基準電圧VREFから論理「０」状態を表わすRIH
入力を引き出す。各行の最も左側のセルは、、そ
のROH出力端子が開路となつている。水平リプ
ル信号は、参照番号３２，３４，３６，４０，４
２及び５６で示されている。
接続される。先ず、水平リプル入力及び出力はマ
トリクスの水平の行に沿つて接続される。各セル
は、その行のすぐ右のセルのROH出力端子から
RIH入力を引き出す。各行の最も右側のセルは、
基準電圧VREFから論理「０」状態を表わすRIH
入力を引き出す。各行の最も左側のセルは、、そ
のROH出力端子が開路となつている。水平リプ
ル信号は、参照番号３２，３４，３６，４０，４
２及び５６で示されている。
対角方向のリプル入力及び出力は水平リプル信
号と同様に接続されるが、対角方向の行は図面の
右に向かつて下方に傾斜している。従つて、各セ
ルは、そのROD出力を、１行下で且つ１列右の
セルのRID入力端子に供給する。第１列のセル
は、VREFを入力としてRID端子に受け取り、最
後の列のセルは、ROD端子が開路となつている。
対角方向のリプル信号は、参照番号３０，３８，
４４，４６，４８，５０，５２及び５４によつて
指示されている。
号と同様に接続されるが、対角方向の行は図面の
右に向かつて下方に傾斜している。従つて、各セ
ルは、そのROD出力を、１行下で且つ１列右の
セルのRID入力端子に供給する。第１列のセル
は、VREFを入力としてRID端子に受け取り、最
後の列のセルは、ROD端子が開路となつている。
対角方向のリプル信号は、参照番号３０，３８，
４４，４６，４８，５０，５２及び５４によつて
指示されている。
端子Ａ１は、第１行のセルEM１１のAA端子
に接続されると共に、同じ対角行の他のセル、即
ち、セルEM２２及びEM３３のAA端子に接続さ
れる。端子Ａ２は、第２の水平行の第１セルEM
２１のAA端子に接続されると共に、同じ対角行
の各セル、即ち、セルEM３２及びEM４３のAA
端子に接続される。同様に、端子Ａ３は、EM３
１、EM４２及びEM５３を含む対角行のセルの
AA端子に接続され、端子Ａ４は、EM４１、EM
５２及びEM６３を含む対角行のセルのAA端子
に接続されている。
に接続されると共に、同じ対角行の他のセル、即
ち、セルEM２２及びEM３３のAA端子に接続さ
れる。端子Ａ２は、第２の水平行の第１セルEM
２１のAA端子に接続されると共に、同じ対角行
の各セル、即ち、セルEM３２及びEM４３のAA
端子に接続される。同様に、端子Ａ３は、EM３
１、EM４２及びEM５３を含む対角行のセルの
AA端子に接続され、端子Ａ４は、EM４１、EM
５２及びEM６３を含む対角行のセルのAA端子
に接続されている。
セルのＣ端子は、水平行において、対応するフ
リツプ−フロツプFF１−FF６に接続されてい
る。より詳細には、FF１のＱ出力は、マトリク
スの第１行のセルEM１１のＣ端子に信号供給
し、FF２のＱ出力は、マトリクスの第２行のセ
ルEM２１及びEM２２のＣ端子に信号供給し、
等々となる。一般に、第ｎ番目のフリツプ−フロ
ツプFFnQ出力は、第ｎ番目の行のセルEMn１、
EMn２、等々のＣ端子に信号供給する。又、Ｘ
端子Ｘ１−Ｘ６は行ごとにセルに接続されてい
る。端子Ｘ１は第１行のセルEM１１のXX端子
に接続され、Ｘ２は第２行のセルEM２１及び
EM２２のXX端子に接続され、等々となつてい
る。
リツプ−フロツプFF１−FF６に接続されてい
る。より詳細には、FF１のＱ出力は、マトリク
スの第１行のセルEM１１のＣ端子に信号供給
し、FF２のＱ出力は、マトリクスの第２行のセ
ルEM２１及びEM２２のＣ端子に信号供給し、
等々となる。一般に、第ｎ番目のフリツプ−フロ
ツプFFnQ出力は、第ｎ番目の行のセルEMn１、
EMn２、等々のＣ端子に信号供給する。又、Ｘ
端子Ｘ１−Ｘ６は行ごとにセルに接続されてい
る。端子Ｘ１は第１行のセルEM１１のXX端子
に接続され、Ｘ２は第２行のセルEM２１及び
EM２２のXX端子に接続され、等々となつてい
る。
図示されたマトリクスから明らかなように、端
子Ａ１は、ラインＬ１（セルEM１１を経て）、
ラインＬ２（セルEM１１及びEM２２を経て）
又はラインＬ３（セルEM１１，EM２２及び
EM３３を経て）のいずれかに接続することがで
きる。同様に、端子Ａ２は、３本のラインＬ２，
Ｌ３及びＬ４のうちの１つに接続することがで
き、端子Ａ３は、３本のラインＬ３，Ｌ４及びＬ
５の１つに接続することができそして端子Ａ４
は、３本のラインＬ４，Ｌ５及びＬ６の１つに接
続することができる。第１列のセルは、端子Ａ１
−Ａ４がラインの「第１選択」を行なえるかどう
か判断するところの機構である。例えば、FF１
が「１」であつて、ラインＬ１が使用できること
を指示する場合には、セルEM１１のＣ入力が
「１」となり、リプル入力RID及びRIHが両方と
も「０」となる。それ故、端子AA及びXXが接
続され、セルEM１１が端子Ａ１をラインＬ１に
接続する。セルEM１１はそのROD出力端子に
「１」信号を発生し、この信号は、同じ対角方向
の他のセル、即ちセルEM２２及びEM３３にリ
プルを伝達する。この対角方向のリプル信号は、
対角方向の他のセルが端子AAとXXとの間に接
続を行なわないように禁止する作用を有する。従
つて、Ａ１がラインＬ１に接続された例において
は、Ａ１が対角方向リプル信号によつてＬ２及び
Ｌ３と接続をなさないようにされる。
子Ａ１は、ラインＬ１（セルEM１１を経て）、
ラインＬ２（セルEM１１及びEM２２を経て）
又はラインＬ３（セルEM１１，EM２２及び
EM３３を経て）のいずれかに接続することがで
きる。同様に、端子Ａ２は、３本のラインＬ２，
Ｌ３及びＬ４のうちの１つに接続することがで
き、端子Ａ３は、３本のラインＬ３，Ｌ４及びＬ
５の１つに接続することができそして端子Ａ４
は、３本のラインＬ４，Ｌ５及びＬ６の１つに接
続することができる。第１列のセルは、端子Ａ１
−Ａ４がラインの「第１選択」を行なえるかどう
か判断するところの機構である。例えば、FF１
が「１」であつて、ラインＬ１が使用できること
を指示する場合には、セルEM１１のＣ入力が
「１」となり、リプル入力RID及びRIHが両方と
も「０」となる。それ故、端子AA及びXXが接
続され、セルEM１１が端子Ａ１をラインＬ１に
接続する。セルEM１１はそのROD出力端子に
「１」信号を発生し、この信号は、同じ対角方向
の他のセル、即ちセルEM２２及びEM３３にリ
プルを伝達する。この対角方向のリプル信号は、
対角方向の他のセルが端子AAとXXとの間に接
続を行なわないように禁止する作用を有する。従
つて、Ａ１がラインＬ１に接続された例において
は、Ａ１が対角方向リプル信号によつてＬ２及び
Ｌ３と接続をなさないようにされる。
或るセルのAA端子とXX端子との間で接続を
なすことができない場合には、同じ対角方向の次
のセルにおいて接続が試みられる。例えば、ライ
ンＬ１が使用できない場合には、セルEM１１へ
のＣ入力が「０」であるから、端子Ａ１はライン
Ｌ１に接続することができない。ラインＬ２が使
用できる場合には、セルEM２２のＣ端子が
「１」となり、このセルにおいて端子Ａ１とライ
ンＬ２との間で接続がなされる。同時に、セル
EM２２は、その出力リプル端子ROD及びROH
に「１」信号を発生する。ここに述べるように、
ROD信号の作用は、同じ対角方向の次のセルが
端子Ａ１に対して別のラインを選択しないように
することである。この例では、セルEM３３のみ
が同じ対角方向に保たれ、対角方向リプル信号
は、セルがＡ１をラインＬ３に接続しないように
する。
なすことができない場合には、同じ対角方向の次
のセルにおいて接続が試みられる。例えば、ライ
ンＬ１が使用できない場合には、セルEM１１へ
のＣ入力が「０」であるから、端子Ａ１はライン
Ｌ１に接続することができない。ラインＬ２が使
用できる場合には、セルEM２２のＣ端子が
「１」となり、このセルにおいて端子Ａ１とライ
ンＬ２との間で接続がなされる。同時に、セル
EM２２は、その出力リプル端子ROD及びROH
に「１」信号を発生する。ここに述べるように、
ROD信号の作用は、同じ対角方向の次のセルが
端子Ａ１に対して別のラインを選択しないように
することである。この例では、セルEM３３のみ
が同じ対角方向に保たれ、対角方向リプル信号
は、セルがＡ１をラインＬ３に接続しないように
する。
水平リプル信号は、接続が閉じたセルから逆方
向に伝播する。前記の例において、セルEM２２
が端子Ａ１とラインＬ２との間に接続を確立する
場合には、水平リプル信号がセルEM２１へ送ら
れ、これは、端子Ａ２とラインＬ２との間に接続
が確立されないようにする。
向に伝播する。前記の例において、セルEM２２
が端子Ａ１とラインＬ２との間に接続を確立する
場合には、水平リプル信号がセルEM２１へ送ら
れ、これは、端子Ａ２とラインＬ２との間に接続
が確立されないようにする。
一般に、いずれかのセルにおいて端子Anと使
用可能なラインLmとの間に接続が確立されたと
きには、対角方向のリプル信号及び水平方向のリ
プル信号が、接続が確立されたセルから伝播され
る。対角方向のリプル信号は、同じ端子Anが他
のラインに接続されないようにし、水平方向信号
は、他の入力端子が同じラインLmに接続されな
いようにする。
用可能なラインLmとの間に接続が確立されたと
きには、対角方向のリプル信号及び水平方向のリ
プル信号が、接続が確立されたセルから伝播され
る。対角方向のリプル信号は、同じ端子Anが他
のラインに接続されないようにし、水平方向信号
は、他の入力端子が同じラインLmに接続されな
いようにする。
フリツプ−フロツプFF１−FF６に、使用でき
るラインＬ１−Ｌ６に関する状態情報がいつたん
ロードされると、第１の交換マトリクスは、それ
自体で自動的に構成を行なつて、端子Ａ１−Ａ４
をラインＬ１−Ｌ６のうちの使用できるラインに
接続する。更に、他の交換マトリクスも同様に動
作して、端子Ｂ１−Ｂ６を同じ４つの使用できる
ラインに接続する。セルEM１１−EM６３の回
路論理は、本発明を解説する目的でのみ述べた
が、本発明の動作原理に影響を及ぼすことなく
種々のやり方で実施できることが明らかであろ
う。更に、本発明に使用した交換マトリクスの回
路は、集積回路として実施されてもよいし、個別
部品を用いて実施されてもよい。
るラインＬ１−Ｌ６に関する状態情報がいつたん
ロードされると、第１の交換マトリクスは、それ
自体で自動的に構成を行なつて、端子Ａ１−Ａ４
をラインＬ１−Ｌ６のうちの使用できるラインに
接続する。更に、他の交換マトリクスも同様に動
作して、端子Ｂ１−Ｂ６を同じ４つの使用できる
ラインに接続する。セルEM１１−EM６３の回
路論理は、本発明を解説する目的でのみ述べた
が、本発明の動作原理に影響を及ぼすことなく
種々のやり方で実施できることが明らかであろ
う。更に、本発明に使用した交換マトリクスの回
路は、集積回路として実施されてもよいし、個別
部品を用いて実施されてもよい。
前記したように、本発明は、電子部品の冗長シ
ステムの分野に著しい進歩をもたらす。特に、本
発明は、回路モジユールの複数の端子を、非常に
多数のこのような端子（そのうちの幾つかが欠陥
として識別された）から選択された同数の使用可
能な端子に自動的に接続する新規な技術を提供す
る。又、本発明は、２つの電子モジユールの対応
する端子を、端子の数よりも多い一群の線から選
択された接続線を介して接続するのに効果的に利
用できる。解説のために本発明の実施例を詳細に
述べたが、本発明の精神及び範囲から逸脱するこ
となく種々の変更がなされ得ることが明らかであ
ろう。この点については、最初に述べたように、
本発明は、接続線の選択機能に限定されるもので
はなく、更に、冗長部品は能動回路部品であつて
も受動回路部品であつてもよい。更に、本発明の
原理は、集積回路内の冗長部品の管理にも適当で
あるが、同じ原理を他の物理回路構成にも適用で
きる。従つて、本発明は、特許請求の範囲のみに
よつて限定されるものとする。
ステムの分野に著しい進歩をもたらす。特に、本
発明は、回路モジユールの複数の端子を、非常に
多数のこのような端子（そのうちの幾つかが欠陥
として識別された）から選択された同数の使用可
能な端子に自動的に接続する新規な技術を提供す
る。又、本発明は、２つの電子モジユールの対応
する端子を、端子の数よりも多い一群の線から選
択された接続線を介して接続するのに効果的に利
用できる。解説のために本発明の実施例を詳細に
述べたが、本発明の精神及び範囲から逸脱するこ
となく種々の変更がなされ得ることが明らかであ
ろう。この点については、最初に述べたように、
本発明は、接続線の選択機能に限定されるもので
はなく、更に、冗長部品は能動回路部品であつて
も受動回路部品であつてもよい。更に、本発明の
原理は、集積回路内の冗長部品の管理にも適当で
あるが、同じ原理を他の物理回路構成にも適用で
きる。従つて、本発明は、特許請求の範囲のみに
よつて限定されるものとする。
第１図は、本発明の一実施例を示すブロツク
図、第２図は、交換マトリクスを含む第１図の一
部分を詳細に示すブロツク図、そして第３図は、
第２図の交換マトリクスに使用される複数のセル
の１つを示すブロツク図である。 １，２……交換マトリクス、１０……集積回
路、AA，BB……回路、Ａ１−Ａ４，Ｂ１−Ｂ
４……端子、Ｌ１−Ｌ６……接続線（ライン）、
１２，１４，１６……外部端子、FF１−FF６…
…フリツプ−フロツプ、EMrc……スイツチング
セル。
図、第２図は、交換マトリクスを含む第１図の一
部分を詳細に示すブロツク図、そして第３図は、
第２図の交換マトリクスに使用される複数のセル
の１つを示すブロツク図である。 １，２……交換マトリクス、１０……集積回
路、AA，BB……回路、Ａ１−Ａ４，Ｂ１−Ｂ
４……端子、Ｌ１−Ｌ６……接続線（ライン）、
１２，１４，１６……外部端子、FF１−FF６…
…フリツプ−フロツプ、EMrc……スイツチング
セル。
Claims (1)
- 【特許請求の範囲】 １ 回路AAの第１の“ｎ”個の端子Aoを交換マ
トリツクスの第２の“ｍ”（ｍ＞ｎ）個の端子Xn
の中の選択された端子へ接続する交換マトリツク
スにおいて、 （ｍ−ｎ＋１）列の各列に“ｎ”個のスイツチ
ングセルEMrcを配置し、そして斜めに（ｍ−ｎ
＋１）のスイツチングセルを配置し、そしてどの
端子Xnが利用できるかを登録する“ｍ”個のフ
リツプ・フロツプFFoとを配置して成るマトリツ
クスを備え、 前記の各スイツチングセルEMrcは、 入力端子AAと出力端子XXとの間に接続され
たスイツチングセルBS１と、 第１のインバータＩ１と、 第２のインバータＩ２と、 第１のオアゲートＧ２と、 第２のオアゲートＧ３と、 アンドゲートＧ１と を備え、このアンドゲートＧ１の入力端子はスイ
ツチングセルの入力端子Ｃへ、第１のインバータ
Ｉ１を介してスイツチングセルのリプル水平入力
端子RIHへ、そして第２のインバータＩ２を介
してスイツチングセルのリプル対角入力端子RID
へそれぞれ接続され、そしてアンドゲートＧ１の
出力端子はスイツチBS１の制御端子へ、そして
第１のオアゲートＧ２と第２のオアゲートＧ３と
の各々の一方の入力端子へ接続され、各オアゲー
トの他方の入力端子はスイツチングセルのリプル
水平入力端子RIHとリプル対角入力端子RIDへ接
続され、各オアゲートの出力端子はスイツチング
セルのリプル水平出力端子ROHとリプル対角出
力端子RODとへ接続され、 各スイツチングセルの入力端子Ｃはそのスイツ
チングセルと同じ行のフリツプ・フロツプに接続
され、 第１列の各スイツチングセルEMr1の入力端子
AAはそのスイツチングセルと同じ行の第１の端
子Aoへ、そして斜め下のスイツチングセルの入
力端子AAへ接続され、 各スイツチングセルEMrcの出力端子XXはその
スイツチングセルと同じ行の第２の端子Xnへ接
続され、 リプル対角出力端子RODは斜め下のスイツチ
ングセルのリプル対角入力端子RIDへ接続され、 同じ列の隣接スイツチングセルのリプル水平出
力端子ROHとリプル水平入力端子RIHとは相互
に接続され、 各列の最初のスイツチングセルのリプル対角入
力端子RIDと最後のスイツチングセルのリプル水
平入力端子RIHとは基準電位に接続され、 それにより第１の端子Aoと利用できる第２の
端子Xnとの間で、いずれかのスイツチングセル
により接続が確立されると、その接続を確立した
スイツチングセルから対角方向リプル信号と水平
方向リプル信号とが発生して、対角方向リプル信
号は同じ第１の端子Aoが他の第２の端子へ接続
されるのを阻止し、そして水平方向リプル信号は
他の入力端子が同じ第２の端子へ接続されるのを
阻止するようにしたことを特徴とする交換マトリ
ツクス。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/074,608 US4928022A (en) | 1987-07-17 | 1987-07-17 | Redundancy interconnection circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6488749A JPS6488749A (en) | 1989-04-03 |
| JPH0517580B2 true JPH0517580B2 (ja) | 1993-03-09 |
Family
ID=22120508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178894A Granted JPS6488749A (en) | 1987-07-17 | 1988-07-18 | Redundancy circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4928022A (ja) |
| EP (1) | EP0299677B1 (ja) |
| JP (1) | JPS6488749A (ja) |
| DE (1) | DE3855550T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3905689A1 (de) * | 1989-02-24 | 1990-08-30 | Philips Patentverwaltung | Schaltungsanordnung mit zwei parallelen zweigen zur uebertragung eines binaersignales |
| US5203005A (en) * | 1989-05-02 | 1993-04-13 | Horst Robert W | Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement |
| US5053731A (en) * | 1990-09-12 | 1991-10-01 | Hewlett-Packard Company | Software reconfigurable transmission line apparatus |
| JPH0793172A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 冗長ブロック切り替え回路 |
| US5369314A (en) * | 1994-02-22 | 1994-11-29 | Altera Corporation | Programmable logic device with redundant circuitry |
| US5809221A (en) * | 1995-06-07 | 1998-09-15 | Cornet, Inc. | Apparatus and method for detecting and bypassing faulty switches in a digital matrix switch |
| US6034536A (en) * | 1997-02-05 | 2000-03-07 | Altera Corporation | Redundancy circuitry for logic circuits |
| US6091258A (en) * | 1997-02-05 | 2000-07-18 | Altera Corporation | Redundancy circuitry for logic circuits |
| US6107820A (en) | 1997-05-23 | 2000-08-22 | Altera Corporation | Redundancy circuitry for programmable logic devices with interleaved input circuits |
| US6126451A (en) * | 1997-06-02 | 2000-10-03 | Compaq Computer Corporation | SCSI connector |
| US6201404B1 (en) | 1998-07-14 | 2001-03-13 | Altera Corporation | Programmable logic device with redundant circuitry |
| JP2001256203A (ja) | 2000-03-09 | 2001-09-21 | Nec Corp | 冗長構成クロスバスイッチシステム |
| US20050081518A1 (en) * | 2003-10-20 | 2005-04-21 | Pengfei Ma | Flow-control apparatus for controlling the swing speed of a boom assembly |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL295510A (ja) * | 1962-07-19 | |||
| DE1963895C3 (de) * | 1969-06-21 | 1973-11-29 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Datenspeicher und Datenspeicher anste'uerschaltung |
| US4272829A (en) * | 1977-12-29 | 1981-06-09 | Ncr Corporation | Reconfigurable register and logic circuitry device for selective connection to external buses |
| US4393381A (en) * | 1981-01-02 | 1983-07-12 | T-Bar Incorporated | Transfer bus matrix |
| NZ207742A (en) * | 1983-04-11 | 1988-06-30 | Commw Of Australia | Redundant architecture of systolic processor array |
| JPS6050940A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体集積回路 |
| JPS6086629A (ja) * | 1983-10-19 | 1985-05-16 | Hitachi Ltd | 処理装置バツクアツプ方法 |
| US4599721A (en) * | 1984-04-02 | 1986-07-08 | Tektronix, Inc. | Programmable cross bar multiplexer |
| US4670749A (en) * | 1984-04-13 | 1987-06-02 | Zilog, Inc. | Integrated circuit programmable cross-point connection technique |
| US4700187A (en) * | 1985-12-02 | 1987-10-13 | Concurrent Logic, Inc. | Programmable, asynchronous logic cell and array |
-
1987
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