JPS60220445A - 冗長メモリアレイ - Google Patents
冗長メモリアレイInfo
- Publication number
- JPS60220445A JPS60220445A JP60005143A JP514385A JPS60220445A JP S60220445 A JPS60220445 A JP S60220445A JP 60005143 A JP60005143 A JP 60005143A JP 514385 A JP514385 A JP 514385A JP S60220445 A JPS60220445 A JP S60220445A
- Authority
- JP
- Japan
- Prior art keywords
- storage means
- array
- shift register
- redundant
- data
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は冗長メモリアレイに関するものであり、特に
電子的に選択可能なメモリアレイの技術及び回路に関す
るものである。さらに述べるなら、この発明は、少くと
も−っの不完全なワードを含むメモリチップ内の単数ま
たぼ複数の冗長ワードを選択するという付加的な機能を
行うように一部を変更したレベル感知走査（Ｌｅｖｅｌ
５ｅｎｓｉｔｉｖｅＳｃａｎ Ｄｅｓｉｇｎ ： Ｌ
ＳＳＤ）回路を利用するものである。
電子的に選択可能なメモリアレイの技術及び回路に関す
るものである。さらに述べるなら、この発明は、少くと
も−っの不完全なワードを含むメモリチップ内の単数ま
たぼ複数の冗長ワードを選択するという付加的な機能を
行うように一部を変更したレベル感知走査（Ｌｅｖｅｌ
５ｅｎｓｉｔｉｖｅＳｃａｎ Ｄｅｓｉｇｎ ： Ｌ
ＳＳＤ）回路を利用するものである。
［従来技術］
従来、ｎビットｍワードの半導体読み出し／書き込みア
レイ（ランダムアクセスメモリ： ＲＡＭ）の製造プロ
セスにおいては、典型的には歩どまりを高める手段とし
である配置形状の冗長構造が使用される。たいていの場
合、この冗長構造は、アレイの最終機能テストの終了後
に不良ビットが見出されたときにその不良ビットのかわ
りをつとめることになる。
レイ（ランダムアクセスメモリ： ＲＡＭ）の製造プロ
セスにおいては、典型的には歩どまりを高める手段とし
である配置形状の冗長構造が使用される。たいていの場
合、この冗長構造は、アレイの最終機能テストの終了後
に不良ビットが見出されたときにその不良ビットのかわ
りをつとめることになる。
さて、例えば２５６Ｘ８というアレイを製造しようとす
る場合、アレイは２５６Ｘ９という構造に製造され、各
ワードには１〜９までの異なる番号がそれぞれ与えられ
る。このとき、もとの８個のワードには１〜８の番号が
与えられ、９番目の冗長なワードがもとの１〜８ワード
のうち一つとおき換えられる。アレイチップのｌ１０（
入出力）パッドの割り当ては特定の不良ワードに基づき
行なわれるから、すべてのチップが良好である場合を除
き、ワードに付した番号は交換することができない。
る場合、アレイは２５６Ｘ９という構造に製造され、各
ワードには１〜９までの異なる番号がそれぞれ与えられ
る。このとき、もとの８個のワードには１〜８の番号が
与えられ、９番目の冗長なワードがもとの１〜８ワード
のうち一つとおき換えられる。アレイチップのｌ１０（
入出力）パッドの割り当ては特定の不良ワードに基づき
行なわれるから、すべてのチップが良好である場合を除
き、ワードに付した番号は交換することができない。
すなわち、これらのアレイに不良があった場合、不良の
ワードを良好なワードと交換するためにはチップを物理
的に入れ替えざるを得ない。
ワードを良好なワードと交換するためにはチップを物理
的に入れ替えざるを得ない。
次に、この発明に関連する先行特許及び刊行物について
以下に示す。尚、ここに示すものが関連するすべてでは
なくまた必ずしも最も関連の深いものでないことに注意
されたい。
以下に示す。尚、ここに示すものが関連するすべてでは
なくまた必ずしも最も関連の深いものでないことに注意
されたい。
先ず、先行特許であるがここに記すのはすべて米国特許
である。煩雑さを省くため番号のみを°記すにとどめる
： ３２２６５３；：３４３４１１６；３６３３１７５ ；
３７７２６５２ ｉ ３７８３２５４ ； ３８４５
４７６；３８６８６４６：３９８９４４３；３９９２７
０２；３９９５２６１ 刊行物もたくさんあるが、ここでは最近のものを記すに
とどめる： ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ Ｖｏｌ、２４゜Ｎｏ、 ９．１９８
２年２月発行４７７９ページ、Ｊ、 Ｒ。
である。煩雑さを省くため番号のみを°記すにとどめる
： ３２２６５３；：３４３４１１６；３６３３１７５ ；
３７７２６５２ ｉ ３７８３２５４ ； ３８４５
４７６；３８６８６４６：３９８９４４３；３９９２７
０２；３９９５２６１ 刊行物もたくさんあるが、ここでは最近のものを記すに
とどめる： ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ Ｖｏｌ、２４゜Ｎｏ、 ９．１９８
２年２月発行４７７９ページ、Ｊ、 Ｒ。
Ｃａｖａｌｉｅｒｅらによる“Ｍｅｍｏｒｙ Ｄａｔａ
Ｓｔｅｅｒｉｎｇ Ｏｎ−ｃｈｉｐ Ｓｗｉｔｃｈｉ
ｎｇ ａｎｄ ０ｆｆ−Ｃｈｉｐ ＣｏｎｔｒｏｌＮｅ
ｔｗｏｒｋ”； ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ Ｖｏｌ、２４゜Ｎｏ、 ９．１９８
２年２月発行４７７６ページ、Ｆ、 Ｊ。
Ｓｔｅｅｒｉｎｇ Ｏｎ−ｃｈｉｐ Ｓｗｉｔｃｈｉ
ｎｇ ａｎｄ ０ｆｆ−Ｃｈｉｐ ＣｏｎｔｒｏｌＮｅ
ｔｗｏｒｋ”； ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ Ｖｏｌ、２４゜Ｎｏ、 ９．１９８
２年２月発行４７７６ページ、Ｆ、 Ｊ。
Ａｉｃｈｅｌｍａｎｎ、 Ｊｒ、らによる“Ｄｙｎａｍ
ｉｃ Ａ１１ｏｃａｔｉｏｎｏｆ Ｒｅｄｕｎｄａｎｔ
Ｍｅｍｏｒｙ Ｃｏｍｐｏｎｅｎｔｓ”；ＩＢＭ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ Ｖｏｌ、２５゜Ｎｏ、 ３Ｂ、 １９８２年８
月発行１４８５ページ、Ｌ、 Ｊ。
ｉｃ Ａ１１ｏｃａｔｉｏｎｏｆ Ｒｅｄｕｎｄａｎｔ
Ｍｅｍｏｒｙ Ｃｏｍｐｏｎｅｎｔｓ”；ＩＢＭ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎ Ｖｏｌ、２５゜Ｎｏ、 ３Ｂ、 １９８２年８
月発行１４８５ページ、Ｌ、 Ｊ。
Ｂｏｓｃｈ らによる”Ｄｙｎａｍｉｃ ５ｅｌｅｃｔ
ｉｏｎ ｏｆ ＰａｒｔｉａｌＧｏｏｄ Ａｒｒａｙ
Ｃｈｉｐｓ Ｂｙ Ｂｉｔ Ａｄｄｒｅｓｓ ５ｅｌｅ
ｃｔｉｏｎ”［発明が解決しようとする問題点］ この発明の目的は、電子的手段により不良なワードを良
好なワードとおき換えるようにした冗長メモリアレイを
提供することにある。
ｉｏｎ ｏｆ ＰａｒｔｉａｌＧｏｏｄ Ａｒｒａｙ
Ｃｈｉｐｓ Ｂｙ Ｂｉｔ Ａｄｄｒｅｓｓ ５ｅｌｅ
ｃｔｉｏｎ”［発明が解決しようとする問題点］ この発明の目的は、電子的手段により不良なワードを良
好なワードとおき換えるようにした冗長メモリアレイを
提供することにある。
［問題点を解決するための手段］
電子的に選択可能な冗長アレイ（
＋７１ａｒｔｒｎｎｉｒａｌ Ｔｖ ｑ４１ｏｒｔｐｈ
Ｔｐ Ｒｐｄｕｎｒｌｉｎｔ ＾ｒｒｑｖ！ＥＳＲＡ）
はアレイ内の冗長ワードを電子的に選択するようにした
半導体のアレイ構造である。すなわち、冗長ワードを選
択する手段としてはシフトレジスタラッチ（ＳＲＬ）が
使用され、従って冗長ワードの選択はアレイの寿命が続
く限り任意の時に行うことができる。
Ｔｐ Ｒｐｄｕｎｒｌｉｎｔ ＾ｒｒｑｖ！ＥＳＲＡ）
はアレイ内の冗長ワードを電子的に選択するようにした
半導体のアレイ構造である。すなわち、冗長ワードを選
択する手段としてはシフトレジスタラッチ（ＳＲＬ）が
使用され、従って冗長ワードの選択はアレイの寿命が続
く限り任意の時に行うことができる。
そのため、アレイ内の不良なワードを冗長なワードと電
子的に交換するための手段が設けられる。
子的に交換するための手段が設けられる。
このとき、アレイチップのＩ１０接続状態は変化するこ
とがなく、またどのワードラインが不良であるかにも関
与されない。
とがなく、またどのワードラインが不良であるかにも関
与されない。
また、もし冗長ワードも含むアレイのすべてのワードが
はじめから良好であれば、冗長ワード選択手段は、マシ
ンの寿命が続く限り任意の時に、チップを交換すること
なく、不良化したワードを補償するために用いることが
できる。
はじめから良好であれば、冗長ワード選択手段は、マシ
ンの寿命が続く限り任意の時に、チップを交換すること
なく、不良化したワードを補償するために用いることが
できる。
さて、この発明の構成についてもう少し具体的に述べて
みよう。現在知られている多くのアレイチップには、歩
どまりを増加するために冗長ワードが用いられている。
みよう。現在知られている多くのアレイチップには、歩
どまりを増加するために冗長ワードが用いられている。
例えばｎＸｍアレイはｎ×（ｍ＋１）ビット配列として
設計される。ここでｎ及びｍは任意の正の整数であり、
−例を掲げるならｎ＝２５６、ｍ ＝ ９である。もし
ｍ＋１ワードのうちｍ個がテストの結果、良好であるな
ら、そのアレイにはｍ個のワードのうちどのワードが良
好であるかをあられす個有の番号が付されることになる
。この場合、すべてのアレイが良好である場合も含める
とｍ＋１個の異なる番号付けが可能である。
設計される。ここでｎ及びｍは任意の正の整数であり、
−例を掲げるならｎ＝２５６、ｍ ＝ ９である。もし
ｍ＋１ワードのうちｍ個がテストの結果、良好であるな
ら、そのアレイにはｍ個のワードのうちどのワードが良
好であるかをあられす個有の番号が付されることになる
。この場合、すべてのアレイが良好である場合も含める
とｍ＋１個の異なる番号付けが可能である。
その個々の番号はチップＩ１０割り付けの異なる状態に
対応するので、すべてのワードが良好である場合を除く
と、個々の番号はパッケージの次のレベルでは交換が不
可能である。
対応するので、すべてのワードが良好である場合を除く
と、個々の番号はパッケージの次のレベルでは交換が不
可能である。
この発明によれば、アレイの分離のために、すべてのア
レイチップの出力を、レベル感知走査の規則を充たすべ
きシフトレジスタラッチによって駆動することが行なわ
れる。そして、アレイが正常に動作する間は、シフトレ
ジスタラッチのうちラッチＬ１のみが各アレイ出力をス
トアまたはゲートするために使用される。また、ラッチ
Ｌ２は、各シフトレジスタラッチのラッチＬ１と結合し
て、テストまたは特性解析の期間中にデータを走査出力
するために使用される。この走査出力動作ののちラッチ
Ｌ２にたくわえられたデータは通常のアレイ動作の間に
使用されることはない。
レイチップの出力を、レベル感知走査の規則を充たすべ
きシフトレジスタラッチによって駆動することが行なわ
れる。そして、アレイが正常に動作する間は、シフトレ
ジスタラッチのうちラッチＬ１のみが各アレイ出力をス
トアまたはゲートするために使用される。また、ラッチ
Ｌ２は、各シフトレジスタラッチのラッチＬ１と結合し
て、テストまたは特性解析の期間中にデータを走査出力
するために使用される。この走査出力動作ののちラッチ
Ｌ２にたくわえられたデータは通常のアレイ動作の間に
使用されることはない。
電子的に選択可能なアレイ（ＥＳＲＡ）の概念は、冗長
なアレイの設計構造を用いて次のことを実現すべく利用
される： （ａ）Ｉ１０割り付けを変更することなく部分的に良好
なアレイチップを使用すること。
なアレイの設計構造を用いて次のことを実現すべく利用
される： （ａ）Ｉ１０割り付けを変更することなく部分的に良好
なアレイチップを使用すること。
（ｂ）はじめからすべてのアレイが良好なチップを使用
する場合は自己補償のために使用すること。
する場合は自己補償のために使用すること。
ＥＳＲＡを実現するにはアレイに次のような手段を追加
することが必要である： （ａ）出力ドライバに接続した各ラッチＬ１には冗長ワ
ードのデータボー１−を追加しなければならない。する
と、そのデータ入力は冗長なワードライン（冗長なワー
ドの記憶手段）によって駆動されることになろう。また
そのゲート入力はＬ２に接続した反転出力Ｌ２（例えば
第１図参照）にょつて駆動されることになろう。
することが必要である： （ａ）出力ドライバに接続した各ラッチＬ１には冗長ワ
ードのデータボー１−を追加しなければならない。する
と、そのデータ入力は冗長なワードライン（冗長なワー
ドの記憶手段）によって駆動されることになろう。また
そのゲート入力はＬ２に接続した反転出力Ｌ２（例えば
第１図参照）にょつて駆動されることになろう。
（ｂ）冗長ワードの入力は次のようにゲートする必要が
ある： （ｂ−１）入力データがすべての良好ワード（
ｍ個の記憶手段）を巡ること、（ｂ−２）不良なワード
への入力データが冗長ワード（冗長ワード記憶手段）を
巡ること。
ある： （ｂ−１）入力データがすべての良好ワード（
ｍ個の記憶手段）を巡ること、（ｂ−２）不良なワード
への入力データが冗長ワード（冗長ワード記憶手段）を
巡ること。
さて、２つの論理レベルでゲートする回路の一例が第１
図に示されており、そこでは各アレイの入力信号はそれ
ぞれに対応する個別のＬ２出力によりゲートされる。個
々のＬ２の出力が論理パ１”のレベルをとるときは常に
、そのＬ２出力に接続されたアレイ入力が冗長ワード記
憶手段へ導通するようにゲートされることになる。
図に示されており、そこでは各アレイの入力信号はそれ
ぞれに対応する個別のＬ２出力によりゲートされる。個
々のＬ２の出力が論理パ１”のレベルをとるときは常に
、そのＬ２出力に接続されたアレイ入力が冗長ワード記
憶手段へ導通するようにゲートされることになる。
注意：第１図においては、シフトレジスタラッチの走査
接続線あるいは走査モードにおけるシフトレジスタラッ
チのクロック供給ラインＡ、Ｂは図示されていない。ま
た、周知の通常のアレイ制御接続線も図示されていない
。すなわち１．第１図のアレイは説明の便宜上簡略化し
て図示したものであり、ｎｘ４アレイとして示されたも
のは実際はｎＸｍアレイであることに注意されたい。
接続線あるいは走査モードにおけるシフトレジスタラッ
チのクロック供給ラインＡ、Ｂは図示されていない。ま
た、周知の通常のアレイ制御接続線も図示されていない
。すなわち１．第１図のアレイは説明の便宜上簡略化し
て図示したものであり、ｎｘ４アレイとして示されたも
のは実際はｎＸｍアレイであることに注意されたい。
［作用］
次に示す例は、冗長ワード選択手段がどのように働くか
を示すためのものである。ここで、第１図でワード＃２
が不良ビットであると仮定しよう。
を示すためのものである。ここで、第１図でワード＃２
が不良ビットであると仮定しよう。
ステップ１）アレイ出力ゲートライン（Ｃクロック）が
０”状態に移行する。すると、各ラッチＬ２は前段のラ
ッチＬ２またはチップのレベル感知走査入力データｌ１
０（走査入力）から新たなデータのみを受信することが
できる。
０”状態に移行する。すると、各ラッチＬ２は前段のラ
ッチＬ２またはチップのレベル感知走査入力データｌ１
０（走査入力）から新たなデータのみを受信することが
できる。
ステップ２）レベル感知走査入力データ■／○（走査入
力）からはＡ及びＢのクロック入力から。
力）からはＡ及びＢのクロック入力から。
パルスを供給することにより、各ラッチＬ２に“１・・
・・１１０１ ”のような２進パターンが走査入力され
る。（このとき、その２進データは第１図の最上位のシ
フトレジスタラッチから最下位のシフトレジスタラッチ
へと走査入力されるものと仮定しよう。）すると、ワー
ドライン１．３．４．５．６・・・・ｍ（図面には１〜
４までしか示されていないが実□際は１〜ｍまでのワー
ドラインがあごものとする。）に接続されたランチＬ２
の各々は“ＯＩＴ状態をとり、ワードライン２に接続さ
れたランチＬ２のみが“１”状態をとる。
・・１１０１ ”のような２進パターンが走査入力され
る。（このとき、その２進データは第１図の最上位のシ
フトレジスタラッチから最下位のシフトレジスタラッチ
へと走査入力されるものと仮定しよう。）すると、ワー
ドライン１．３．４．５．６・・・・ｍ（図面には１〜
４までしか示されていないが実□際は１〜ｍまでのワー
ドラインがあごものとする。）に接続されたランチＬ２
の各々は“ＯＩＴ状態をとり、ワードライン２に接続さ
れたランチＬ２のみが“１”状態をとる。
このときアレイ全体は次のような状態にある：（ａ）ワ
ードライン１．３．４．５．６・・・・ｍに接続された
ドライバＤは正常のワードラインからのみデータを受け
とる。
ードライン１．３．４．５．６・・・・ｍに接続された
ドライバＤは正常のワードラインからのみデータを受け
とる。
（ｂ）ワードライン２に接続したドライバＤは冗長ワー
ドラインからのみデータを受けとる。
ドラインからのみデータを受けとる。
（Ｃ）冗長ワード記憶手段がワード＃２の入力Ｉ１０か
ら入力データを受けとる。すなわち、第１図においてＧ
１、Ｇ３、Ｇ４、Ｇ５、Ｇ６・・・・Ｇｍ（第８図には
０１〜Ｇ４までしか示されていないが実際は０１〜Ｇｍ
までの入力端子があるものとする。）が１′０”状態で
あり、Ｇ２が“１”状態である。
ら入力データを受けとる。すなわち、第１図においてＧ
１、Ｇ３、Ｇ４、Ｇ５、Ｇ６・・・・Ｇｍ（第８図には
０１〜Ｇ４までしか示されていないが実際は０１〜Ｇｍ
までの入力端子があるものとする。）が１′０”状態で
あり、Ｇ２が“１”状態である。
この図示した例ではチップＩ１０の表示は同一であるが
、冗長ワード記憶手段にワード記憶手段＃２が置き換え
られている。この置き換えは、レベル感知走査入力デー
タｌ１０（走査入力線）から各ランチＬ２ヘシフトされ
たデータを介して行なわれる。
、冗長ワード記憶手段にワード記憶手段＃２が置き換え
られている。この置き換えは、レベル感知走査入力デー
タｌ１０（走査入力線）から各ランチＬ２ヘシフトされ
たデータを介して行なわれる。
マシンにおいて電子的に選択可能な特定の冗長アレイを
使用可能とする前に、マシンの起動手続として、冗長ア
レイに適当なデータをシフトさせておくことにより、冗
長アレイを適正な状態に初期化することが必要である。
使用可能とする前に、マシンの起動手続として、冗長ア
レイに適当なデータをシフトさせておくことにより、冗
長アレイを適正な状態に初期化することが必要である。
このため、個々のあり得べきアレイの状態に個別に対応
する一組の特定のデータを予め揃えておかねばならない
。もしすべての良好なアレイだけを使用するのでないな
ら、各マシンは個々な独自の初期化シーケンスを要する
だろう。また、自己補償特性を採用するなら、新たなマ
シン初期化シーケンスを生起させる必要がある。
する一組の特定のデータを予め揃えておかねばならない
。もしすべての良好なアレイだけを使用するのでないな
ら、各マシンは個々な独自の初期化シーケンスを要する
だろう。また、自己補償特性を採用するなら、新たなマ
シン初期化シーケンスを生起させる必要がある。
［実施例］
電子的に選択可能な冗長アレイは、シフトレジスタラッ
チ（ＳＲＬ）をワード選択手段として用いた設計構造を
採用するものである。第２図はシフトレジスタラッチの
ブロック図を示すものである。一般的には、シフトレジ
スタラッチは一対のラッチＬ１、Ｌ２からなる。第３図
は、第２図のシフトレジスタラッチをＮＡＮＤゲートと
インバータとで構成した回路図を示すものである。そし
て第４図に示すように、任意の数のシフトレジスタラッ
チ５ＲＬＩ〜５ＲＬ４を接続してシフトレジスタを形成
することができる。特に第４図は、単一チップ上に４個
のシフトレジスタラッチを接続したブロック図を示す。
チ（ＳＲＬ）をワード選択手段として用いた設計構造を
採用するものである。第２図はシフトレジスタラッチの
ブロック図を示すものである。一般的には、シフトレジ
スタラッチは一対のラッチＬ１、Ｌ２からなる。第３図
は、第２図のシフトレジスタラッチをＮＡＮＤゲートと
インバータとで構成した回路図を示すものである。そし
て第４図に示すように、任意の数のシフトレジスタラッ
チ５ＲＬＩ〜５ＲＬ４を接続してシフトレジスタを形成
することができる。特に第４図は、単一チップ上に４個
のシフトレジスタラッチを接続したブロック図を示す。
ランチＬ１、Ｌ２には複数のデータポートを設けること
ができる。その各データポートは、データ入力とクロッ
ク入力とにより状態が決定される。
ができる。その各データポートは、データ入力とクロッ
ク入力とにより状態が決定される。
すなわち、クロック入力にパルスが入力されると、デー
タ入力の論理状態がラッチに記憶される。第２図に示し
たランチＬ１は走査ポートを備えている。その走査ポー
トは走査データ入力（Ｉ）と走査クロック入力（Ａ）と
を有している。また、第１図のラッチＬ２も走査データ
ボートを備え、その走査データボートはラッチＬ１の出
力を入力するための端子と走査クロック入力（Ｂ）とよ
りなる。第４図の４段レジスタは次の結線により構成さ
れている＝ （１）すべてのシフトレジスタランチ５Ｒ
ＬＩ〜５ＲＬ４のクロック入力Ａに特定の外部クロック
Ａのチップパッドを接続すること、（ｉｉ）すべてのシ
フトレジスタラッチ５ＲＬ−８Ｒ，Ｌ４のクロック人力
Ｂに特定の外部クロックＢのチップパッドを接続するこ
と、（川）走査入力（ＩＮ）と称する特定のチップ入力
を、第１一段のシフトレジスタラッチＳＲ１の入カニに
接続すること、（ｉｖ）最終段のシフトレジスタラッチ
のラッチＬ２の出力を走査出力（ＯＵＴ）と称する特定
のチップパッドに接続すること。そして、走査入力と、
クロックＡと、クロックＢと、走査出力の各々に個別に
対応する複数のチップパッドの使用により、シフトレジ
スタを任意の所望の状態にプリセット（ロード）したり
、あるいはシフトレジスタの状態を見たり（アンロード
）することが可能となる。
タ入力の論理状態がラッチに記憶される。第２図に示し
たランチＬ１は走査ポートを備えている。その走査ポー
トは走査データ入力（Ｉ）と走査クロック入力（Ａ）と
を有している。また、第１図のラッチＬ２も走査データ
ボートを備え、その走査データボートはラッチＬ１の出
力を入力するための端子と走査クロック入力（Ｂ）とよ
りなる。第４図の４段レジスタは次の結線により構成さ
れている＝ （１）すべてのシフトレジスタランチ５Ｒ
ＬＩ〜５ＲＬ４のクロック入力Ａに特定の外部クロック
Ａのチップパッドを接続すること、（ｉｉ）すべてのシ
フトレジスタラッチ５ＲＬ−８Ｒ，Ｌ４のクロック人力
Ｂに特定の外部クロックＢのチップパッドを接続するこ
と、（川）走査入力（ＩＮ）と称する特定のチップ入力
を、第１一段のシフトレジスタラッチＳＲ１の入カニに
接続すること、（ｉｖ）最終段のシフトレジスタラッチ
のラッチＬ２の出力を走査出力（ＯＵＴ）と称する特定
のチップパッドに接続すること。そして、走査入力と、
クロックＡと、クロックＢと、走査出力の各々に個別に
対応する複数のチップパッドの使用により、シフトレジ
スタを任意の所望の状態にプリセット（ロード）したり
、あるいはシフトレジスタの状態を見たり（アンロード
）することが可能となる。
ラッチＬ１、Ｌ２の走査ポートは、一般的にはテスト用
、すなわち個々のシフトレジスタラッチのうち所望のも
のをロードまたはアンロードするためにのみ使用される
。また、ラッチＬ１、Ｌ２には（例えばレベル感知走査
の設計構造における）シフトレジスタラッチのシステム
の用途のためにデータボートを追加することができる。
、すなわち個々のシフトレジスタラッチのうち所望のも
のをロードまたはアンロードするためにのみ使用される
。また、ラッチＬ１、Ｌ２には（例えばレベル感知走査
の設計構造における）シフトレジスタラッチのシステム
の用途のためにデータボートを追加することができる。
その追加されるデータボートは第５図に示すように、ワ
ードライン入力（ＷＬ）と、システムクロック入力（Ｃ
）と、ゲート入力（Ｌ２）とからなる。第６図は、第５
図のブロック図をＮＡＮＤゲー１〜とインバータとで構
成した回路図を示すものである。
ードライン入力（ＷＬ）と、システムクロック入力（Ｃ
）と、ゲート入力（Ｌ２）とからなる。第６図は、第５
図のブロック図をＮＡＮＤゲー１〜とインバータとで構
成した回路図を示すものである。
さて、電子的に選択可能な冗長アレイを作動させるため
に、ランチＬ１には冗長ワードボートと呼ばれる特定の
データボートが設けられる。この冗長ワードボートは冗
長ワードライン入力（ＲＷＬ）と、クロックＣ入力と、
ゲート入力（−Ｌ２）とからなり、もしく−Ｌ２）入力
が論理″１”の状態にあるなら、クロックＣ入力にパル
スが供給されたときにラッチＬ１がＲＷＩ入力と等しい
状態に設定される。電子的に選択可能な冗長アレイ（Ｅ
ＳＲＡ）用ラッチのブロック図、及びそのブロック図を
ＮＡＮＤゲートとインバータで構成した回路図とは、第
７図と第８図とにそれぞれ示しである。
に、ランチＬ１には冗長ワードボートと呼ばれる特定の
データボートが設けられる。この冗長ワードボートは冗
長ワードライン入力（ＲＷＬ）と、クロックＣ入力と、
ゲート入力（−Ｌ２）とからなり、もしく−Ｌ２）入力
が論理″１”の状態にあるなら、クロックＣ入力にパル
スが供給されたときにラッチＬ１がＲＷＩ入力と等しい
状態に設定される。電子的に選択可能な冗長アレイ（Ｅ
ＳＲＡ）用ラッチのブロック図、及びそのブロック図を
ＮＡＮＤゲートとインバータで構成した回路図とは、第
７図と第８図とにそれぞれ示しである。
冗長ワード記憶手段に対する入力は適当なワードデータ
入力を選択するための論理ゲートによって制御される。
入力を選択するための論理ゲートによって制御される。
また、ラッチＬ２の相補出力（−Ｌ２）は、アレイデー
タ入力に対して選択ゲート動作を行うために使用される
。
タ入力に対して選択ゲート動作を行うために使用される
。
尚、第１図においては、説明の便宜上、ｎＸｍアレイを
ｎＸ４アレイとして図示しである。また、通常のアレイ
デコードラインやセレク１へラインや制御ラインはレベ
ル感知走査ラインとともに省略しである。というのは、
それらは電゛子的に選択可能な冗長アレイの概念によっ
て影響を受けないからである。
ｎＸ４アレイとして図示しである。また、通常のアレイ
デコードラインやセレク１へラインや制御ラインはレベ
ル感知走査ラインとともに省略しである。というのは、
それらは電゛子的に選択可能な冗長アレイの概念によっ
て影響を受けないからである。
さて、第１図の構成で、ワード＃２が少くとも一つの不
良なビットをもつものとしよう。また、シフトレジスタ
ラッチが第４図のように接続され、走査入力がシフトレ
ジスタラッチ５ＲＬＩに供給 。
良なビットをもつものとしよう。また、シフトレジスタ
ラッチが第４図のように接続され、走査入力がシフトレ
ジスタラッチ５ＲＬＩに供給 。
され、走査出力がシフトレジスタラッチＳＲＬから出力
されるとしよう。
されるとしよう。
そこで第９図に示すように、２准将号列″１１０１”が
シフトレジスタラッチの列に順次送り込まれてゆく場合
について見ると、このシーケンスの最終時点ではシフト
レジスタラッチ１．３．４のラッチＬ２には論理ｔｔ
Ｉ Ｉ＋の値が記憶され、一方シフトレジスタラツチ２
のラッチＬ２には論理“ＯＩ＋の値が記憶されている。
シフトレジスタラッチの列に順次送り込まれてゆく場合
について見ると、このシーケンスの最終時点ではシフト
レジスタラッチ１．３．４のラッチＬ２には論理ｔｔ
Ｉ Ｉ＋の値が記憶され、一方シフトレジスタラツチ２
のラッチＬ２には論理“ＯＩ＋の値が記憶されている。
このとき、冗長ワード記憶手段がワード＃２に接続した
レシーバＲからデータを受けとると、ワード＃２に接続
したランチＬ１は冗長ワード記憶手段からのデータのみ
を受けとることになる。それゆえ、ワード＃２のアレイ
が冗長ワード記憶手段によって置き換えられるが、この
置きかえはシフトレジスタラッチ５ＲＬＩ〜５ＲＬ４に
２進信号列“１１０１ ”が格納されている間は継続さ
れる。
レシーバＲからデータを受けとると、ワード＃２に接続
したランチＬ１は冗長ワード記憶手段からのデータのみ
を受けとることになる。それゆえ、ワード＃２のアレイ
が冗長ワード記憶手段によって置き換えられるが、この
置きかえはシフトレジスタラッチ５ＲＬＩ〜５ＲＬ４に
２進信号列“１１０１ ”が格納されている間は継続さ
れる。
すなわち電子的に選択可能な冗長アレイ（ＥＳＲＡ）の
配置がどのようであれ、アレイを使用する前にシフトレ
ジスタラッチを初期化するシーケンスを予め実行してお
くことが必要である。従つて、ＥＳＲＡを使用するマシ
ンにはすべて、マシン始動サイクルの一部としてアレイ
初期化シーケンスを組み込んでおかねばならない。よっ
て、−すべでのアレイが良好なＥＳＲＡに何らかの不良
ピッ１−が生じたなら、その不良′を克服するために初
期化シーケンスは変更されることになろう。
配置がどのようであれ、アレイを使用する前にシフトレ
ジスタラッチを初期化するシーケンスを予め実行してお
くことが必要である。従つて、ＥＳＲＡを使用するマシ
ンにはすべて、マシン始動サイクルの一部としてアレイ
初期化シーケンスを組み込んでおかねばならない。よっ
て、−すべでのアレイが良好なＥＳＲＡに何らかの不良
ピッ１−が生じたなら、その不良′を克服するために初
期化シーケンスは変更されることになろう。
［発明の効果］
以上のように、この発明によれば、メモリアレイにおい
て、シフトレジスタに送り込み２准将号列（例えば“１
１０・・・・１”）によって冗長アレイと置き換えるべ
きアレイを設定するようにしたので、アレイの電気的置
き換えの変更がきわめて容易になり、また一層コンピュ
ータ制御に適したものとなる。
て、シフトレジスタに送り込み２准将号列（例えば“１
１０・・・・１”）によって冗長アレイと置き換えるべ
きアレイを設定するようにしたので、アレイの電気的置
き換えの変更がきわめて容易になり、また一層コンピュ
ータ制御に適したものとなる。
第１図は、本願発明に基づく電子的に制御可能な冗長ア
レイの実施例のブロック図、 第２図は、周知のレベル感知走査（Ｌ Ｓ Ｓ Ｄ）技
術と規則とに基づく入出力信号線を備えたシフトレジス
タラッチのブロック図、 第３図は、第２図のブロック図をＮＡＮＤゲートとイン
バータとで構成した回路図、 第４図は、周知のＬＳＳＤ技術と規則とに基づく少くと
も４個のシフトレジスタラッチを接続したブロック図、 第５図は、本願発明に基づく、ゲートされるワードポー
トを備えたシフトレジスタラッチのブロック図、 第６図は、第５図のブロック図をＮＡＮＤゲートとイン
バータとで構成した回路図、 第７図は、本願発明と、周知のＬ Ｓ Ｓ Ｄ技術及び
規則とに基づき、ゲートされるワードポート及びゲート
される冗長ワードポートとを備えたシフトレジスタラッ
チのブロック図、 第８図は、第７図のブロック図をＮＡＮＤゲートとイン
バータとで構成した回路図、 第９図は、第１図の実施例に基づき、本願発明の詳細な
説明するための信号波形のタイムチャートである。 ワード＃１〜＃４の記憶手段：第１記憶手段、冗長ワー
ドの記憶手段：第２記憶手段、Ｌｌ、Ｌ２：第１切換手
段及びシフトレジスタ手段、ＮＡＮＤ論理回路（第１図
）：第２切換手段。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 １） 次 生 （外１名） 第２図 第３図 第４図 第７図 第９図 第８図 手続補正書動式） 昭和６０年５り／７日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和６０年 特許願 第５１４３号 ２、発明の名称 冗長メモリアレイ ３、補正をする者 事件との関係 特許出願人 ４、代理人 ６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 明細書第５ページ第１行目から第１３行目までの記載を
以下のように補正する：
レイの実施例のブロック図、 第２図は、周知のレベル感知走査（Ｌ Ｓ Ｓ Ｄ）技
術と規則とに基づく入出力信号線を備えたシフトレジス
タラッチのブロック図、 第３図は、第２図のブロック図をＮＡＮＤゲートとイン
バータとで構成した回路図、 第４図は、周知のＬＳＳＤ技術と規則とに基づく少くと
も４個のシフトレジスタラッチを接続したブロック図、 第５図は、本願発明に基づく、ゲートされるワードポー
トを備えたシフトレジスタラッチのブロック図、 第６図は、第５図のブロック図をＮＡＮＤゲートとイン
バータとで構成した回路図、 第７図は、本願発明と、周知のＬ Ｓ Ｓ Ｄ技術及び
規則とに基づき、ゲートされるワードポート及びゲート
される冗長ワードポートとを備えたシフトレジスタラッ
チのブロック図、 第８図は、第７図のブロック図をＮＡＮＤゲートとイン
バータとで構成した回路図、 第９図は、第１図の実施例に基づき、本願発明の詳細な
説明するための信号波形のタイムチャートである。 ワード＃１〜＃４の記憶手段：第１記憶手段、冗長ワー
ドの記憶手段：第２記憶手段、Ｌｌ、Ｌ２：第１切換手
段及びシフトレジスタ手段、ＮＡＮＤ論理回路（第１図
）：第２切換手段。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 １） 次 生 （外１名） 第２図 第３図 第４図 第７図 第９図 第８図 手続補正書動式） 昭和６０年５り／７日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和６０年 特許願 第５１４３号 ２、発明の名称 冗長メモリアレイ ３、補正をする者 事件との関係 特許出願人 ４、代理人 ６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 明細書第５ページ第１行目から第１３行目までの記載を
以下のように補正する：
Claims (3)
- （１）データを入力して記憶し、記憶データを指令に応
答して出力するための複数の第１記憶手段と。 データを入力して記憶し、記憶データを指令に応答して
出力するための少くとも一つの第２記憶手段と、 上記第１記憶手段の出力データを個別に外部に供給する
ための複数の出力端子と、 上記第１記憶手段に個別に接続され、デジタル信号に応
答してその個別の第１記憶手段の記憶データを上記出力
端子から出力させる第１の状態と、該出力端子から該記
憶データのかわりに上記第２記憶手段の記憶データを出
力させる第２の状態の・うちの一方に切換えるための複
数の第１切換手段と、 上記第１切換手段の上記第２の状態に応答して、該第１
切換手段に接続された第１記憶手段の入力を上記第２記
憶手段に入力させるための第２切換手段と、 上記複数の第１切換手段に個別にデジタル信号を供給す
るための複数の単位レジスタを有するシフトレジスタ手
段、 とを具備する冗長メモリアレイ。 - （２）上記第１記憶手段と上記第２記憶手段とがｍＸｎ
（ｍ、ｎは正の整数）の読み取り・書き込み可能なメ
モリアレイからなる特許請求の範囲第（１）項の冗長メ
モリアレイ。 - （３）上記シフトレジスタ手段と上記第１切換手段とが
上記第１記憶手段の個数に等しい段数のシフトレジスタ
ラッチからなる特許請求の範囲第（１）又は第（２）項
の冗長メモリアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US597958 | 1984-04-09 | ||
| US06/597,958 US4581739A (en) | 1984-04-09 | 1984-04-09 | Electronically selectable redundant array (ESRA) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60220445A true JPS60220445A (ja) | 1985-11-05 |
| JPH0750450B2 JPH0750450B2 (ja) | 1995-05-31 |
Family
ID=24393662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60005143A Expired - Lifetime JPH0750450B2 (ja) | 1984-04-09 | 1985-01-17 | 冗長メモリアレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4581739A (ja) |
| EP (1) | EP0158006A3 (ja) |
| JP (1) | JPH0750450B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244238A (ja) * | 1988-12-15 | 1990-09-28 | Sanyo Electric Co Ltd | コンピュータシステム |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2632731B2 (ja) * | 1989-08-02 | 1997-07-23 | 三菱電機株式会社 | 集積回路装置 |
| US5003204A (en) * | 1989-12-19 | 1991-03-26 | Bull Hn Information Systems Inc. | Edge triggered D-type flip-flop scan latch cell with recirculation capability |
| US5161157A (en) * | 1990-03-12 | 1992-11-03 | Xicor, Inc. | Field-programmable redundancy apparatus for memory arrays |
| US5153880A (en) * | 1990-03-12 | 1992-10-06 | Xicor, Inc. | Field-programmable redundancy apparatus for memory arrays |
| US5153882A (en) * | 1990-03-29 | 1992-10-06 | National Semiconductor Corporation | Serial scan diagnostics apparatus and method for a memory device |
| US5177744A (en) * | 1990-09-04 | 1993-01-05 | International Business Machines Corporation | Method and apparatus for error recovery in arrays |
| US5528601A (en) * | 1994-09-16 | 1996-06-18 | International Business Machines Corporation | Scannable latch for multiplexor control |
| GB2290895A (en) * | 1995-04-10 | 1996-01-10 | Memory Corp Plc | Shift register with comparator |
| US5576651A (en) * | 1995-05-22 | 1996-11-19 | International Business Machines Corporation | Static/dynamic flip-flop |
| US6058052A (en) * | 1997-08-21 | 2000-05-02 | Cypress Semiconductor Corp. | Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area |
| US6198675B1 (en) | 1998-12-23 | 2001-03-06 | Cray Inc. | RAM configurable redundancy |
| US6363020B1 (en) | 1999-12-06 | 2002-03-26 | Virage Logic Corp. | Architecture with multi-instance redundancy implementation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208694A (en) * | 1981-06-16 | 1982-12-21 | Nippon Telegr & Teleph Corp <Ntt> | Switching system of storage cell array |
Family Cites Families (20)
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|---|---|---|---|---|
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| US3434116A (en) * | 1966-06-15 | 1969-03-18 | Ibm | Scheme for circumventing bad memory cells |
| US3633175A (en) * | 1969-05-15 | 1972-01-04 | Honeywell Inc | Defect-tolerant digital memory system |
| DE1963895C3 (de) * | 1969-06-21 | 1973-11-29 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Datenspeicher und Datenspeicher anste'uerschaltung |
| SE358755B (ja) * | 1972-06-09 | 1973-08-06 | Ericsson Telefon Ab L M | |
| US3783254A (en) * | 1972-10-16 | 1974-01-01 | Ibm | Level sensitive logic system |
| US3845476A (en) * | 1972-12-29 | 1974-10-29 | Ibm | Monolithic memory using partially defective chips |
| US3898443A (en) * | 1973-10-29 | 1975-08-05 | Bell Telephone Labor Inc | Memory fault correction system |
| GB1472885A (en) * | 1974-05-01 | 1977-05-11 | Int Computers Ltd | Digital code conversion arrangements |
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| US4310901A (en) * | 1979-06-11 | 1982-01-12 | Electronic Memories & Magnetics Corporation | Address mapping for memory |
| US4376300A (en) * | 1981-01-02 | 1983-03-08 | Intel Corporation | Memory system employing mostly good memories |
| US4412327A (en) * | 1981-02-25 | 1983-10-25 | Western Electric Company, Inc. | Test circuit for checking memory output state continuously during time window |
| US4429389A (en) * | 1981-05-26 | 1984-01-31 | Burroughs Corporation | Test pattern address generator |
| US4460997A (en) * | 1981-07-15 | 1984-07-17 | Pacific Western Systems Inc. | Memory tester having memory repair analysis capability |
| US4460999A (en) * | 1981-07-15 | 1984-07-17 | Pacific Western Systems, Inc. | Memory tester having memory repair analysis under pattern generator control |
| US4450559A (en) * | 1981-12-24 | 1984-05-22 | International Business Machines Corporation | Memory system with selective assignment of spare locations |
| US4475194A (en) * | 1982-03-30 | 1984-10-02 | International Business Machines Corporation | Dynamic replacement of defective memory words |
| US4488298A (en) * | 1982-06-16 | 1984-12-11 | International Business Machines Corporation | Multi-bit error scattering arrangement to provide fault tolerant semiconductor static memories |
| US4523313A (en) * | 1982-12-17 | 1985-06-11 | Honeywell Information Systems Inc. | Partial defective chip memory support system |
-
1984
- 1984-04-09 US US06/597,958 patent/US4581739A/en not_active Expired - Fee Related
-
1985
- 1985-01-17 EP EP85100409A patent/EP0158006A3/en not_active Ceased
- 1985-01-17 JP JP60005143A patent/JPH0750450B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208694A (en) * | 1981-06-16 | 1982-12-21 | Nippon Telegr & Teleph Corp <Ntt> | Switching system of storage cell array |
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| JPH02244238A (ja) * | 1988-12-15 | 1990-09-28 | Sanyo Electric Co Ltd | コンピュータシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0158006A3 (en) | 1988-10-05 |
| JPH0750450B2 (ja) | 1995-05-31 |
| EP0158006A2 (en) | 1985-10-16 |
| US4581739A (en) | 1986-04-08 |
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