JPH03204054A - 部分的に欠陥のあるメモリ・チツプを用いたメモリ - Google Patents
部分的に欠陥のあるメモリ・チツプを用いたメモリInfo
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- JPH03204054A JPH03204054A JP2292231A JP29223190A JPH03204054A JP H03204054 A JPH03204054 A JP H03204054A JP 2292231 A JP2292231 A JP 2292231A JP 29223190 A JP29223190 A JP 29223190A JP H03204054 A JPH03204054 A JP H03204054A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、部分的に欠陥のあるメモリ・チップ（すなわ
ち、欠陥のある記憶セルをいくつか含むメモリ・チップ
）で構成されたコンピュータ・メモリに関するものであ
る。
ち、欠陥のある記憶セルをいくつか含むメモリ・チップ
）で構成されたコンピュータ・メモリに関するものであ
る。
Ｂ、従来の技術
モノリンツク・メモリの場合、複数個の記憶セルが１個
のシリコン・ウェハ上に形成され、その後ウェハが、チ
ップと称する多数のより小さな単位に切断される。この
チップが、集積回路（ＩＣと略す）モジュール内にパッ
ケージされた基板上に配置される。ＩＣモジュールはプ
リント回路メモリ・カードにはんだ付けされて、コンピ
ュータ・メモリの基本構成部品を形成する。モノリシッ
ク・チップの製造中に、記憶セルのいくつがが欠陥品に
なる可能性がある。たとえば、メモリ・チップに局所的
な欠陥が発生して、複数の記憶セルが欠陥品になること
がある。いくつかの欠陥のある記憶セルを有するメモリ
・チップ全体を不合格にせず、このような部分的に欠陥
のあるメモリ・チップをコンピュータ・メモリに利用す
ることが知られている。
のシリコン・ウェハ上に形成され、その後ウェハが、チ
ップと称する多数のより小さな単位に切断される。この
チップが、集積回路（ＩＣと略す）モジュール内にパッ
ケージされた基板上に配置される。ＩＣモジュールはプ
リント回路メモリ・カードにはんだ付けされて、コンピ
ュータ・メモリの基本構成部品を形成する。モノリシッ
ク・チップの製造中に、記憶セルのいくつがが欠陥品に
なる可能性がある。たとえば、メモリ・チップに局所的
な欠陥が発生して、複数の記憶セルが欠陥品になること
がある。いくつかの欠陥のある記憶セルを有するメモリ
・チップ全体を不合格にせず、このような部分的に欠陥
のあるメモリ・チップをコンピュータ・メモリに利用す
ることが知られている。
たとえば、米国特許第３７８１８２６号明細書は、部分
的に欠陥のあるメモリ・チップをメモリ・アレイ・カー
ド上に配置し、メモリ・アドレス・レジスタとアレイ・
カードの間に論理回路を設けたシステムを開示している
。この論理回路は、レジスタからの各アドレス出力を変
換して、メモリ・チップの欠陥領域内の記憶セルのアド
レッシングを防止する。チップの欠陥領域内の記憶セル
に対応するアドレスがレジスタから出力された場合、論
理回路はそのアドレスをチップの欠陥のない領域内の記
憶セルのアドレスに変換する。このようにすると、欠陥
のある記憶セルがアクセスされない。米国特許第３７３
５３６８号明細書および米国特許第３７１４６３７号明
細書は、部分的に欠陥のあるメモリ・チップを利用する
コンピュータ・メモリ・システムのさらに別の例である
。
的に欠陥のあるメモリ・チップをメモリ・アレイ・カー
ド上に配置し、メモリ・アドレス・レジスタとアレイ・
カードの間に論理回路を設けたシステムを開示している
。この論理回路は、レジスタからの各アドレス出力を変
換して、メモリ・チップの欠陥領域内の記憶セルのアド
レッシングを防止する。チップの欠陥領域内の記憶セル
に対応するアドレスがレジスタから出力された場合、論
理回路はそのアドレスをチップの欠陥のない領域内の記
憶セルのアドレスに変換する。このようにすると、欠陥
のある記憶セルがアクセスされない。米国特許第３７３
５３６８号明細書および米国特許第３７１４６３７号明
細書は、部分的に欠陥のあるメモリ・チップを利用する
コンピュータ・メモリ・システムのさらに別の例である
。
コンピュータ・メモリ・システム内で部分的に欠陥のあ
るメモリ・チップを利用することは一般に知られている
が、このような既知のシステムには、部分的に欠陥のあ
るメモリ・チップが互いにピンの互換性がないという欠
点がある。詳細に言えば、数個の部分的に欠陥のあるチ
ップを、フルサイズのメモリ・チップ（すなわち、欠陥
のある記憶セルを含まないメモリ・チップ）の等価物と
して実施する場合、部分的に欠陥のある各チップは、別
々のチップ選択ピンを介して別々のチップ選択信号を受
け取り、それによって複数の部分的に欠陥のあるチップ
が同時に選択され同時に出力することを防止する。部分
的に欠陥のあるメモリ・チップは別々のチップ選択ピン
を有するので、これらのメモリ・チップは互いにピンの
互換性がなく、これを集積して、ピン配列および機能の
点で１個のフルサイズ・メモリ・チップと等価なメモリ
構成部品を形成することはできない。
るメモリ・チップを利用することは一般に知られている
が、このような既知のシステムには、部分的に欠陥のあ
るメモリ・チップが互いにピンの互換性がないという欠
点がある。詳細に言えば、数個の部分的に欠陥のあるチ
ップを、フルサイズのメモリ・チップ（すなわち、欠陥
のある記憶セルを含まないメモリ・チップ）の等価物と
して実施する場合、部分的に欠陥のある各チップは、別
々のチップ選択ピンを介して別々のチップ選択信号を受
け取り、それによって複数の部分的に欠陥のあるチップ
が同時に選択され同時に出力することを防止する。部分
的に欠陥のあるメモリ・チップは別々のチップ選択ピン
を有するので、これらのメモリ・チップは互いにピンの
互換性がなく、これを集積して、ピン配列および機能の
点で１個のフルサイズ・メモリ・チップと等価なメモリ
構成部品を形成することはできない。
Ｃ０発明が解決しようとする課題
本発明の全般的な目的は、部分的に欠陥のあるメモリ構
成部品を利用したメモリを提供することである。
成部品を利用したメモリを提供することである。
本発明のより具体的な目的は、互いにピンの互換性があ
り、それにより、部分的に欠陥のあるメモリ・チップを
集積して、ピン配列および機能の点で欠陥のある記憶セ
ルを含まない１個のフルサイズ・メモリ・チップと等価
なメモリ構成部品を形成することのできる、部分的に欠
陥のあるメモリ・チップを利用したコンピュータ・メモ
リを提供することである。
り、それにより、部分的に欠陥のあるメモリ・チップを
集積して、ピン配列および機能の点で欠陥のある記憶セ
ルを含まない１個のフルサイズ・メモリ・チップと等価
なメモリ構成部品を形成することのできる、部分的に欠
陥のあるメモリ・チップを利用したコンピュータ・メモ
リを提供することである。
本発明のもう１つの目的は、部分的に欠陥のあるメモリ
構成部品を利用し、メモリ・カード上で容易に実施でき
る、コンピュータ・メモリを提供することである。
構成部品を利用し、メモリ・カード上で容易に実施でき
る、コンピュータ・メモリを提供することである。
００課題を解決するための手段
前記その他の目的は、本発明のメモリ・デバイスによっ
て達成される。このメモリ・デバイスは、それぞれ少な
くとも１個の欠陥のある記憶セルを有し、複数の欠陥の
あるメモリ・チップの正常に機能する欠陥のない記憶セ
ルの総数が、正常に機能する記憶セルのみを有し欠陥の
ある記憶セルを含まない１個のフルサイズ・メモリ・チ
ップと等しい、複数のメモリ・チップと、前記の各メモ
リ・チップに設けられたメモリ・チップの記憶セルのう
ちの選択された１つがアクセスされることを示すアドレ
ス信号を受け取るための手段と、受け取ったアドレス信
号に対応する正常に機能する記憶セルを有するメモリ・
チップのみを動作可能にし、受け取ったアドレス信号に
対応する欠陥のある記憶セルを有するメモリ・チップは
すべて動作不能にするための制御回路手段と を含む。
て達成される。このメモリ・デバイスは、それぞれ少な
くとも１個の欠陥のある記憶セルを有し、複数の欠陥の
あるメモリ・チップの正常に機能する欠陥のない記憶セ
ルの総数が、正常に機能する記憶セルのみを有し欠陥の
ある記憶セルを含まない１個のフルサイズ・メモリ・チ
ップと等しい、複数のメモリ・チップと、前記の各メモ
リ・チップに設けられたメモリ・チップの記憶セルのう
ちの選択された１つがアクセスされることを示すアドレ
ス信号を受け取るための手段と、受け取ったアドレス信
号に対応する正常に機能する記憶セルを有するメモリ・
チップのみを動作可能にし、受け取ったアドレス信号に
対応する欠陥のある記憶セルを有するメモリ・チップは
すべて動作不能にするための制御回路手段と を含む。
本発明による制御回路は、異なる各種のサイズのメモリ
・チップのチップ・ドライバ回路を制御するように実施
することができる。たとえば、この制御回路は、１／４
サイズのメモリ・チップ、１／２サイズのメモリ・チッ
プ、３／４サイズのメモリ・チップ、またはフルサイズ
のメモリ・チップのチップ・ドライバ回路を制御するよ
うに実施することができる。１／４サイズのメモリ・チ
ップとは、記憶セルの総数のうち１／４だけが正常に機
能する（すなわち、記憶セルの３／４が欠陥品である）
メモリ・チップを指す。１／２サイズのメモリ・チップ
とは、記憶セルの半分が正常に機能し、記憶セルの半分
が欠陥があるメモリ・チップを指す。３／４サイズのメ
モリ・チップとは、記憶セルの総数の３／４が正常に機
能し、残りの１／４の記憶セルが欠陥があるメモリ・チ
ップを指す。フルサイズのメモリ・チップとは、記憶セ
ルのすべてが正常に機能するメモリ・チップを指す。
・チップのチップ・ドライバ回路を制御するように実施
することができる。たとえば、この制御回路は、１／４
サイズのメモリ・チップ、１／２サイズのメモリ・チッ
プ、３／４サイズのメモリ・チップ、またはフルサイズ
のメモリ・チップのチップ・ドライバ回路を制御するよ
うに実施することができる。１／４サイズのメモリ・チ
ップとは、記憶セルの総数のうち１／４だけが正常に機
能する（すなわち、記憶セルの３／４が欠陥品である）
メモリ・チップを指す。１／２サイズのメモリ・チップ
とは、記憶セルの半分が正常に機能し、記憶セルの半分
が欠陥があるメモリ・チップを指す。３／４サイズのメ
モリ・チップとは、記憶セルの総数の３／４が正常に機
能し、残りの１／４の記憶セルが欠陥があるメモリ・チ
ップを指す。フルサイズのメモリ・チップとは、記憶セ
ルのすべてが正常に機能するメモリ・チップを指す。
このような「部分的に欠陥のある」メモリ・チップがフ
ルサイズのメモリ・チップの等価物として機能するため
には、組み合わせたチップの正常に機能する記憶セルの
総数がフルサイズのメモリ・チップの記憶セルの数と等
しくなるように、チップを「組み合わせ」ることか必要
である。たとえば、２個の１／２サイズのメモリ・チッ
プを組み合わせて、１個のフルサイズのチップの等価物
を提供することができる。なぜならば、２個の１／２サ
イズのメモリ・チップの正常に機能する記憶セルの総数
は、１個のフルサイズのメモリ・チップの正常に機能す
る記憶セルの総数と等しいからである。同様に、１個の
１／４サイズのメモリ・チップと１個の３／４サイズの
メモリ・チップを組み合わせて、１個のフルサイズのメ
モリ・チップの等価物を提供することができる。
ルサイズのメモリ・チップの等価物として機能するため
には、組み合わせたチップの正常に機能する記憶セルの
総数がフルサイズのメモリ・チップの記憶セルの数と等
しくなるように、チップを「組み合わせ」ることか必要
である。たとえば、２個の１／２サイズのメモリ・チッ
プを組み合わせて、１個のフルサイズのチップの等価物
を提供することができる。なぜならば、２個の１／２サ
イズのメモリ・チップの正常に機能する記憶セルの総数
は、１個のフルサイズのメモリ・チップの正常に機能す
る記憶セルの総数と等しいからである。同様に、１個の
１／４サイズのメモリ・チップと１個の３／４サイズの
メモリ・チップを組み合わせて、１個のフルサイズのメ
モリ・チップの等価物を提供することができる。
Ｅ、実施例
第１図は、本発明によるメモリ・デバイスの新奇なチッ
プ・ドライバ制御回路の第１の実施例を示す図である。
プ・ドライバ制御回路の第１の実施例を示す図である。
制御回路１は、１／２サイズまたはフルサイズのメモリ
・チップのチップ・ドライバ回路１６を制御し、３個の
インバータ■１〜Ｉ３．１対のスイッチＳ１およびＳ２
、アドレス・ステア・ヒユーズ回路２．１／２が正常な
ヒユーズ回路１０、列アドレス捕捉／保持回路８、およ
び４個のＮＡＮＤゲート４．６．１２．１４を含む。制
御回路１の出力は、チップ・ドライバ回路１６にイネー
ブル／ディスエーブル信号を提供する。より詳細には、
制御回路１からのハイ出力信号は、ドライバ回路１６を
動作可能にして、メモリ・チップから選択されたデータ
をドライブさせる。当技術分野で既知のように、各メモ
リ・チップには、選択された記憶セルに対応するデータ
をそのメモリ・チップから出力させるためのチップ・ド
ライバ回路（しばしば「オフ・チップ・ドライバ」と称
する）が付随する。制御回路１からのハイ出力信号は、
チップ・ドライバ１６を動作可能にして、チップからデ
ータを出力させる。制御回路１からのロー出力信号は、
チップ・ドライバ１６を動作不能にして、チップからデ
ータが出力されることを防止する。この動作を以下に詳
細に説明する。
・チップのチップ・ドライバ回路１６を制御し、３個の
インバータ■１〜Ｉ３．１対のスイッチＳ１およびＳ２
、アドレス・ステア・ヒユーズ回路２．１／２が正常な
ヒユーズ回路１０、列アドレス捕捉／保持回路８、およ
び４個のＮＡＮＤゲート４．６．１２．１４を含む。制
御回路１の出力は、チップ・ドライバ回路１６にイネー
ブル／ディスエーブル信号を提供する。より詳細には、
制御回路１からのハイ出力信号は、ドライバ回路１６を
動作可能にして、メモリ・チップから選択されたデータ
をドライブさせる。当技術分野で既知のように、各メモ
リ・チップには、選択された記憶セルに対応するデータ
をそのメモリ・チップから出力させるためのチップ・ド
ライバ回路（しばしば「オフ・チップ・ドライバ」と称
する）が付随する。制御回路１からのハイ出力信号は、
チップ・ドライバ１６を動作可能にして、チップからデ
ータを出力させる。制御回路１からのロー出力信号は、
チップ・ドライバ１６を動作不能にして、チップからデ
ータが出力されることを防止する。この動作を以下に詳
細に説明する。
制御回路１は、チップ・アドレス信号のアドレス・ビッ
トＡｘとパルス信号ＴＣＥを受け取る。
トＡｘとパルス信号ＴＣＥを受け取る。
アドレス・ビットＡｘは、全メモリ・アドレス信号のう
ちの指示された１ビットに対応する。パルス信号ＴＣＥ
の立上りは、列アドレス捕捉／保持回路８とＮＡＮＤゲ
ート４．６．１４の動作を同期させる働きをする。
ちの指示された１ビットに対応する。パルス信号ＴＣＥ
の立上りは、列アドレス捕捉／保持回路８とＮＡＮＤゲ
ート４．６．１４の動作を同期させる働きをする。
アドレス・ステア・ヒユーズ回路２と１／２が正常なヒ
ユーズ回路１０は、メモリ・チップの製造および試験の
際に、回路２および１０内の当該のヒユーズを「焼き切
ら」ない限り、それぞれロー出力信号を提供する。これ
らのヒユーズを焼き切ったときは、回路２および１０は
ハイ出力信号を提供する。
ユーズ回路１０は、メモリ・チップの製造および試験の
際に、回路２および１０内の当該のヒユーズを「焼き切
ら」ない限り、それぞれロー出力信号を提供する。これ
らのヒユーズを焼き切ったときは、回路２および１０は
ハイ出力信号を提供する。
アドレス・ステア・ヒユーズ回路２は、スイッチＳ１お
よびＳ２の位置を制御する働きをする。
よびＳ２の位置を制御する働きをする。
実際にはこれらのスイッチは、回路２の出力を受け取る
ようにゲート電極が互いに結合されたＦＥＴデバイスか
らなっているが、説明を簡単にするため、第１図ではこ
れらを機械式スイッチとして図示しである。スイッチＳ
１およびＳ２は、それぞれ上側の位置（第１図では実線
で示す）または下側の位置（第１図では破線で示す）に
両者が同時に切り替えられるように、互いに結合されて
いる。すなわち、一方のスイッチが下側の位置に切り替
えられている間に、他方のスイッチが上側の位置に切り
替えられることはない。したがって、ヒユーズ回路２は
、メモリ・チップの製造および試験の際に回路２のヒユ
ーズを焼き切ったか否かに応じて、スイッチＳ１および
Ｓ２の両者をそれぞれ上側または下側の位置に切り替え
る働きをする。
ようにゲート電極が互いに結合されたＦＥＴデバイスか
らなっているが、説明を簡単にするため、第１図ではこ
れらを機械式スイッチとして図示しである。スイッチＳ
１およびＳ２は、それぞれ上側の位置（第１図では実線
で示す）または下側の位置（第１図では破線で示す）に
両者が同時に切り替えられるように、互いに結合されて
いる。すなわち、一方のスイッチが下側の位置に切り替
えられている間に、他方のスイッチが上側の位置に切り
替えられることはない。したがって、ヒユーズ回路２は
、メモリ・チップの製造および試験の際に回路２のヒユ
ーズを焼き切ったか否かに応じて、スイッチＳ１および
Ｓ２の両者をそれぞれ上側または下側の位置に切り替え
る働きをする。
次にチップ・ドライバ制御回路１の動作を説明する。
指示されたアドレス・ビットＡｘがローでアルと仮定し
、さらに、スイッチＳ１およびＳ２が、第１図に実線で
示すように、それぞれ上側の位置に切り替えられている
と仮定する。
、さらに、スイッチＳ１およびＳ２が、第１図に実線で
示すように、それぞれ上側の位置に切り替えられている
と仮定する。
ロー信号（アドレス・ビットＡｘに対応する）は、スイ
ッチＳ１を介してＮＡＮＤゲート４の第１人力に供給さ
れ、ハイ信号はインバータ１１およびスイッチＳ２を介
してＮＡＮＤゲート６の第１人力に供給される。ＮＡＮ
Ｄゲート４および６の他方の入力はどちらもハイ・クロ
ック信号ＴＣＥを受け取る。ＮＡＮＤゲート４の第１人
力がローなので、ゲート４は、アドレス・ビットＡｘの
補数に対応するハイ信号ＡｘＣを出力する。ＮＡＮＤゲ
ート６の入力は共にハイなので、ゲート６はアドレス・
ビットＡｘの真数を表すロー信号ＡｘＴを出力する。Ｎ
ＡＮＤゲート４および６はアドレス・ピッ）Ａｘに対す
る真数／補数発生器を構成する。アドレス・ビットＡｘ
の真数および補数値は、チップの記憶セルを選択する前
に、完全な７ＰＬ／ス信号を受け取る、チップのアドレ
ス制御部分（すなわち、チップのアレイ・デコーダ部分
）に供給される。
ッチＳ１を介してＮＡＮＤゲート４の第１人力に供給さ
れ、ハイ信号はインバータ１１およびスイッチＳ２を介
してＮＡＮＤゲート６の第１人力に供給される。ＮＡＮ
Ｄゲート４および６の他方の入力はどちらもハイ・クロ
ック信号ＴＣＥを受け取る。ＮＡＮＤゲート４の第１人
力がローなので、ゲート４は、アドレス・ビットＡｘの
補数に対応するハイ信号ＡｘＣを出力する。ＮＡＮＤゲ
ート６の入力は共にハイなので、ゲート６はアドレス・
ビットＡｘの真数を表すロー信号ＡｘＴを出力する。Ｎ
ＡＮＤゲート４および６はアドレス・ピッ）Ａｘに対す
る真数／補数発生器を構成する。アドレス・ビットＡｘ
の真数および補数値は、チップの記憶セルを選択する前
に、完全な７ＰＬ／ス信号を受け取る、チップのアドレ
ス制御部分（すなわち、チップのアレイ・デコーダ部分
）に供給される。
列アドレス捕捉／保持回路８は、入力信号としてスイッ
チＳ２からハイ信号を受け取り、クロック・パルスＴＣ
Ｅの次の立上りまでハイ入力信号を出力する曇きをする
。したがって、捕捉／保持回路８は、Ｄ型ラッチ回路と
して実施できる。回路８からのハイ出力は、インバータ
Ｉ２によって反転されてロー信号になり、インバータＩ
２がらのロー信号は、ＮＡＮＤゲート１２の第１人力に
供給される。１／２サイズのメモリ・チップの場合、ヒ
ユーズ回路１０のヒユーズを焼き切って、回路１０がＮ
ＡＮＤゲート１２の他方の入力にハイ信号を供給するよ
うにする。ＮＡＮＤゲート１２の第１人力はロー人力信
号を受け取るので、ゲート１２はＮＡＮＤゲート１４の
第１人力にハイ信号を出力する。ＮＡＮＤゲート１４の
他方の入力は、ハイ・クロック信号ＴＣＥを受け取る。
チＳ２からハイ信号を受け取り、クロック・パルスＴＣ
Ｅの次の立上りまでハイ入力信号を出力する曇きをする
。したがって、捕捉／保持回路８は、Ｄ型ラッチ回路と
して実施できる。回路８からのハイ出力は、インバータ
Ｉ２によって反転されてロー信号になり、インバータＩ
２がらのロー信号は、ＮＡＮＤゲート１２の第１人力に
供給される。１／２サイズのメモリ・チップの場合、ヒ
ユーズ回路１０のヒユーズを焼き切って、回路１０がＮ
ＡＮＤゲート１２の他方の入力にハイ信号を供給するよ
うにする。ＮＡＮＤゲート１２の第１人力はロー人力信
号を受け取るので、ゲート１２はＮＡＮＤゲート１４の
第１人力にハイ信号を出力する。ＮＡＮＤゲート１４の
他方の入力は、ハイ・クロック信号ＴＣＥを受け取る。
ＮＡＮＤゲート１４の入力は両方ともハイであるため、
インバータＩ３はロー信号を受け取る。インバータエ３
はＮＡＮＤゲート１４からロー信号を受け取って、チッ
プ・ドライバ１６にハイのイネーブル信号を出力する。
インバータＩ３はロー信号を受け取る。インバータエ３
はＮＡＮＤゲート１４からロー信号を受け取って、チッ
プ・ドライバ１６にハイのイネーブル信号を出力する。
このハイのイネーブル信号は、チップ・ドライバ１６を
動作可能にして、全アドレス信号（すなわち、アドレス
信号の全ビット）に対応するデータをメモリ・チップか
ら出力させる。
動作可能にして、全アドレス信号（すなわち、アドレス
信号の全ビット）に対応するデータをメモリ・チップか
ら出力させる。
アドレス・ビットＡｘがハイである場゛合、Ｄ型ラッチ
回路８はロー信号を受け取ってローの信号を出力し、Ｎ
ＡＮＤゲート４および６はそれぞれローとハイの信号を
出力することになる。ＮＡＮＤゲート４の出力ＡｘＣお
よびＮＡＮＤゲート６の出力ＡｘＴは、それぞれＡｘの
ハイの値に対する補数値と真数値に対応する。次にＮＡ
ＮＤゲート１２は、インバータ■２とヒユーズ回路１０
の両者からハイ入力を受け取る。この場合、ＮＡＮＤゲ
ート１２への入力は両方ともハイであるため、ゲート１
２はＮＡＮＤゲート１４の第１入力にロー信号を出力し
、ＮＡＮＤゲート１４はインバータＩ３にハイ信号を出
力することになる。次にインバータＩ３は、チップ・ド
ライバ１６にローのディスエーブル信号を出力し、それ
によってメモリ・チップからデータが出力されるのを防
止する。
回路８はロー信号を受け取ってローの信号を出力し、Ｎ
ＡＮＤゲート４および６はそれぞれローとハイの信号を
出力することになる。ＮＡＮＤゲート４の出力ＡｘＣお
よびＮＡＮＤゲート６の出力ＡｘＴは、それぞれＡｘの
ハイの値に対する補数値と真数値に対応する。次にＮＡ
ＮＤゲート１２は、インバータ■２とヒユーズ回路１０
の両者からハイ入力を受け取る。この場合、ＮＡＮＤゲ
ート１２への入力は両方ともハイであるため、ゲート１
２はＮＡＮＤゲート１４の第１入力にロー信号を出力し
、ＮＡＮＤゲート１４はインバータＩ３にハイ信号を出
力することになる。次にインバータＩ３は、チップ・ド
ライバ１６にローのディスエーブル信号を出力し、それ
によってメモリ・チップからデータが出力されるのを防
止する。
したがって、第１図に示した配置で、スイッチＳ１およ
びＳ２がそれぞれ上側の位置に切り替えられている場合
、制御回路１は、ロー・アドレス・ビットＡｘに応答し
てハイのイネーブル信号を出カシ、ハイ・アドレス・ビ
ットＡｘに応答してローのディスエーブル信号を出力す
る。スイッチＳ１およびＳ２がそれぞれ下側の位置に切
り替えられているときはその逆のことが成り立つ。具体
的にいえば、スイッチＳ１およびＳ、２がそれぞれ下側
の位置（第１図では破線で示す）に切り替えられている
場合、制御回路１は、ハイＡｘを受け取るとチップ・ド
ライバ１６にハイのイネーブル信号を出力し、ローＡｘ
を受け取るとチップ・ドライバ１６にローのディスエー
ブル信号を出力する。
びＳ２がそれぞれ上側の位置に切り替えられている場合
、制御回路１は、ロー・アドレス・ビットＡｘに応答し
てハイのイネーブル信号を出カシ、ハイ・アドレス・ビ
ットＡｘに応答してローのディスエーブル信号を出力す
る。スイッチＳ１およびＳ２がそれぞれ下側の位置に切
り替えられているときはその逆のことが成り立つ。具体
的にいえば、スイッチＳ１およびＳ、２がそれぞれ下側
の位置（第１図では破線で示す）に切り替えられている
場合、制御回路１は、ハイＡｘを受け取るとチップ・ド
ライバ１６にハイのイネーブル信号を出力し、ローＡｘ
を受け取るとチップ・ドライバ１６にローのディスエー
ブル信号を出力する。
制御回路１の入出力特性を第２図のテーブルに要約して
示す。
示す。
第３図は、２個の１／２が正常なチップＣ１およびＣ２
を組み合わせて１個のフルサイズ・チップの等個物を形
成する場合の本発明の全体ブロック図である。部分的に
欠陥のあるチップＣ１およびＣ２はそれぞれチップ・ド
ライバ回路１６および１８’を有する。制御回路１およ
び１゛の出力は、２進アドレスＡｘに応答して、それぞ
れチップ・ドライバ１６および１６’にイネーブル／デ
ィスエーブル信号を供給する。
を組み合わせて１個のフルサイズ・チップの等個物を形
成する場合の本発明の全体ブロック図である。部分的に
欠陥のあるチップＣ１およびＣ２はそれぞれチップ・ド
ライバ回路１６および１８’を有する。制御回路１およ
び１゛の出力は、２進アドレスＡｘに応答して、それぞ
れチップ・ドライバ１６および１６’にイネーブル／デ
ィスエーブル信号を供給する。
それぞれチップＣ１およびＣ２の記憶セルからなる４個
のサブアレイＱ１ないしＣ４を宵するメモリ・アレイＳ
２および５４は、１／２が正常（すなわち、各チップの
４個のサブアレイのうち２個が正常に機能しない）であ
ると仮定する。またメモリ・アレイ５２および５４はＮ
ＡＸＴがローのときにアドレスされる記憶セルが正常で
あるように前もって条件付けられている。欠陥のある記
憶セルは、ハイ状態にあるＡｘＴに関連するアドレス空
間に存在する、または「再割振り」されている。この再
割振りは以下のように説明できる。
のサブアレイＱ１ないしＣ４を宵するメモリ・アレイＳ
２および５４は、１／２が正常（すなわち、各チップの
４個のサブアレイのうち２個が正常に機能しない）であ
ると仮定する。またメモリ・アレイ５２および５４はＮ
ＡＸＴがローのときにアドレスされる記憶セルが正常で
あるように前もって条件付けられている。欠陥のある記
憶セルは、ハイ状態にあるＡｘＴに関連するアドレス空
間に存在する、または「再割振り」されている。この再
割振りは以下のように説明できる。
チップＣ１について、サブアレイＱ１およびＣ２が不良
であり、サブアレイＱ３およびＣ４が正常であると仮定
する。このチップのアドレス・デコード回路は、Ｑｌお
よびＣ２に対するアドレス入力がＣ３およびＣ４にステ
アされるように（ヒユーズを焼き切るこ−とによって）
設定される。すなわち、ＱｌおよびＣ２が不良であるに
もかかわらず、論理的なＱｌおよびＣ２のアドレスは宵
効である（なぜならば、それらはＣ３およびＣ４にステ
アされているからである）。制御回路１のスイッチＳ１
およびＳ２はそれぞれ上側の位置に切り替えられており
、制御回路１′のスイッチＳ１およびＳ２はそれぞれ下
側の位置に切り替えられている。
であり、サブアレイＱ３およびＣ４が正常であると仮定
する。このチップのアドレス・デコード回路は、Ｑｌお
よびＣ２に対するアドレス入力がＣ３およびＣ４にステ
アされるように（ヒユーズを焼き切るこ−とによって）
設定される。すなわち、ＱｌおよびＣ２が不良であるに
もかかわらず、論理的なＱｌおよびＣ２のアドレスは宵
効である（なぜならば、それらはＣ３およびＣ４にステ
アされているからである）。制御回路１のスイッチＳ１
およびＳ２はそれぞれ上側の位置に切り替えられており
、制御回路１′のスイッチＳ１およびＳ２はそれぞれ下
側の位置に切り替えられている。
したがって、第２図のテーブルによれば、制御回路１は
、ＡＸがローの時にハイのイネーブル信号を提供し、Ａ
Ｘがハイの時にローのディスエーブル信号を提供する。
、ＡＸがローの時にハイのイネーブル信号を提供し、Ａ
Ｘがハイの時にローのディスエーブル信号を提供する。
一方、制御回路１′は、Ａｘがローの時にローのディス
エーブル信号を提供し、Ａｘがハイの時にハイのイネー
ブル信号を提供する。
エーブル信号を提供し、Ａｘがハイの時にハイのイネー
ブル信号を提供する。
次に、１／２が正常なチップＣ１およびＣ２がそれぞれ
、各サブアレイＱ１ないしＣ４にそれぞれ１つずつ、合
計４個の記憶セルを存する例について、第３図の動作を
説明する。チップＣ１およびＣ２内の４個の異なる記憶
セルにアクセスするためには、２ビットのアドレス信号
が必要である。
、各サブアレイＱ１ないしＣ４にそれぞれ１つずつ、合
計４個の記憶セルを存する例について、第３図の動作を
説明する。チップＣ１およびＣ２内の４個の異なる記憶
セルにアクセスするためには、２ビットのアドレス信号
が必要である。
しかし、各チップ内の４個の記憶セルのうちで２個だけ
が正常に機能し、チップＣ１およびＣ２それぞれの残り
２個の記憶セルは欠陥がある。第４図のテーブルは、前
述の内部的再割振り操作の結果を示す。正常な（正常に
機能する）記憶セルは、連続する高位または低位のアド
レス位置にある。
が正常に機能し、チップＣ１およびＣ２それぞれの残り
２個の記憶セルは欠陥がある。第４図のテーブルは、前
述の内部的再割振り操作の結果を示す。正常な（正常に
機能する）記憶セルは、連続する高位または低位のアド
レス位置にある。
より詳細には、チップＣ１の論理低位アドレスＯＯおよ
び０１は、サブアレイＱ３およびＣ４内の正常な（正常
に機能する）記憶セルをアドレスするように割り振られ
、高位アドレス１０は、Ｃ１の不良（欠陥のある）記憶
セルをアドレスするように割り振られる。一方、チップ
Ｃ２の低位アドレスは、不良記憶セルをアドレスするよ
うに割り振られ、チップＣ２の高位アドレスは正常な記
憶セルをアドレスするように割り振られる。
び０１は、サブアレイＱ３およびＣ４内の正常な（正常
に機能する）記憶セルをアドレスするように割り振られ
、高位アドレス１０は、Ｃ１の不良（欠陥のある）記憶
セルをアドレスするように割り振られる。一方、チップ
Ｃ２の低位アドレスは、不良記憶セルをアドレスするよ
うに割り振られ、チップＣ２の高位アドレスは正常な記
憶セルをアドレスするように割り振られる。
制御回路１および１゛ （第３図）に供給されるビット
・アドレスＡｘは、第４図のアドレス信号の最上位ビッ
トに対応する（すなわち、アドレスＯＯおよび０１では
Ａｘ＝Ｏ、アドレス１０および１１てはＡｘ＝ １とな
る）。
・アドレスＡｘは、第４図のアドレス信号の最上位ビッ
トに対応する（すなわち、アドレスＯＯおよび０１では
Ａｘ＝Ｏ、アドレス１０および１１てはＡｘ＝ １とな
る）。
第３図に示すように、（スイッチＳ１およびＳ２がそれ
ぞれ上側の位置に切り替えられている）制御回路１はＮ
ＡＸがロー（０）の時にチップ・ドライバ１６にハイの
イネーブル信号を提供し、（スイッチＳ１およびＳ２が
それぞれ下側の位置に切り替えられている）制御回路１
′は、ＡＸがローの時にチップ・ドライバ１６’にロー
のディスエーブル信号を提供する。したがって、アドレ
ス（００）および（０１）（すなわち、Ａｘ＝Ｏ）に対
しては、チップＣ１用のチップ・ドライバ１６が動作可
能になり、チップＣ２用のチップ・ドライバ１６゛が動
作不能になる。第４図に示すように、チップＣ１はアド
レス（’００）および（０１）に正常な（正常に機能す
る）記憶セルを含み、チップＣ２はアドレス（００）お
よび（０１）に不良な（欠陥のある）記憶セルを含む。
ぞれ上側の位置に切り替えられている）制御回路１はＮ
ＡＸがロー（０）の時にチップ・ドライバ１６にハイの
イネーブル信号を提供し、（スイッチＳ１およびＳ２が
それぞれ下側の位置に切り替えられている）制御回路１
′は、ＡＸがローの時にチップ・ドライバ１６’にロー
のディスエーブル信号を提供する。したがって、アドレ
ス（００）および（０１）（すなわち、Ａｘ＝Ｏ）に対
しては、チップＣ１用のチップ・ドライバ１６が動作可
能になり、チップＣ２用のチップ・ドライバ１６゛が動
作不能になる。第４図に示すように、チップＣ１はアド
レス（’００）および（０１）に正常な（正常に機能す
る）記憶セルを含み、チップＣ２はアドレス（００）お
よび（０１）に不良な（欠陥のある）記憶セルを含む。
したがって、アドレス（００）および（０１）に対して
は、チップＣ１内の正常な記憶セルに対応するデータだ
けがデータ出力線上に提供される。アドレス（１０）お
よび（１１）（すなわち、Ａｘ＝１）に対しては、チッ
プＣ１用のチップ・ドライバ１６がディスエーブルされ
、チップＣ２用のチップ・ドライバ１６゛がイネーブル
される。第４図に示すように、アドレス（１０）および
（１１）に対して、チップＣ２だけが正常な記憶セルを
含む。
は、チップＣ１内の正常な記憶セルに対応するデータだ
けがデータ出力線上に提供される。アドレス（１０）お
よび（１１）（すなわち、Ａｘ＝１）に対しては、チッ
プＣ１用のチップ・ドライバ１６がディスエーブルされ
、チップＣ２用のチップ・ドライバ１６゛がイネーブル
される。第４図に示すように、アドレス（１０）および
（１１）に対して、チップＣ２だけが正常な記憶セルを
含む。
したがって、アドレス（１０）および（１１）に対して
は、チップＣ２内の正常な記憶セルに対応するデータだ
けが出力信号線上に提供される。このようにして、第３
図に示した配置は、アドレス信号ＡｘがチップＣ１およ
びＣ２の動作を制御することができる。
は、チップＣ２内の正常な記憶セルに対応するデータだ
けが出力信号線上に提供される。このようにして、第３
図に示した配置は、アドレス信号ＡｘがチップＣ１およ
びＣ２の動作を制御することができる。
第１図は、１／２サイズのメモリ・チップ用のチップ・
ドライバ制御回路１を示す図である。ただし、この制御
回路１は、フルサイズのメモリ・チップのドライバ回路
を制御するために利用できる。より詳細には、１／２が
正常のヒユーズ回路１０のヒユーズを焼き切った時、回
路１０はロー信号を出力する。この状況ではＮＡＮＤゲ
ート１２の入力の１つがローであるため、ゲート１２は
ＮＡＮＤゲート１４の第１人力にハイ信号を出力する。
ドライバ制御回路１を示す図である。ただし、この制御
回路１は、フルサイズのメモリ・チップのドライバ回路
を制御するために利用できる。より詳細には、１／２が
正常のヒユーズ回路１０のヒユーズを焼き切った時、回
路１０はロー信号を出力する。この状況ではＮＡＮＤゲ
ート１２の入力の１つがローであるため、ゲート１２は
ＮＡＮＤゲート１４の第１人力にハイ信号を出力する。
ＮＡＮＤゲート１４の他方の入力も、ハイ・クロック信
号ＴＣＥを受け取る。ＮＡＮＤゲート１４の入力は共に
ハイなので、ゲート１４はインバータエ３にロー信号を
出力し、インバータエ３はチップ・ドライバ１６にハイ
のイネーブル信号を提供する。したがって、ヒユーズ回
路１０のヒユーズを焼き切らないままである時は、制御
回路１は、アドレス入力信号とは無関係に、関連するチ
ップ・ドライバ回路にハイのイネーブル信号を出力する
。回路１０のこの機能は、すべてのアドレス信号に対し
てチップ・ドライバが動作可能になるフルサイズのメモ
リ・チップ（フルサイズのメモリ・チップ内の記憶セル
がすべて正常に機能する）に対応する。
号ＴＣＥを受け取る。ＮＡＮＤゲート１４の入力は共に
ハイなので、ゲート１４はインバータエ３にロー信号を
出力し、インバータエ３はチップ・ドライバ１６にハイ
のイネーブル信号を提供する。したがって、ヒユーズ回
路１０のヒユーズを焼き切らないままである時は、制御
回路１は、アドレス入力信号とは無関係に、関連するチ
ップ・ドライバ回路にハイのイネーブル信号を出力する
。回路１０のこの機能は、すべてのアドレス信号に対し
てチップ・ドライバが動作可能になるフルサイズのメモ
リ・チップ（フルサイズのメモリ・チップ内の記憶セル
がすべて正常に機能する）に対応する。
第５図は、１／４が正常または３／４が正常またはフル
サイズのメモリ・チップのチップ・ドライバ回路を制御
するための制御回路１８の回路図である。
サイズのメモリ・チップのチップ・ドライバ回路を制御
するための制御回路１８の回路図である。
制御回路１８は、アドレス・ステアＸヒユーズ回路２０
、アドレス・ステアＸヒユーズ回路２２．５個のインバ
ータエ１〜■５．２対の連結したスイッチＳ１、Ｓ２お
よびＳ３、Ｓ４、列アドレスＸ捕捉／保持回路２４、列
アドレスＹ捕捉／保持回路２６．１／４ヒユ一ズ回路２
８．３／４ヒュズ回路３０および８個のＮＡＮＤゲート
３２．３４．３６．３８．４０．４２．４４．４６を含
む。
、アドレス・ステアＸヒユーズ回路２２．５個のインバ
ータエ１〜■５．２対の連結したスイッチＳ１、Ｓ２お
よびＳ３、Ｓ４、列アドレスＸ捕捉／保持回路２４、列
アドレスＹ捕捉／保持回路２６．１／４ヒユ一ズ回路２
８．３／４ヒュズ回路３０および８個のＮＡＮＤゲート
３２．３４．３６．３８．４０．４２．４４．４６を含
む。
この実施例による制御回路１８は、アドレス信号の２つ
のビットＡｘおよびＡｙと、捕捉／保持回路２４および
２６と、ＮＡＮＤゲート３２．３４．３６．３８．４６
の動作を同期させるハイ・クロック信号ＴＣＥ （真数
／補数イネーブル）を受け取る。制御回路１８の出力は
、チップ・ドライバ回路４８にハイのイネーブル信号ま
たはローのディスエーブル信号を提供する。
のビットＡｘおよびＡｙと、捕捉／保持回路２４および
２６と、ＮＡＮＤゲート３２．３４．３６．３８．４６
の動作を同期させるハイ・クロック信号ＴＣＥ （真数
／補数イネーブル）を受け取る。制御回路１８の出力は
、チップ・ドライバ回路４８にハイのイネーブル信号ま
たはローのディスエーブル信号を提供する。
スイッチＳ１およびＳ２はアドレス・ステアＸヒユーズ
回路２０によって制御され、スイッチＳ３およびＳ４は
アドレス・ステアＸヒユーズ回路２２によって制御され
る。スイッチ５Ｌ−８２およびＳ３−Ｓ４は、第１図の
スイッチ５ｌ−８２と同様にして制御される。具体的に
は、スイッチＳ １−３２は、Ｘヒユーズ回路２０の出
力によって、同時にそれぞれ上側の位置または下側の位
置に切り替えられる。同様に、スイッチＳ３−８４は、
Ｘヒユーズ回路２２の出力によって、同時にそれぞれ上
側の位置または下側の位置に切り替えられる。
回路２０によって制御され、スイッチＳ３およびＳ４は
アドレス・ステアＸヒユーズ回路２２によって制御され
る。スイッチ５Ｌ−８２およびＳ３−Ｓ４は、第１図の
スイッチ５ｌ−８２と同様にして制御される。具体的に
は、スイッチＳ １−３２は、Ｘヒユーズ回路２０の出
力によって、同時にそれぞれ上側の位置または下側の位
置に切り替えられる。同様に、スイッチＳ３−８４は、
Ｘヒユーズ回路２２の出力によって、同時にそれぞれ上
側の位置または下側の位置に切り替えられる。
列アドレスＸ捕捉／保持回路２４および列アドレスＹ捕
捉／保持回路２６は共にＤ型ラッチとして実施できる。
捉／保持回路２６は共にＤ型ラッチとして実施できる。
ＮＡＮＤゲート３２および３４は、アドレス・ビットＡ
Ｘ用の真数／補数発生器を構成し、ＮＡＮＤゲート３６
および３８は、アドレス・ビットＡｙ用の真数／補数発
生器を構成する。
Ｘ用の真数／補数発生器を構成し、ＮＡＮＤゲート３６
および３８は、アドレス・ビットＡｙ用の真数／補数発
生器を構成する。
１／４ヒユ一ズ回路２８および３／４ヒユ一ズ回路３０
は第１図の１７２ヒユ一ズ回路と類似している。より詳
細には、ヒユーズ回路２８および３０はそれぞれ、チッ
プの製造および試験の際に焼き切ることのできるヒユー
ズを有する。ヒユーズを焼き切った時、回路２８および
３０はローの信号を出力する。
は第１図の１７２ヒユ一ズ回路と類似している。より詳
細には、ヒユーズ回路２８および３０はそれぞれ、チッ
プの製造および試験の際に焼き切ることのできるヒユー
ズを有する。ヒユーズを焼き切った時、回路２８および
３０はローの信号を出力する。
第６Ａ図および第６Ｂ図は、それぞれ１／４が正常なメ
モリ・チップおよび３／４が正常なメモリ・チップ用の
回路１８の動作を示すテーブルである。
モリ・チップおよび３／４が正常なメモリ・チップ用の
回路１８の動作を示すテーブルである。
第６Ａ図のテーブルに示すように、スイッチ５ｌ−８４
がそれぞれ上側の位置に切り替えられている時、制御回
路１８は、ＡＸＡｙ＝ＯＯの時に限ってチップ・ドライ
バ４８にハイのイネーブル信号を出力する。一方、第６
Ｂ図のテーブルによれば、スイッチＳ １−８４がそれ
ぞれ下側の位置に切り替えられている時、制御回路１８
はＡｘＡｙ＝０１．１０または１１の時にハイのイネー
ブル信号を出力し、ＡｘＡｙ＝Ｏ’Ｏの時にローのディ
スエーブル信号を出力する。
がそれぞれ上側の位置に切り替えられている時、制御回
路１８は、ＡＸＡｙ＝ＯＯの時に限ってチップ・ドライ
バ４８にハイのイネーブル信号を出力する。一方、第６
Ｂ図のテーブルによれば、スイッチＳ １−８４がそれ
ぞれ下側の位置に切り替えられている時、制御回路１８
はＡｘＡｙ＝０１．１０または１１の時にハイのイネー
ブル信号を出力し、ＡｘＡｙ＝Ｏ’Ｏの時にローのディ
スエーブル信号を出力する。
次に、１／４が正常なチップと３／４が正常なチップを
完全に正常なチップの等個物として実施する例を説明す
る。この例では、１／４が正常なチップと３／４が正常
なチップがそれぞれ、２ビットのアドレス信号ＡｘＡＶ
によってアドレスされる４個の記憶セルを有するものと
仮定する。
完全に正常なチップの等個物として実施する例を説明す
る。この例では、１／４が正常なチップと３／４が正常
なチップがそれぞれ、２ビットのアドレス信号ＡｘＡＶ
によってアドレスされる４個の記憶セルを有するものと
仮定する。
１／４が正常なチップは１個の正常に機能する記憶セル
を含む。残り３個の記憶セルは欠陥がある。３／４が正
常なチップは３個の正常に機能する記憶セルと、１個の
欠陥のある記憶セルを含む。
を含む。残り３個の記憶セルは欠陥がある。３／４が正
常なチップは３個の正常に機能する記憶セルと、１個の
欠陥のある記憶セルを含む。
したがって、１／４および３／４のメモリ・チップ内の
正常に機能する記憶セルの総数は４に等しく、これは４
個の記憶セルが正常に機能する完全に正常なメモリ・チ
ップ１個に対応する。
正常に機能する記憶セルの総数は４に等しく、これは４
個の記憶セルが正常に機能する完全に正常なメモリ・チ
ップ１個に対応する。
この例では、１／４が正常なメモリ・チップのチップ・
ドライバ用の制御回路１８は、第６Ａ図のテーブルに示
した特性を有し、３／４が正常なメモリ・チップ・ドラ
イバ回路のチップ・ドライバ用の制御回路１８は、第６
Ｂ図のテーブルに示した特性を有する。
ドライバ用の制御回路１８は、第６Ａ図のテーブルに示
した特性を有し、３／４が正常なメモリ・チップ・ドラ
イバ回路のチップ・ドライバ用の制御回路１８は、第６
Ｂ図のテーブルに示した特性を有する。
第６Ａ図のテーブルでは、アドレスＡｘＡＹ＝ＯＯのみ
がハイのイネーブル信号を提供するので、１／４が正常
なチップのただ１つの正常に機能する記憶セルがアドレ
ス（００）に対応するような変換論理回路が設けられる
。同様に、３／４が正常なチップの３個の正常に機能す
る記憶セルがアドレス（０１）、（１０）および（１１
）に対応するような変換論理回路が設けられる。これは
、これらのアドレスに応答してチップ・ドライバ制御回
路１８が３／４が正常なチップのドライバを動作可能に
するためである。
がハイのイネーブル信号を提供するので、１／４が正常
なチップのただ１つの正常に機能する記憶セルがアドレ
ス（００）に対応するような変換論理回路が設けられる
。同様に、３／４が正常なチップの３個の正常に機能す
る記憶セルがアドレス（０１）、（１０）および（１１
）に対応するような変換論理回路が設けられる。これは
、これらのアドレスに応答してチップ・ドライバ制御回
路１８が３／４が正常なチップのドライバを動作可能に
するためである。
したがって、１／４が正常なメモリ・チップ用に第６Ａ
図による制御回路１８を実施し、３／４が正常なメモリ
・チップ用に第６Ｂ図による制御回路１８を実施するこ
とによって、正常に機能する記憶セルに対応するデータ
が、４つのアドレス信号のそれぞれに提供される（すな
わち、アドレス（ＯＯ）に応答して、１／４サイズのメ
モリ・チップのただ１つの正常に機能する記憶セルに対
応するデータが動作可能になり、アドレス（０１）、（
１０）および（１１）に応答して、３／４サイズのメモ
リ・チップの３個の正常に機能する記憶セルに対応する
データが動作可能になる）。
図による制御回路１８を実施し、３／４が正常なメモリ
・チップ用に第６Ｂ図による制御回路１８を実施するこ
とによって、正常に機能する記憶セルに対応するデータ
が、４つのアドレス信号のそれぞれに提供される（すな
わち、アドレス（ＯＯ）に応答して、１／４サイズのメ
モリ・チップのただ１つの正常に機能する記憶セルに対
応するデータが動作可能になり、アドレス（０１）、（
１０）および（１１）に応答して、３／４サイズのメモ
リ・チップの３個の正常に機能する記憶セルに対応する
データが動作可能になる）。
第５図の制御回路１８は、すべてが正常なメモリ・チッ
プ用のチップ・ドライバを制御するために実施すること
もできる。より詳細には、このすべて正常なメモリ・チ
ップの実施様態は、ヒユーズ回路２８および３０のヒユ
ーズを焼き切らないまま残して、これらの回路にロー信
号を出力させ、それによってＮＡＮＤゲート４２および
４４の出力をハイにさせることによって達成される。Ｎ
ＡＮＤゲート４２および４４の出力（およびクロック信
号ＴＣＥ）がハイの時、ＮＡＮＤゲート４６はロー信号
を出力する。インバータＩ５がＮＡＮＤゲート４６の出
力を反転してハイ信号にし、それによってチップ・ドラ
イバ４８を動作可能にする。したがって、ヒユーズ回路
２８および３０のヒユーズが共に焼き切れていない時は
、制御回路１８は、アドレス信号とは無関係に、チップ
・ドライバ４８にハイのイネーブル信号を提供する働き
をする。制御回路１８のこの機能は、チップ・ドライバ
が常に動作可能になっている（すべての記憶セルが正常
に機能する）フルサイズのメモリ・チップに対応する。
プ用のチップ・ドライバを制御するために実施すること
もできる。より詳細には、このすべて正常なメモリ・チ
ップの実施様態は、ヒユーズ回路２８および３０のヒユ
ーズを焼き切らないまま残して、これらの回路にロー信
号を出力させ、それによってＮＡＮＤゲート４２および
４４の出力をハイにさせることによって達成される。Ｎ
ＡＮＤゲート４２および４４の出力（およびクロック信
号ＴＣＥ）がハイの時、ＮＡＮＤゲート４６はロー信号
を出力する。インバータＩ５がＮＡＮＤゲート４６の出
力を反転してハイ信号にし、それによってチップ・ドラ
イバ４８を動作可能にする。したがって、ヒユーズ回路
２８および３０のヒユーズが共に焼き切れていない時は
、制御回路１８は、アドレス信号とは無関係に、チップ
・ドライバ４８にハイのイネーブル信号を提供する働き
をする。制御回路１８のこの機能は、チップ・ドライバ
が常に動作可能になっている（すべての記憶セルが正常
に機能する）フルサイズのメモリ・チップに対応する。
さらに、すべてが正常な（すなわち、ヒユーズ回路２８
および３０が焼き切られていない）メモリ・チップ用の
制御回路１８の実施様態は、第５図のＮＡＮＤ４５に第
４の入力を提供し、第７図に示す回路を追加することに
よって、１／２サイズのメモリ・チップ用のチップ・ド
ライバを制御するように変更することができる。
および３０が焼き切られていない）メモリ・チップ用の
制御回路１８の実施様態は、第５図のＮＡＮＤ４５に第
４の入力を提供し、第７図に示す回路を追加することに
よって、１／２サイズのメモリ・チップ用のチップ・ド
ライバを制御するように変更することができる。
第７図に示すように、ＮＡＮＤゲート４６”の入力のう
ち３個は、第５図のフルサイズのメモリ・チップの実施
様態のＮＡＮＤゲート４６と同一である。ＮＡＮＤゲー
ト４６′の第４の入力は、ＮＡＮＤゲート５０の出力を
受け取る。ＮＡＮＤ回路５０は、インバータＩ６の出力
と１／２ヒユ一ス回路１０の出力とを受け取る。１／２
が正常なチップの実施様態では、ヒユーズ回路１０’を
焼き切って、ＮＡＮＤゲー）５０にハイの信号を出力す
るようになる。インバータ■６は、第５図に示した列ア
ドレスＸ捕捉／保持回路２４の出力を受け取る。したが
って、スイッチＳ１およびＳ２がそれぞれ下側の位置に
切り替えられ、かつＡｘ二〇である時は、ＮＡＮＤゲー
ト５０の出力は／Ａイてあり、したがってＮＡＮＤゲー
ト４６′の出力はローになる。インバータ■５はＮＡＮ
Ｄゲート４６′のロー出力を反転して、チップ・ドライ
バ４８へのハイのイネーブル信号にする。
ち３個は、第５図のフルサイズのメモリ・チップの実施
様態のＮＡＮＤゲート４６と同一である。ＮＡＮＤゲー
ト４６′の第４の入力は、ＮＡＮＤゲート５０の出力を
受け取る。ＮＡＮＤ回路５０は、インバータＩ６の出力
と１／２ヒユ一ス回路１０の出力とを受け取る。１／２
が正常なチップの実施様態では、ヒユーズ回路１０’を
焼き切って、ＮＡＮＤゲー）５０にハイの信号を出力す
るようになる。インバータ■６は、第５図に示した列ア
ドレスＸ捕捉／保持回路２４の出力を受け取る。したが
って、スイッチＳ１およびＳ２がそれぞれ下側の位置に
切り替えられ、かつＡｘ二〇である時は、ＮＡＮＤゲー
ト５０の出力は／Ａイてあり、したがってＮＡＮＤゲー
ト４６′の出力はローになる。インバータ■５はＮＡＮ
Ｄゲート４６′のロー出力を反転して、チップ・ドライ
バ４８へのハイのイネーブル信号にする。
スイッチＳ１およびＳ２がそれぞれ上側の位置に切り替
えられ、かつＡｘ＝ １である時は、ＮＡＮＤゲート５
０の出力はハイであり、したがってＮＡＮＤゲート４６
′の出力はローになる。この場合、インバータＩ５はＮ
ＡＮＤゲート４６”のロー出力を反転して、チップ・ド
ライバ４８へのハイのイネーブル信号にする。スイッチ
Ｓ１およびＳ２をそれぞれ下側の位置に切り替えると、
インバータＩ５は、Ａ ｘ ＝ １の時にハイのイネー
ブル信号を出力し、Ａ ｘ ＝ Ｏの時にローのディス
エーブル信号を出力する。したがって、第７図に示した
修正態様では、一方の制御回路はＡＸ＝０の時に限って
チップ・ドライバを動作可能にし、他方の制御回路はＡ
ｘ＝ １の時に限ってチップ・ドライバを動作可能にす
るように、２個のドライバ制御回路を実施することがで
きる。この修正態様は、第３図に示した１／２が正常な
実施様態に対応する。
えられ、かつＡｘ＝ １である時は、ＮＡＮＤゲート５
０の出力はハイであり、したがってＮＡＮＤゲート４６
′の出力はローになる。この場合、インバータＩ５はＮ
ＡＮＤゲート４６”のロー出力を反転して、チップ・ド
ライバ４８へのハイのイネーブル信号にする。スイッチ
Ｓ１およびＳ２をそれぞれ下側の位置に切り替えると、
インバータＩ５は、Ａ ｘ ＝ １の時にハイのイネー
ブル信号を出力し、Ａ ｘ ＝ Ｏの時にローのディス
エーブル信号を出力する。したがって、第７図に示した
修正態様では、一方の制御回路はＡＸ＝０の時に限って
チップ・ドライバを動作可能にし、他方の制御回路はＡ
ｘ＝ １の時に限ってチップ・ドライバを動作可能にす
るように、２個のドライバ制御回路を実施することがで
きる。この修正態様は、第３図に示した１／２が正常な
実施様態に対応する。
第７図の実施様態をフルサイズのメモリ・チップに適用
する場合、１／２が正常なヒユーズ回路１０′は焼き切
れないまま残って、回路１０゛にロー信号を出力させ、
それによってＮＡＮＤゲート５０の出力をハイにする。
する場合、１／２が正常なヒユーズ回路１０′は焼き切
れないまま残って、回路１０゛にロー信号を出力させ、
それによってＮＡＮＤゲート５０の出力をハイにする。
この場合、ＮＡＮＤゲート４６′への入力はすべてハイ
であるので、インバータＩ５にはロー人力信号が供給さ
れ、したがってハイのイネーブル信号を提供する。した
がって、インバータエ５は、入力アドレス信号とは無関
係に、ハイのイネーブル信号を出力する（これは、すべ
て正常なメモリ・チップの実施様態に対応する）。
であるので、インバータＩ５にはロー人力信号が供給さ
れ、したがってハイのイネーブル信号を提供する。した
がって、インバータエ５は、入力アドレス信号とは無関
係に、ハイのイネーブル信号を出力する（これは、すべ
て正常なメモリ・チップの実施様態に対応する）。
チップ・ドライバ制御回路に関して本発明を説明してき
たが、制御回路１（第１図）および１８（第５図）の出
力は、入力アドレス信号に従ってメモリ・チップをパワ
ーオン／パワーオフし、それによって電力を保存するた
めに使用することができる。より具体的には、チップ・
ドライバ回路を動作不能にする代りに、チップへの電力
供給を動作不能にし１．それによってメモリ・チップを
パワーオフする。
たが、制御回路１（第１図）および１８（第５図）の出
力は、入力アドレス信号に従ってメモリ・チップをパワ
ーオン／パワーオフし、それによって電力を保存するた
めに使用することができる。より具体的には、チップ・
ドライバ回路を動作不能にする代りに、チップへの電力
供給を動作不能にし１．それによってメモリ・チップを
パワーオフする。
第１図は、本発明の第１の実施例によるチップ・ドライ
バ制御回路の回路図である。 第２図は、第１図の制御回路の動作を説明するための論
理図表である。 第３図は、発明期の１／２サイズのメモリの実施例を示
す全体ブロック図である。 第４図は、第３図の動作を説明するための論理図表であ
る。 第５図は、本発明の第２の実施例による回路図である。 第６Ａ図および第６Ｂ図は、第５図の動作を説明するた
めの論理図表である。 第７図は、第５図の回路に対する変更を示す部分回路図
である。 １．１“ １８・・・・チップ・ドライバ制御回路、
２・・・・アドレス・ステア・ヒユーズ回路、８・・・
・列アドレス捕捉／保持回路、１０・・・・１／２が正
常なヒユーズ回路、１６．１６” ４８・・・・チッ
プ・ドライバ回路、２０・・・・アドレス・ステアＸヒ
ユーズ回路、２２・・・・アドレス・ステアＸヒユーズ
回路、２４・・・・列アドレスＸ捕捉／保持回路、２６
・・・・列アドレスＹ捕捉／保持回路、２８・・・・１
／４ヒユ一ズ回路、３０・・・・３／４ヒユ一ズ回路。
バ制御回路の回路図である。 第２図は、第１図の制御回路の動作を説明するための論
理図表である。 第３図は、発明期の１／２サイズのメモリの実施例を示
す全体ブロック図である。 第４図は、第３図の動作を説明するための論理図表であ
る。 第５図は、本発明の第２の実施例による回路図である。 第６Ａ図および第６Ｂ図は、第５図の動作を説明するた
めの論理図表である。 第７図は、第５図の回路に対する変更を示す部分回路図
である。 １．１“ １８・・・・チップ・ドライバ制御回路、
２・・・・アドレス・ステア・ヒユーズ回路、８・・・
・列アドレス捕捉／保持回路、１０・・・・１／２が正
常なヒユーズ回路、１６．１６” ４８・・・・チッ
プ・ドライバ回路、２０・・・・アドレス・ステアＸヒ
ユーズ回路、２２・・・・アドレス・ステアＸヒユーズ
回路、２４・・・・列アドレスＸ捕捉／保持回路、２６
・・・・列アドレスＹ捕捉／保持回路、２８・・・・１
／４ヒユ一ズ回路、３０・・・・３／４ヒユ一ズ回路。
Claims (14)
- （１）それぞれが複数の記憶セルのアレイと、データ出
力と、複数の記憶セルのうちの選択された１つに対応す
るアドレス信号を受け取るためのアドレス信号入力とを
有し、各メモリ・チップの前記の複数の記憶セルのアレ
イのうち少なくとも１つが正常に機能せず、その結果、
複数のメモリ・チップのうちのただ１つだけが、アドレ
ス信号入力線上で受け取ったアドレス信号によってアド
レス可能な正常に機能する記憶セルを含むという、複数
のメモリ・チップと、 アドレス信号入力線上で受け取ったアドレス信号の少な
くとも１部分を受け取り、アドレス信号の前記部分に応
答して、複数のメモリ・チップのうちでアドレス信号に
対応する前記の正常に機能する記憶セルを有するただ１
つのメモリ・チップだけが動作可能になるように複数の
メモリ・チップを制御するための制御手段と、 を含むメモリ・デバイス。 - （２）それぞれが複数の記憶セルのアレイと、データ出
力と、複数の記憶セルのうちの選択された１つに対応す
るアドレス信号を受け取るためのアドレス信号入力とを
有し、各メモリ・チップの前記の複数の記憶セルのアレ
イのうち少なくとも１つが欠陥があり、その結果、複数
のメモリ・チップのうちのただ１つだけが、アドレス信
号入力線上で受け取ったアドレス信号に対応する正常に
機能する記憶セルを含み、また各メモリ・チップが、選
択された１つの記憶セルに対応するデータをチップのデ
ータ出力へドライブするための関連するドライバ手段を
有するという、複数のメモリ・チップと、 アドレス信号入力線上で受け取ったアドレス信号の少な
くとも１部分を受け取り、アドレス信号の前記部分に応
答して、複数のメモリ・チップのうちで前記の受け取っ
たアドレス信号に対応する前記の正常に機能する記憶セ
ルを有する１つのメモリ・チップに関連する、前記のド
ライバ手段のうちのただ１つだけを動作可能にするため
の制御手段と を含むメモリ・デバイス。 - （３）請求項２に記載のメモリ・デバイスであって、前
記制御手段が、アドレス信号の前記部分に応答して、受
け取ったアドレス信号に対応する正常に機能しない記憶
セルを有するメモリ・チップに関連するすべてのドライ
バ手段を動作不能にすることを特徴とする、メモリ・デ
バイス。 - （４）請求項２に記載のメモリ・デバイスであって、前
記の制御手段が、 アドレス信号の少なくとも１部分を受け取るためのスイ
ッチング手段と、 アドレス信号の少なくとも１部分に応答して、ドライバ
手段イネーブル／ディスエーブル信号を供給するための
制御出力手段とを含み、 前記の制御出力手段が、アドレス信号の少なくとも１部
分の真数値に応答して、ドライバ手段イネーブル信号を
供給し、アドレス信号の前記部分の補数値に応答して、
ドライバ手段ディスエーブル信号を供給することを特徴
とする、メモリ・デバイス。 - （５）請求項４に記載のメモリ・デバイスであって、前
記の制御手段がさらに、前記スイッチング手段が、アド
レス信号の少なくとも１部分の真数値を前記の制御出力
手段に供給するための第１の位置と、アドレス信号の前
記部分の補数値を供給するための第２の位置との間で切
り替えられるように、前記のスイッチング手段を制御す
るためのスイッチング制御手段を含むことを特徴とする
、メモリ・デバイス。 - （６）請求項２に記載のメモリ・デバイスであって、前
記の制御手段が、複数のメモリ・チップのそれぞれに関
連するチップ・ドライバ手段をそれぞれ制御するための
複数の制御回路を含むことを特徴とする、メモリ・デバ
イス。 - （７）請求項２に記載のメモリ・デバイスであって、前
記の複数の制御回路がそれぞれ、チップの正常に機能す
る記憶セルの総数を示すための手段を含むことを特徴と
する、メモリ・デバイス。 - （８）請求項２に記載のメモリ・デバイスであって、前
記の複数のメモリ・チップが、第１のメモリ・チップと
第２のメモリ・チップとを含み、前記の制御手段が、第
１メモリ・チップに関連するチップ・ドライバ手段を制
御するための第１の制御回路と、第２メモリ・チップに
関連するチップ・ドライバ手段を制御するための第２の
制御回路とを含むことを特徴とする、メモリ・デバイス
。 - （９）請求項８に記載のメモリ・デバイスであって、前
記の第１および第２の制御手段がそれぞれ、アドレス信
号の少なくとも１部分を受け取り、前記の第１および第
２のメモリ・チップが互いに信号ピンの互換性をもつこ
とを特徴とする、メモリ・デバイス。 - （１０）請求項８に記載のメモリ・デバイスであって、
前記の第１および第２のメモリ・チップの記憶セルの総
数のうち１／２だけが正常に機能し、前記の第１メモリ
・チップ内の正常に機能する記憶セルに対応するすべて
のアドレスが、前記の第２メモリ・チップ内の正常に機
能しない記憶セルに対応するように、前記の第１および
第２メモリ・チップの記憶セルのアドレスが割り振られ
ることを特徴とする、メモリ・デバイス。 - （１１）請求項８に記載のメモリ・デバイスであって、
アドレス信号の前記の少なくとも１部分が、アドレス信
号入力線上で受け取ったアドレス信号の１ビットである
ことを特徴とする、メモリ・デバイス。 - （１２）請求項８に記載のメモリ・デバイスであって、
前記の第１メモリ・チップの記憶セルの総数のうち１／
４だけが正常に機能し、前記の第２メモリ・チップの記
憶セルの総数のうち３／４だけが正常に機能することを
特徴とする、メモリ・デバイス。 - （１３）請求項１２に記載のメモリ・デバイスであって
、アドレス信号の前記部分が、アドレス信号入力上で受
け取ったアドレス信号の２ビットであることを特徴とす
る、メモリ・デバイス。 - （１４）請求項１２に記載のメモリ・デバイスであって
、前記の第１メモリ・チップ内の正常に機能する記憶セ
ルに対応するアドレス位置が、前記の第２メモリ・チッ
プ内の正常に機能しない記憶セルにも対応していること
を特徴とする、メモリ・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US458001 | 1989-12-28 | ||
| US07/458,001 US4992984A (en) | 1989-12-28 | 1989-12-28 | Memory module utilizing partially defective memory chips |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204054A true JPH03204054A (ja) | 1991-09-05 |
| JPH0743675B2 JPH0743675B2 (ja) | 1995-05-15 |
Family
ID=23818956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292231A Expired - Lifetime JPH0743675B2 (ja) | 1989-12-28 | 1990-10-31 | 部分的に欠陥のあるメモリ・チツプを用いたメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4992984A (ja) |
| EP (1) | EP0434901A3 (ja) |
| JP (1) | JPH0743675B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765598A (ja) * | 1993-08-05 | 1995-03-10 | Min Ton Shien | 欠陥ｄｒａｍの再利用法 |
| CN113450860A (zh) * | 2020-03-25 | 2021-09-28 | 爱思开海力士有限公司 | 存储器设备及其操作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0454447A3 (en) * | 1990-04-26 | 1993-12-08 | Hitachi Ltd | Semiconductor device assembly |
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