JPH0743675B2 - 部分的に欠陥のあるメモリ・チツプを用いたメモリ - Google Patents

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【発明の詳細な説明】 A.産業上の利用分野 本発明は、部分的に欠陥のあるメモリ・チップ（すなわ
ち、欠陥のある記憶セルをいくつか含むメモリ・チッ
プ）で構成されたコンピュータ・メモリに関するもので
ある。

B.従来の技術 モノリシック・メモリの場合、複数個の記憶セルが１個
のシリコン、ウェハ上に形成され、その後ウェハが、チ
ップと称する多数のより小さな単位に切断される。この
チップが、集積回路（ICと略す）モジュール内にパッケ
ージされた基板上に配置される。ICモジュールはプリン
ト回路メモリ・カードにはんだ付けされて、コンピュー
タ・メモリの基本構成部品を形成する。モノリシック・
チップの製造中に、記憶セルのいくつかが欠陥品になる
可能性がある。たとえば、メモリ・チップに局所的な欠
陥が発生して、複数の記憶セルが欠陥品になることがあ
る。いくつかの欠陥のある記憶セルを有するメモリ・チ
ップ全体を不合格にせず、このような部分的に欠陥のあ
るメモリ・チップをコンピュータ・メモリに利用するこ
とが知られている。

たとえば、米国特許第3781826号明細書は、部分的に欠
陥のあるメモリ・チップをメモリ・アレイ・カード上に
配置し、メモリ・アドレス・レジスタとアレイ・カード
の間に論理回路を設けたシステムを開示している。この
論理回路は、レジスタからの各アドレス出力を変換し
て、メモリ・チップの欠陥領域内の記憶セルのアドレッ
シングを防止する。チップの欠陥領域内の記憶セルに対
応するアドレスがレジスタから出力された場合、論理回
路はそのアドレスをチップの欠陥のない領域内の記憶セ
ルのアドレスに変換する。このようにすると、欠陥のあ
る記憶セルがアクセスされない。米国特許第3735368号
明細書および米国特許第3714637号明細書は、部分的に
欠陥のあるメモリ・チップを利用するコンピュータ・メ
モリ・システムのさらに別の例である。

コンピュータ・メモリ・システム内で部分的に欠陥のあ
るメモリ・チップを利用することは一般に知られている
が、このような既知のシステムには、部分的に欠陥のあ
るメモリ・チップが互いにピンの互換性がないという欠
点がある。詳細に言えば、数個の部分的に欠陥のあるチ
ップを、１個のサイズ・メモリ・チップ（すなわち、欠
陥のある記憶セルを含まない完全メモリ・チップ）の等
価物として実施する場合、部分的に欠陥のある各チップ
は、別々のチップ選択ピンを介して別々のチップ選択信
号を受け取り、それによって複数の部分的に欠陥のある
チップが同時に選択され同時に出力することを防止す
る。部分的に欠陥のあるメモリ・チップは別々のチップ
選択ピンを有するので、これらのメモリ・チップは互い
にピンの互換性がなく、これを集積して、ピン配列およ
び機能の点で１個のフルサイズ・メモリ・チップと等価
なメモリ構成部品を形成することはできない。

C.発明が解決しようとする課題 本発明の全般的な目的は、部分的に欠陥のあるメモリ構
成部品を利用したメモリを提供することである。

本発明のより具体的な目的は、互いにピンの互換性があ
り、それにより、部分的に欠陥のあるメモリ・チップを
集積して、ピン配列および機能の点で欠陥のある記憶セ
ルを含まない１個のフルサイズ・メモリ・チップと等価
なメモリ構成部品を形成することのできる、部分的に欠
陥のあるメモリ・チップを利用したコンピュータ・メモ
リを提供することである。

本発明のもう１つの目的は、部分的に欠陥のあるメモリ
構成部品を利用し、メモリ・カード上で容易に実施でき
る、コンピュータ・メモリを提供することである。

D.課題を解決するための手段 前記その他の目的は、本発明のメモリ・デバイスによっ
て達成される。このメモリ・デバイスは、部分的に欠陥
のある少なくとも２つのメモリ・チップ（部分的に欠陥
があると称する所以は、各メモリ・チップ内の複数の記
憶セルのアレイのうちの少なくとも１つが正常に機能し
ない、という点にある）を組み合わせて、１つの完全メ
モリ・チップと機能的に同等の１つのメモリ構成部品と
して利用するため、前記少なくとも２つのメモリ・チッ
プの各々に、当該メモリ・チップ内の正常に機能する記
憶セルの総数を指示するための指示手段と、当該メモリ
・チップ内の正常に機能する記憶セルに対応するすべて
のアドレスが、他のメモリ・チップ内の正常に機能する
記憶セルに対応しないように、当該メモリ・チップの前
記アドレス信号入力に受け取られるアドレス信号の少な
くとも一部分の値を変更せずに又は他の値に変更して、
当該メモリ・チップの前記アドレス・デコーダ手段に与
えるためのスイッチング手段と、当該メモリ・チップの
前記アドレス信号入力に受け取られるアドレス信号が、
当該メモリ・チップ内の正常に機能する記憶セルのアド
レスに対応する場合は、前記指示手段および前記スイッ
チング手段の出力に応答して、当該メモリ・チップを動
作可能にするための制御手段と、をそれぞれ設けるよう
にしている。

本発明は、異なる各種のサイズのメモリ・チップのチッ
プ・ドライバ回路を制御するように実施することができ
る。たとえば、本発明は、1/4サイズのメモリ・チッ
プ、1/2サイズのメモリ・チップ、3/4サイズのメモリ・
チップ、またはフルサイズのメモリ・チップのチップ・
ドライバ回路を制御するように実施することができる。
1/4サイズのメモリ・チップとは、記憶セルの総数のう
ち1/4だけが正常に機能する（すなわち、記憶セルの3/4
が欠陥品である）メモリ・チップを指す。1/2サイズの
メモリ・チップとは、記憶セルの半分が正常に機能し、
記憶セルの半分が欠陥があるメモリ・チップを指す。3/
4サイズのメモリ・チップとは、記憶セルの総数の3/4が
正常に機能し、残りの1/4の記憶セルが欠陥があるメモ
リ・チップを指す。フルサイズのメモリ・チップとは、
記憶セルのすべてが正常に機能するメモリ・チップを指
す。

このような「部分的に欠陥のある」複数のメモリ・チッ
プが１個のフルサイズ・メモリ・チップの等価物として
機能するためには、組み合わせたチップの正常に機能す
る記憶セルの総数がフルサイズのメモリ・チップの記憶
セルの数と等しくなるように、前記複数のチップを「組
み合わせ」ることが必要である。たとえば、２個の1/2
サイズのメモリ・チップを組み合わせて、１個のフルサ
イズのチップの等価物を提供することができる。なぜな
らば、２個の1/2サイズのメモリ・チップの正常に機能
する記憶セルの総数は、１個のフルサイズのメモリ・チ
ップの正常に機能する記憶セルの総数と等しいからであ
る。同様に、１個の1/4サイズのメモリ・チップと１個
の3/4サイズのメモリ・チップを組み合わせて、１個の
フルサイズのメモリ・チップの等価物を提供することが
できる。

E.実施例 第１図は、本発明によるメモリ・デバイスの新規なチッ
プ・ドライバ制御回路の第１の実施例を示す図である。

制御回路１は、1/2サイズまたはフルサイズのメモリ・
チップのチップ・ドライバ回路16を制御し、３個のイン
バータI1〜I3、１対のスイッチS1およびS2、アドレス・
ステア・ヒューズ回路２、1/2が正常なヒューズ回路1
0、列アドレス捕捉／保持回路８、および４個のNANDゲ
ート４、６、12、14を含む。制御回路１の出力は、チッ
プ・ドライバ回路16にイネーブル／ディスエーブル信号
を提供する。より詳細には、制御回路１からのハイ出力
信号は、ドライバ回路16を動作可能にして、メモリ・チ
ップから選択されたデータをドライブさせる。当技術分
野で既知のように、各メモリ・チップには、選択された
記憶セルに対応するデータをそのメモリ・チップから出
力させるためのチップ・ドライバ回路（しばしば「オフ
・チップ・ドライバ」と称する）が付随する。制御回路
１からのハイ出力信号は、チップ・ドライバ回路16を動
作可能にして、チップからデータを出力させる。制御回
路１からのロー出力信号は、チップ・ドライバ16を動作
不能にして、チップからデータが出力されることを防止
する。この動作を以下に詳細に説明する。

制御回路１は、チップ・アドレス信号のアドレス・ビッ
トAxとパルス信号TCEを受け取る。アドレス・ビットAx
は、全メモリ・アドレス信号のうちの指示された１ビッ
トに対応する。パルス信号TCEの立上りは、列アドレス
捕捉／保持回路８とNANDゲート４、６、14の動作を同期
させる働きをする。

アドレス・ステア・ヒューズ回路２と1/2が正常なヒュ
ーズ回路10は、メモリ・チップの製造および試験の際
に、回路２および10内の当該のヒューズを「焼き切ら」
ない限り、それぞれロー出力信号を提供する。これらの
ヒューズを焼き切ったときは、回路２および10はハイ出
力信号を提供する。

アドレス・ステア・ヒューズ回路２は、スイッチS1およ
びS2の位置を制御する働きをする。実際にはこれらのス
イッチは、回路２の出力を受け取るようにゲート電極が
互いに結合されたFETデバイスからなっているが、説明
を簡単にするため、第１図ではこれらを機械式スイッチ
として図示してある。スイッチS1およびS2は、それぞれ
上側の位置（第１図では実線で示す）または下側の位置
（第１図では破線で示す）に両者が同時に切り替えられ
るように、互いに結合されている。すなわち、一方のス
イッチが下側の位置に切り替えられている間に、他方の
スイッチが上側の位置に切り替えられることはない。し
たがって、ヒューズ回路２は、メモリ・チップの製造お
よび試験の際に回路２のヒューズを焼き切ったか否かに
応じて、スイッチS1およびS2の両者をそれぞれ上側また
は下側の位置に切り替える働きをする。

次にチップ・ドライバ回路１の動作を説明する。

指示されたアドレス・ビットAxがローであると仮定し、
さらに、スイッチS1およびS2が、第１図に実線で示すよ
うに、それぞれ上側の位置に切り替えられていると仮定
する。

ロー信号（アドレス・ビットAxに対応する）は、スイッ
チS1を介してNANDゲート４の第１入力に供給され、ハイ
信号はインバータ11およびスイッチS2を介してNANDゲー
ト６の第１入力に供給される。NANDゲート４および８の
他方の入力はどちらもハイ・クロック信号TCEを受け取
る。NANDゲート４の第１入力がローなので、ゲート４
は、アドレス・ビットAxの補数に対応するハイ信号AxC
を出力する。NANDゲート６の入力は共にハイなので、ゲ
ート６はアドレス・ビットAxの真数を表すロー信号AxT
を出力する。NANDゲート４および６はアドレス・ビット
Axに対する真数／補数発生器を構成する。アドレス・ビ
ットAxの真数および補数値は、チップの記憶セルを選択
する前に、完全なアドレス信号を受け取る、チップのア
ドレス制御部分（すなわち、チップのアレイ・デコーダ
部分）に供給される。

列アドレス捕捉／保持回路８は、入力信号としてスイッ
チS2からハイ信号を受け取り、クロック・パルスTCEの
次の立上りまでハイ入力信号を出力する働きをする。し
たがって、捕捉／保持回路８は、Ｄ型ラッチ回路として
実施できる。回路８からのハイ出力は、インバータ12に
よって反転されてロー信号になり、インバータ12からの
ロー信号は、NANDゲート12の第１入力に供給される。1/
2サイズのメモリ・チップの場合、ヒューズ回路10のヒ
ューズを焼き切って、回路10がNANDゲート12の他方の入
力にハイ信号を供給するようにする。NANDゲート12の第
１入力はロー入力信号を受け取るので、ゲート12はNAND
ゲート14の第１入力にハイ信号を出力する。NANDゲート
14の他方の入力は、ハイ・クロック信号TCEを受け取
る。NANDゲート14の入力は両方ともハイであるため、イ
ンバータI3はロー信号を受け取る。インバータI3はNAND
ゲート14からロー信号を受け取って、チップ・ドライバ
16にハイのイネーブル信号を出力する。このハイのイネ
ーブル信号は、チップ・ドライバ16を動作可能にして、
全アドレス信号（すなわち、アドレス信号の全ビット）
に対応するデータをメモリ・チップから出力させる。

アドレス・ビットAxがハイである場合、Ｄ型ラッチ回路
８はロー信号を受け取ってローの信号を出力し、NANDゲ
ート４および６はそれぞれローとハイの信号を出力する
ことになる。NANDゲート４の出力AxCおよびNANDゲート
６の出力AxTは、それぞれAxのハイの値に対する複数値
と真数値に対応する。次にNANDゲート12は、インバータ
I2とヒューズ回路10の両者からハイ入力を受け取る。こ
の場合、NANDゲート12への入力は両方ともハイであるた
め、ゲート12はNANDゲート14の第１入力にロー信号を出
力し、NANDゲート14はインバータI3にハイ信号を出力す
ることになる。次にインバータI3は、チップ・ドライバ
16にローのディスエーブル信号を出力し、それによって
メモリ・チップからデータが出力されるのを防止する。

したがって、第１図に示した位置で、スイッチS1および
S2がそれぞれ上側の位置に切り替えられている場合、制
御回路１は、ロー・アドレス・ビットAxに応答してハイ
のイネーブル信号を出力し、ハイ・アドレス・ビットAx
に応答してローのディスエーブル信号を出力する。スイ
ッチS1およびS2がそれぞれ下側の位置に切り替えられて
いるときはその逆のことが成り立つ。具体的にいえば、
スイッチS1およびS2がそれぞれ下側の位置（第１図では
破線で示す）に切り替えられている場合、制御回路１
は、ハイAxを受け取るとチップ・ドライバ16にハイのイ
ネーブル信号を出力し、ローAxを受け取るチップ・ドラ
イバ16にローのディスエーブル信号を出力する。

制御回路１の入出力特性を第２図のテーブルに要約して
示す。

第３図は、２個の1/2が正常なチップC1およびC2を組み
合わせて１個のフルサイズ・チップの等価物を形成する
場合の本発明の全体ブロック図である。部分的に欠陥の
あるチップC1およびC2はそれぞれチップ・ドライバ回路
16および16′を有する。制御回路１および１′の出力
は、２進アドレスAxに応答して、それぞれチップ・ドラ
イバ16および18′にイネーブル／ディスエーブル信号を
供給する。

それぞれ複数の記憶セルからなる４個のサブアレイQ1な
いしQ4を有する、チップC1およびC2のメモリ・アレイ52
および54は、1/2が正常（すなわち、各チップの４個の
サブアレイのうち２個が正常に機能しない）であると仮
定する。またメモリ・アレイ52および54は、AxTがロー
のときにアドレスされる記憶セルが正常であるように前
もって条件付けられている。欠陥のある記憶セルは、ハ
イ状態にあるAxTに関連するアドレス空間に存在する。
または「再割振り」されている。この再割振りは以下の
ように説明できる。チップC1について、サブアレイQ1お
よびQ2が不良であり、サブアレイQ3およびQ4が正常であ
ると仮定する。このチップのアドレス・デコード回路
は、Q1およびQ2に対するアドレス入力がQ3およびQ4にス
テアされるように（ヒューズを焼き切ることによって）
設定される。すなわち、Q1およびQ2が不良であるにもか
かわらず、論理的なQ1およびQ2のアドレスは有効である
（なぜならば、それらはQ3およびQ4にステアされている
からである）。制御回路１のスイッチS1およびS2はそれ
ぞれ上側の位置に切り替えられており、制御回路１′の
スイッチS1およびS2はそれぞれ下側の位置に切り替えら
れている。したがって、第２図のテーブルによれば、制
御回路１は、Axがローの時にハイのイネーブル信号を提
供し、Axがハイの時にローのディスエーブル信号を提供
する。一方、制御回路１′は、Axがローの時にローのデ
ィスエーブル信号を提供し、Axがハイの時にハイのイネ
ーブル信号を提供する。

次に、1/2が正常なチップC1およびC2がそれぞれ、各サ
ブアレイQ1およびQ4にそれぞれ１つずつ、合計４個の記
憶セルを有する例について、第３図の動作を説明する。
チップC1およびC2内の４個の異なる記憶セルにアクセス
するためには、２ビットのアドレス信号が必要である。
しかし、各チップ内の４個の記憶セルのうちで２個だけ
が正常に機能し、チップC1およびC2それぞれの残り２個
の記憶セルは欠陥がある。第４図のテーブルは、前述の
内部的再割振り操作の結果を示す。正常な（正常に機能
する）記憶セルは、連続する高位または低位のアドレス
位置にある。より詳細には、チップC1の論理低位アドレ
ス０および01は、サブアレイQ3およびQ4内の正常な（正
常に機能する）記憶セルをアドレスするように割り振ら
れ、高位アドレス10および11は、C1の不良（欠陥のあ
る）記憶セルをアドレスするように割り振られる。一
方、チップC2の低位アドレスは、不良記憶セルをアドレ
スするように割り振られ、チップC2の高位アドレスは正
常な記憶セルをアドレスするように割り振られる。

制御回路１および１′（第３図）に供給されるビット・
アドレスAxは、第４図のアドレス信号の最上位ビットに
対応する（すなわち、アドレス00および01ではAx＝０、
アドレス10および11ではAx＝１となる）。

第３図に示すように、（スイッチS1およびS2がそれぞれ
上側の位置に切り替えられている）制御回路１は、Axが
ロー（０）の時にチップ・ドライバ16にハイのイネーブ
ル信号を提供し、（スイッチS1およびS2がそれぞれ下側
の位置に切り替えられている）制御回路１′は、Axがロ
ーの時にチップ・ドライバ16′にローのディスエーブル
信号を提供する。したがって、アドレス（00）および
（01）（すなわち、Ax＝０）に対しては、チップC1用の
チップ・ドライバ16が動作可能になり、チップC2用のチ
ップ・ドライバ16′が動作不能になる。第４図に示すよ
うに、チップC1はアドレス（00）および（01）に正常な
（正常に機能する）記憶セルを含み、チップC2はアドレ
ス（00）および（01）に不良な（欠陥がある）記憶セル
を含む。したがって、アドレス（00）および（01）に対
しては、チップC1内の正常な記憶セルに対応するデータ
だけがデータ出力線上に提供される。アドレス（10）お
よび（11）（すなわち、Ax＝１）に対しては、チップC1
用のチップ・ドライバ16がディスエーブルされ、チップ
C2用のチップ・ドライバ16′がイネーブルされる。第４
図に示すように、アドレス（10）および（11）に対し
て、チップC2だけが正常な記憶セルを含む。したがっ
て、アドレス（10）および（11）に対しては、チップC2
内の正常な記憶セルに対応するデータだけが出力信号線
上に提供される。このようにして、第３図に示した配置
は、アドレス信号AxがチップC1およびC2の動作を制御す
ることができる。

第１図は、1/2サイズのメモリ・チップ用のチップ・ド
ライバ制御回路１を示す図である。ただし、この制御回
路１は、フルサイズのメモリ・チップのドライバ回路を
制御するために利用できる。より詳細には、1/2が正常
のヒューズ回路10のヒューズを焼き切らなかった時、回
路10はロー信号を出力する。この状況ではNANDゲート12
の入力の１つがローであるため、ゲート12はNANDゲート
14の第１入力にハイ信号を出力する。NANDゲート14の他
方の入力も、ハイ・クロック信号TCEを受け取る。NAND
ゲート14の入力は共にハイなので、ゲート14はインバー
タ13にロー信号を出力し、インバータ13はチップ・ドラ
イバ16にハイのイネーブル信号を提供する。したがっ
て、ヒューズ回路10のヒューズを焼き切らないままであ
る時は、制御回路１は、アドレス入力信号とは無関係
に、関連するチップ・ドライバ回路にハイのイネーブル
信号を出力する。回路10のこの機能は、すべてのアドレ
ス信号に対してチップ・ドライバが動作可能になるフル
サイズのメモリ・チップ（フルサイズのメモリ・チップ
内の記憶セルがすべて正常に機能する）に対応する。

第５図は、1/4が正常または3/4が正常またはフルサイズ
のメモリ・チップのチップ・ドライバ回路を制御するた
めの制御回路18の回路図である。

制御回路18は、アドレス・ステアＸヒューズ回路20、ア
ドレス・ステアＹヒューズ回路22、５個のインバータI1
〜I5、２対の連結したスイッチS1、S2およびS3、S4、列
アドレスＸ捕捉／保持回路24、列アドレスＹ捕捉／保持
回路26、1/4ヒューズ回路28、3/4ヒューズ回路30および
８個のNANDゲート32、34、36、38、40、42、44、46を含
む。

この実施例による制御回路18は、アドレス信号の２つの
ビットAxおよびAyと、捕捉／保持回路24および26と、NA
NDゲート32、34、36、38、46の動作を同期させるハイ・
クロック信号TCE（真数／補数イネーブル）を受け取
る。制御回路18の出力は、チップ・ドライバ回路48にハ
イのイネーブル信号またはローのディスエーブル信号を
提供する。

スイッチS1およびS2はアドレス・ステアＸヒューズ回路
20によって制御され、スイッチS3およびS4はアドレス・
ステアＹヒューズ回路22によって制御される。スイッチ
S1-S2およびS3-S4は、第１図のスイッチS1-S2と同様に
して制御される。具体的には、スイッチS1-S2は、Ｘヒ
ューズ回路20の出力によって、同時にそれぞれ上側の位
置または下側の位置に切り替えられる。同様に、スイッ
チS3-S4は、Ｙヒューズ回路22の出力によって、同時に
それぞれ上側の位置または下側の位置に切り替えられ
る。

列アドレスＸ捕捉／保持回路24および列アドレスＹ捕捉
／保持回路26は共にＤ型ラッチとして実施できる。NAND
ゲート32および34は、アドレス・ビットAx用の真数／補
数発生器を構成し、NANDゲート36および38は、アドレス
・ビットAy用の真数／補数発生器を構成する。1/4ヒュ
ーズ回路28および3/4ヒューズ回路30は第１図の1/2ヒュ
ーズ回路と類似している。より詳細には、ヒューズ回路
28および30はそれぞれ、チップの製造および試験の際に
焼き切ることのできるヒューズを有する。ヒューズを焼
き切った時、回路28および30はハイの信号を出力する。

第6A図および第6B図は、それぞれ1/4が正常なメモリ・
チップおよび3/4が正常なメモリ・チップ用の回路18の
動作を示すテーブルである。

第6A図のテーブルに示すように、スイッチS1-S4がそれ
ぞれ上側の位置に切り替えられている時、制御回路18
は、AxAy＝00の時に限ってチップ・ドライバ48にハイの
イネーブル信号を出力する。一方、第6B図のテーブルに
よれば、スイッチS1-S4がそれぞれ下側の位置に切り替
えられている時、制御回路18はAxAy＝01、10または11の
時にハイのイネーブル信号を出力し、AxAy＝00の時にロ
ーのディスエーブル信号を出力する。

次に、1/4が正常なチップと3/4が正常なチップを完全に
正常なチップの等価物として実施する例を説明する。こ
の例では、1/4が正常なチップと3/4が正常なチップがそ
れぞれ、２ビットのアドレス信号AxAyによってアドレス
される４個の記憶セルを有するものと仮定する。

1/4が正常なチップは１個の正常に機能する記憶セルを
含む。残り３個の記憶セルは欠陥がある。3/4が正常な
チップは３個の正常に機能する記憶セルと、１個の欠陥
のある記憶セルを含む。したがって、1/4および3/4のメ
モリ・チップ内の正常に機能する記憶セルの総数は４に
等しく、これは４個の記憶セルが正常に機能する完全に
正常なメモリ・チップ１個に対応する。

この例では、1/4が正常なメモリ・チップのチップ・ド
ライバ用の制御回路18は、第6A図のテーブルに示した特
性を有し、3/4が正常なメモリ・チップ・ドライバ回路
のチップ・ドライバ用の制御回路18は、第6B図のテーブ
ルに示した特性を有する。

第6A図のテーブルでは、アドレスAxAy＝00のみがハイの
イネーブル信号を提供するので、1/4が正常なチップの
ただ１つの正常に機能する記憶セルがアドレス（00）に
対応するように変換論理回路が設けられる。同様に、3/
4が正常なチップの３個の正常に機能する記憶セルがア
ドレス（01）、（10）および（11）に対応するように変
換論理回路が設けられる。これは、これらのアドレスに
応答してチップ・ドライバ回路18が3/4が正常なチップ
のドライバを動作可能にするためである。

したがって、1/4が正常なメモリ・チップ用の第6A図に
よる制御回路18を実施し、3/4が正常なメモリ・チップ
用に第6B図による制御回路18を実施することによって、
正常に機能する記憶セルに対応するデータが、４つのア
ドレス信号のそれぞれに提供される（すなわち、アドレ
ス（00）に応答して、1/4サイズのメモリ・チップのた
だ１つの正常に機能する記憶セルに対応するデータが動
作可能になり、アドレス（01）、（10）および（11）に
応答して、3/4サイズのメモリ・チップの３個の正常に
機能する記憶セルに対応するデータが動作可能にな
る）。

第５図の制御回路18は、すべてが正常なメモリ・チップ
用のチップ・ドライバを制御するために実施することも
できる。より詳細には、このすべて正常なメモリ・チッ
プの実施様態は、ヒューズ回路28および30のヒューズを
焼き切らないまま残して、これらの回路にロー信号を出
力させ、それによってNANDゲート42および44の出力をハ
イにさせることによって達成される。NANDゲート42およ
び44の出力（およびクロック信号TCE）がハイの時、NAN
Dゲート46はロー信号を出力する。インバータI5がNAND
ゲート46の出力を反転してハイ信号にし、それによって
チップ・ドライバ48を動作可能にする。したがって、ヒ
ューズ回路28および30のヒューズが共に焼き切れていな
い時は、制御回路18は、アドレス信号とは無関係に、チ
ップ・ドライバ48にハイのイネーブル信号を提供する働
きをする。制御回路18のこの機能は、チップ・ドライバ
が常に動作可能になっている（すべての記憶セルが正常
に機能する）フルサイズのメモリ・チップに対応する。

さらに、すべてが正常な（すなわち、ヒューズ回路28お
よび30が焼き切られていない）メモリ・チップ用の制御
回路18の実施態様は、第５図のNANDゲート46に第４の入
力を提供し、第７図に示す回路を追加することによっ
て、1/2サイズのメモリ・チップ用のチップ・ドライバ
を制御するように変更することができる。

第７図に示すように、NANDゲート46′の入力のうち３個
は、第５図のフルサイズのメモリ・チップの実施態様の
NANDゲート46と同一である。NANDゲート46′の第４の入
力は、NANDゲート50の出力を受け取る。NAND回路50は、
インバータI6の出力と1/2ヒューズ回路10の出力とを受
け取る。1/2が正常なチップの実施態様では、ヒューズ
回路10′を焼き切って、NANDゲート50にハイの信号を出
力するようになる。インバータI6は、第５図に示した列
アドレスＸ捕捉／保持回路24の出力を受け取る。したが
って、スイッチS1およびS2がそぞれ下側の位置に切り替
えられ、かつAx＝０である時は、NANDゲート50の出力は
ハイであり、したがってNANDゲート46′の出力はローに
なる。インバータI5はNANDゲート46′のロー出力を反転
して、チップ・ドライバ48へのハイのイネーブル信号に
する。

スイッチS1およびS2がそれぞれ上側の位置に切り替えら
れ、かつAx＝１である時は、NANDゲート50の出力はハイ
であり、したがってNANDゲート46′の出力はローにな
る。この場合、インバータI5はNANDゲート46′のロー出
力を反転して、チップ・ドライバ48へのハイのイネーブ
ル信号にする。スイッチS1およびS2をそれぞれ下側の位
置に切り替えると、インバータI5は、Ax＝１の時にハイ
のイネーブル信号を出力し、Ax＝０の時にローのディス
エーブル信号を出力する。したがって、第７図に示した
修正態様では、一方の制御回路はAx＝０の時に限ってチ
ップ・ドライバを動作可能にし、他方の制御回路はAx＝
１の時に限ってチップ・ドライバを動作可能にするよう
に、２個のドライバ制御回路を実施することができる。
この修正態様は、第３図に示した1/2が正常な実施態様
に対応する。

第７図の実施態様をフルサイズのメモリ・チップに適用
する場合、1/2が正常なヒューズ回路10′は焼き切れな
いまま残って、回路10′にロー信号を出力させ、それに
よってNANDゲート50の出力をハイにする。この場合、NA
NDゲート46′への入力はすべてのハイであるので、イン
バータI5にはロー入力信号が供給され、したがってハイ
のイネーブル信号を提供する。したがって、インバータ
I5は、入力アドレス信号とは無関係に、ハイのイネーブ
ル信号を出力する（これは、すべて正常なメモリ・チッ
プの実施態様に対応する）。

チップ・ドライバ制御回路に関して本発明を説明してき
たが、制御回路（第１図）および18（第５図）の出力
は、入力アドレス信号に従ってメモリ・チップをパワー
オン／パワーオフし、それによって電力を保存するため
に使用することができる。より具体的には、チップ・ド
ライバ回路を動作不能にする代りに、チップへの電力供
給を動作不能にし、それによってメモリ・チップをパワ
ーオフする。

【図面の簡単な説明】

第１図は、本発明の第１の実施例によるチップ・ドライ
バ制御回路の回路図である。 第２図は、第１図の制御回路の動作を説明するための論
理図表である。 第３図は、本発明の1/2サイズのメモリの実施例を示す
全体ブロック図である。 第４図は、第３図の動作を説明するための論理図表であ
る。 第５図は、本発明の第２の実施例による回路図である。 第6A図および第6B図は、第５図の動作を説明するための
論理図表である。 第７図は、第５図の回路に対する変更を示す部分回路図
である。 １、１′、18……チップ・ドライバ制御回路、２……ア
ドレス・ステア・ヒューズ回路、８……列アドレス捕捉
／保持回路、10……1/2が正常なヒューズ回路、16、1
6′、48……チップ・ドライバ回路、20……アドレス・
ステアＸヒューズ回路、22……アドレス・ステアＹヒュ
ーズ回路、24……列アドレスＸ捕捉／保持回路、26……
列アドレスＹ捕捉／保持回路、28……1/4ヒューズ回
路、30……3/4ヒューズ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シアード・ミルトン・レツドマン アメリカ合衆国バーモント州ミルトン、メ イン・ストリート82番地 (72)発明者 エンドー・フイーリツプ・トーマ アメリカ合衆国バーモント州コルチエスタ ー、バーチウツド・ドライブ40番地 (56)参考文献 特開 昭53−34430（ＪＰ，Ａ) 特開 昭52−10032（ＪＰ，Ａ) 特開 昭63−142599（ＪＰ，Ａ) 特開 昭57−60597（ＪＰ，Ａ) 特開 昭51−146128（ＪＰ，Ａ)

Claims (9)

【特許請求の範囲】
1. 【請求項１】部分的に欠陥のある複数のメモリ・チップ
   が設けられ、前記各メモリ・チップが、複数の記憶セル
   のアレイと、データ出力と、複数の記憶セルのうちの１
   つを指定するアドレス信号を受け取るためのアドレス信
   号入力と、アドレス信号が指定する１つの記憶セルを選
   択するためのアドレス・デコーダ手段とをそれぞれ有
   し、前記各メモリ・チップ内の前記複数の記憶セルのア
   レイが正常に機能しない少なくとも１つのアレイを含ん
   でいるメモリ・デバイスにおいて、 前記部分的に欠陥のある少なくとも２つのメモリ・チッ
   プを組み合わせて、１つの完全メモリ・チップと機能的
   に同等の１つのメモリ構成部品として利用するため、前
   記少なくとも２つのメモリ・チップの各々に、 当該メモリ・チップ内の正常に機能する記憶セルの総数
   を指示するための指示手段と、 当該メモリ・チップ内の正常に機能する記憶セルに対応
   するすべてのアドレスが、他のメモリ・チップ内の正常
   に機能する記憶セルに対応しないように、当該メモリ・
   チップの前記アドレス信号入力に受け取られるアドレス
   信号の少なくとも一部分の値を変更せずに又は他の値に
   変更して、当該メモリ・チップの前記アドレス・デコー
   ダ手段に与えるためのスイッチング手段と、 当該メモリ・チップの前記アドレス信号入力に受け取ら
   れるアドレス信号が、当該メモリ・チップ内の正常に機
   能する記憶セルのアドレスに対応する場合は、前記指示
   手段および前記スイッチング手段の出力に応答して、当
   該メモリ・チップを動作可能にするための制御手段と、 が設けられて成る、メモリ・デバイス。
2. 【請求項２】部分的に欠陥のある複数のメモリ・チップ
   が設けられ、前記各メモリ・チップが、複数の記憶セル
   のアレイと、データ出力と、複数の記憶セルのうちの１
   つを指定するアドレス信号を受け取るためのアドレス信
   号入力と、アドレス信号が指定する１つの記憶セルを選
   択するためのアドレス・デコーダ手段と、選択された１
   つの記憶セルに対応するデータを前記データ出力へドラ
   イブするための関連するドライバ手段とをそれぞれ有
   し、前記各メモリ・チップ内の前記複数の記憶セルのア
   レイが正常に機能しない少なくとも１つのアレイを含ん
   でいるメモリ・デバイスにおいて、 前記部分的に欠陥のある少なくとも２つのメモリ・チッ
   プを組み合わせて、１つの完全メモリ・チップと機能的
   に同等の１つのメモリ構成部品として利用するため、前
   記少なくとも２つのメモリ・チップの各々に、 当該メモリ・チップ内の正常に機能する記憶セルの総数
   を指示するための指示手段と、 当該メモリ・チップ内の正常に機能する記憶セルに対応
   するすべてのアドレスが、他のメモリ・チップ内の正常
   に機能する記憶セルに対応しないように、当該メモリ・
   チップの前記アドレス信号入力に受け取られるアドレス
   信号の少なくとも一部分の値を変更せずに又は他の値へ
   変更して、当該メモリ・チップの前記アドレス・デコー
   ダ手段に与えるためのスイッチング手段と、 当該メモリ・チップの前記アドレス信号入力に受け取ら
   れるアドレス信号が、当該メモリ・チップ内の正常に機
   能する記憶セルのアドレスに対応する場合は、前記指示
   手段および前記スイッチング手段の出力に応答して、当
   該メモリ・チップの前記ドライバ手段に対するイネーブ
   ル信号を供給するためのドライバ制御手段と、 が設けられて成る、メモリ・デバイス。
3. 【請求項３】当該メモリ・チップの前記アドレス信号入
   力に受け取られるアドレス信号が、当該メモリ・チップ
   内の正常に機能する記憶セルのアドレスに対応しない場
   合は、前記ドライバ制御手段が、当該メモリ・チップの
   前記ドライバ手段に対するデイスエーブル信号を供給す
   ることを特徴とする、請求項２に記載のメモリ・デバイ
   ス。
4. 【請求項４】前記スイッチング手段が、当該メモリ・チ
   ップの前記アドレス信号入力に受け取られるアドレス信
   号の少なくとも一部分の値を変更せずに供給するための
   第１の位置と、当該部分の値を他の値へ変更して供給す
   るための第２の位置との間で切り替えられるように、前
   記スイッチング手段を制御するためのスイッチング制御
   手段が当該メモリ・チップに設けられたことを特徴とす
   る、請求項１又は２に記載のメモリ・デバイス。
5. 【請求項５】前記少なくとも２つのメモリ・チップが、
   第１のメモリ・チップと第２のメモリ・チップから成
   り、前記第１および第２のメモリ・チップが互いに信号
   ピンの互換性をもつことを特徴とする、請求項１又は２
   に記載のメモリ・デバイス。
6. 【請求項６】前記第１および第２のメモリ・チップの記
   憶セルの総数のうち1/2だけが正常に機能し、前記第１
   のメモリ・チップ内の正常に機能する記憶セルに対応す
   るすべてのアドレスが、前記第２のメモリ・チップ内の
   正常に機能しない記憶セルに対応するように、前記第１
   および第２のメモリ・チップの記憶セルのアドレスが割
   り振られることを特徴とする、請求項５に記載のメモリ
   ・デバイス。
7. 【請求項７】アドレス信号の前記少なくとも一部分が、
   前記各アドレス信号入力に受け取られるアドレス信号の
   １ビットであることを特徴とする、請求項５に記載のメ
   モリ・デバイス。
8. 【請求項８】前記第１のメモリ・チップの記憶セルの総
   数のうち1/4だけが正常に機能し、前記第２のメモリ・
   チップの記憶セルの総数のうち3/4だけが正常に機能す
   ることを特徴とする、請求項５に記載のメモリ・デバイ
   ス。
9. 【請求項９】アドレス信号の前記少なくとも一部分が、
   前記各アドレス信号入力に受け取られるアドレス信号の
   ２ビットであることを特徴とする、請求項８に記載のメ
   モリ・デバイス。