JPS61144800A - メモリを内蔵した半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ部例えば調を内蔵した半導体集積回路に
関し、その出荷の際などに特に該メモリ部の内部状態に
ついて試験を行うことができるような専用の試験回路を
そなえた半導体集積回路に関する。

〔従来の技術〕

一般に、演算器などを構成する半導体集積回路において
は、同一チップ内にメモリ部例えば調および該メモリ部
と信号のやりとりを行う各種論理回路が内蔵される場合
がある。

第４図は、かかる半導体集積回路の１例を概略的に示す
もので、該集積回路のチップ４内にはＲＡＭＩと該ＲＡ
ＭＩと信号のやシとｐを行う論理回路領域３が設けられ
ている。該論理回路領域３内には例えばカウンタ回路３
１．ＡＬＵ（演算ユニット）３２などが設けられ、例え
ば該カウンタ回路３１の出力側から該ＲＡＭＩに対する
アドレス信号が供給され、一方例えば該ＡＬＵ　３２に
おいて演算された結果のデータが該ＡＬＵ　３２の出力
側から該ＲＡＭ　１に対するデータとして入力されて該
ＲＡＭＩにおける所定のアドレスに書き込まれ、次いで
該ＲＡＭＩから必要なデータを読み出して該読出しデー
タを例えばＡＬＵ　３２０入力側に供給して再度所定の
演算を行うなどの処理が行われる。なお５は該チップ４
の周囲に設けられた入出力回路であって該入出力回路５
に設けられた外部端子を通して外部回路との信号のやシ
とシが行われる。

かかる半導体集積回路において、該ＲＡＭの内部状態あ
るいはその機能の試験を行う場合、従来は該論理回路を
通して試験を行っていたが、このような場合には該ＲＡ
Ｍへの書き込みデータを外部から指定するために、試験
データを多く費さねはならず効率がよくないという問題
点があった。特に顧客から示された回路にしたがってＬ
ＳＩを作るフルカスタムＬＳＩやｒ−ドアレイなどのセ
ミカスタムＬＳＩでは、メーカー側が顧客の論理回路を
十分理解しないとメモリ部分の完全な試験がむつかしか
った。

そのため上述したような半導体集積回路においても、該
メモリ部の試験を行うにあたり、該論理回路の信号に影
響されないで、該ＲＡＭを単独で直接に試験できるよう
な試験回路を設けておくことが望まれる。このように該
ＲＡＭを単独に試験するためには、該半導体集積回路に
試験用として専用の外部端子を設け、該外部端子（所謂
テスト端子）より直接該誠に試験用データを書込みまた
該ＲＡＭから読み出された試験用データを直接外部端子
に出力することが考えられる。しかしながら単に該テス
ト端子からの書込みデータを該〜どの各データ入力端子
にそのまま入力し、一方該ＲＡＭの各データ出力端子か
らの読出しデータをその′！ま別のテスト端子に出力す
るようにしたのでは、該書込みデータおよび読出しデー
タのピット数に応じたテスト端子を必要とし、それだけ
通常動作時に使用しうる外部端子の数、したがりて入出
力回路の数が制限されることになって不都合である。

そこで上述したようなＲＡＭ単独の試験を行うことがで
きしかも該試験用の外部端子の数を最小限とすることが
要望されており、そのための回路構成としては第３図に
示すような回路が考えられて〜する。

すなわち第３図において、４はＲＡＭＩを内蔵した半導
体集積回路のチップであって、該ＲＡＭＩと接続される
論理回路の領域は図示が省略されている。該ＲＡＭ１内
にはメモリセルマトリックス１１が設けられておシ、該
ＲＡＭＩのアドレス信号入力端子ＡＯ＋Ａｌ・・・Ａｎ
　から入力されるアドレス信号はアドレスレジスタ１４
、ロウデコーダ１５を通してメモリセルマトリックス１
１に入力されそのロウアドレスを指定する。一方該メモ
リセルフトリックス１１にはライトアンプ１２とセンス
アンプ１３が接続されており、該ライトアンプ１２０入
力側には書込みデータが入力されるデータ入力端子」。

＠＋’０１　・・・’１ｍが設けられ、一方該センスア
ンデ１３の出力側には読出しデータが出力されるデータ
出力端子Ｄ＠＠　＋　Ｄ＠１　・・・Ｄｔｒｎが設けら
れる。

上述したような構成のＲＡＭＩに対し試験用のデータを
書込むために該ライトアンプ１２に対応して試験用デー
タ書込み用のシフトレジスタ２２が、一方該ＲＡＭＩか
ら試験用のデータを読出すために該センスアンプ１３に
対応して試験用データ読出し用のシフトレジスタ２３が
設けられる。

そして先ず試験用のデータを書込む場合には、外部端子
５ＤＩＮから該シフトレジスタ２２のシリアルデータ入
力端子ＳＤを通して該シフトレジスタ２２に所定ピット
の試験用データが順次入力される。すなわち、該シフト
レジスタ２２は外部端子ＣＫから該シフトレジスタ２２
に入力されるクロック信号に応じて、該シリアルデータ
入力端子ＳＤから入力される試験用データを順次右方向
にシフトさせ、該シフトレジスタ２２０段数に応じた所
定ビット数の試験用データが該シフトレジスタ２２に入
力される。

このようにして該シフトレジスタ２２に入力された試験
用データは該シフトレジスタ２２のデータ出力端子偽。

、Ｑｏ、・・・ＱＡｍおよび該ＲＡＭＩのデータ入力端
子’＠＠＋’＊１・・・’ｔｍを通してライトアンプ１
２、更にはメモリセルマトリックス１１に入力される。

そして外部端子面から該ＲＡＭＩに対し書込み制御信号
が入力されることにより所定アドレスのメモリセルに上
記試験用データが書込まれる。

なお２７は、上述した試験用データの出力と通常動作時
の書込みデータの出力とを切換える切換回路であって、
例えば外部端子Ｘから入力されるコントロール信号がロ
ウレベルのときには該シフトレジスタ２２から入力され
る試験用データを出力させ、一方該コン）ｏ−ル信号が
７・イレベルのときＫは、論理回路側から入力される通
常動作時の書込みデータを出力させる。なおこの種の切
換回路は、アドレスレジスタ１４およびロウデコーダ１
５に入力されるクロック信号の供給回路およびロウデコ
ーダ１５に入力される書込み制御信号の供給回路にも挿
入されてお夛（それぞれ符号２５．２６で示す）、切換
回路２５は上記コントロール信号に応じて外部端子ＣＫ
から供給される試験時のクロック信号又は外部端子ＵＣ
Ｋから供給される通常動作時のクロック信号を出力し、
一方切換回路２６は上記コントロール信号に応じて外部
端子面から供給される試験時の書込み制御信号又は外部
端子間から供給される通常動作時の書込み制御信号を出
力する・ 次に該ＲＡＭからの試験用データの読出し時には、該メ
モリセルマトリックス１１の所定アドレスから読出され
たデータ（なお読出し側では上記書込み制御信号がロウ
レベルで書込みが行われた場合には、該書込み制御信号
がハイレベルになると耽出しが行われる）がセンスアン
プ１３更には該ＲＡＭ　１のデータ出力端子Ｄｌｌ＠　
＠　Ｄ＠１・・・Ｄｔｍおよびシフトレジスタ２３の／
母うレルデータ入力端子ＰＤ１１＠　＃　ｐＩ）ｏｘ・
・・ＰＤｔｅｎ　”通して、該シフトレジスタ２３の各
段に並列的（ロード（データセット）される。なお該ロ
ードを行うとＩ＆Ｃは、該シフトレジスタ２３には外部
端子ＳＡ（すなわちシフト／ロードコントロール端子）
　かｂ例えばノ１イレペルのコントロール信号が供給さ
れこれによりて該読出しデータのロードが行われる。な
お該シフトレジスタ２３にはこのロード（データセット
）動作を行うためにクロック信号も入力されるが、図面
中には該クロック信号の供給回路は省略されて−〜る。

次いで該シフトレジスタ２３にロードされた読出しデー
タは、そのデータ出力端子Ｑｔｍから外部端子り。ＵＴ
に対し順次出力される。すなわちこの場合には、上記外
部端子Ｓ／１−から上記シフトレジスタ２３に供給され
るコントロール信号を例えばロウレベルとすることによ
り、該シフトレジスタ２３は、該シフトレジスタ２３に
入力されるクロック信号（該クロック信号の供給回路は
上述したように図示が省略されている〕に応じて該ロー
ドされた読出しデータを順次右方向にシフトさせ、その
データ出力端子Ｑあから順次出力させる。なおこのシフ
トレジスタ２３にはシリアルデータ入力端子（シフトレ
ジスタ２２の端子ＳＤに相当するもので図示は省略され
ている）も設けら・れておシ、上記読出しデータのシフ
ト動作中は、該シリアルデータ入力端子から入力される
データは固定される。（例えはハイレベルのままとして
おく。）なお該ＲＡＭ　１のデータ出力端子り、。、Ｄ
、１・・・〜−からは通常動作時の読出しデータも出力
されるものであり、該読出しデータは例えば論理回路側
へ送られる。

以上は主としてＲＡＭ　１の試験時において該ＲＡＭ１
＆Ｃ試験用のデータを書込む回路および該ＲＡＭＩから
試験用のデータを読出す回路（すなわち概略的にいえば
、試験用の外部端子な節約するために、試験用データを
書込むためのライトアンプ側および該データを読出すた
めのセンスアンプ側にそれぞれ対応させて、試験用デー
タ書込み用および試験用データ読出し用のシフトレジス
タを設ける〕について説明したが、該試験用データを書
込み又は読出す場合のアドレスを指定するアドレス信号
供給回路にもシフトレジスタ２４を設け、アドレス入力
用の外部端子ＡＤＩＮからアドレス信号を順次入力させ
る（上記シフトレジスタ２２と同様にして）ようにすれ
ば、アドレス信号供給側に設けられる試験用の外部端子
の数も最小限にしうる仁とは言うまでもない。なおこの
アドレス信号供給側にも所定の切換回路２８を設け、該
シフトレジスタ２４から入力される試験時のアドレス信
号と、論理回路側から入力される通常動作時のアドレス
信号とを外部端子ＣＮＴからのコントロール信号によシ
切換えてＲＡＭ　ｉ側に入力させるようにすることもで
きる。

〔発明が解決しようとする問題点〕

上述したように、第３図に示される回路においては、Ｒ
ＡＭ　１のライトアンプ側およびセンスアンプ側にそれ
ぞれ試験用データ書込み用および試験用データ読出し用
のシフトレジスタを設けることによシ、試験用として用
いられる外部端子（テスト端子）の個数を節約すること
ができるが、この場合、上記書込み用のシフトレジスタ
および読出し用のシフトレジスタとしてそれぞれ別個の
シフトレジスタが（すなわち２組）設けられており、し
たがって特にＲＡＭのビット数が多いような場合には、
それによって大巾に素子数が増加し、その占める面積も
増加してそれだけ該半導体集積回路の集積度が低下する
という問題点がありた。

本発明はかかる問題点を解決するためになされたもので
、該読出し用および書込み用のシフトレジスタを別個の
ものとすることなく、共通のシフトレジスタを該試験用
データの書込み時および読出し時に兼用して使用するこ
とによシ、１組のシフトレジスタのみＫよって該書込み
および読出しｔ行わせるようにしたものである。

〔問題点を解決するための手段〕

すなわち上記問題点を解決するために、本発明によれば
、メモリ部および論理回路部を有し、かつシリアルデー
タ入力端子、パラレルデータ入力端子、およびデータ出
力端子を有するシフトレジスタが設けられ、該シフトレ
ジスタの各データ出力端子はそれぞれ該メモリ部のデー
タ入力端子に接続され、更に該シフトレジスタの各パラ
レルデータ入力端子はそれぞれ該メモリ部のデータ出力
端子に接続されており、 該メモリ部に対する試験用データの書込み時には、該シ
リアルデータ入力端子から該シフトレジスタの各段に順
次入力された試験用データが、該シフトレジスタの各デ
ータ出力端子からそれぞれ該メモリ部のｒ−タ入力端子
に入力され、一方該メそり部からの試験用データの読出
し時には、該メモリ部から読出されたデータが該メモリ
部の各データ出力端子からそれぞれ該シフトレジスタの
ノ臂うレルデータ入力端子にロードされ、このようにし
て該シフトレジスタにロードされたデータが該シフトレ
ジスタのデータ出力端子から順次出力される、メモリを
内蔵した半導体集積回路が提供される。

〔作用〕

上記構成によれば、該メモリ部に対する試験用データの
書込み時には、該シフトレジスタのシフト動作によシ該
シリアルデータ入力端子から該シフトレジスタの各段に
順次入力された試験用データが該シフトレジスタの各デ
ータ出力端子からそれぞれ該メモリ部のデータ入力端子
に入力される。

一方、該メモリ部からの試験用データの読出し時には、
該メモリ部から読出されたデータが先ず該シフトレジス
タのロード動作によシ該メモリ部の各データ出力端子か
らそれぞれ該シフトレジスタのノ臂うレルデータ入力端
子にロードされ、このようにして該シフトレジスタにロ
ードされたデータは、次いで該シフトレジスタのシフト
動作によシ該シフトレジスタのデータ出力端子から順次
出力される。

なお該シフトレジスタのシフト動作とロード動作との切
換えは、該シフトレジスタに供給されるシフト／ロード
コントロール信号によって行われる。

〔実施例〕

第１図は、本発明の１実施例として、メモリ部としてＲ
ＡＭを内蔵した半導体集積回路において、該ＲＡＭと該
ＲＡＭＫ対する試験回路部分を示すもので、上述した第
３図の回路と共通する部分は第３図と同一の符号で示さ
れている。

そして第１図に示される回路が第３図の回路と相違する
点は、試験用、データの書込み用および読出し用として
共通のシフトレジスタ２１を用い。

該シフトレジスタ２１の各データ出力端子Ｑ、。。

Ｑｌｌｌ・・・Ｑｔｍは前記切換回路２７．２７・・・
を介してＲＡＭ　１のデータ入力端子１０゜＋’ｌｌｌ
’・・１ｔｒｎに接続し、また該シフトレジスタ２１の
／臂うレルデータ入力端子ＰＤ、。＊ＰＤｌ１１・・−
ＰＤ、ｍをＲＡＭ　１のデータ出力端子り、。、Ｄ、１
・・・Ｄｔｍに接続した点である。

なお該シフトレジスタ２１には外部端子５ＤＩＮに接続
されたシリアルデータ入力端子ＳＤを有しており、更に
該シフトレジスタ２１には外部端子ＣＫからクロック信
号が、また外部端子Ｓ／Ｌからシフト／ロードコントロ
ール信号が供給され、またデータ出力端子Ｑｔｍは外部
端子り。Ｕ、ｒに接続される。

かかる構成において先ず試験用のデータを書込む場合に
は、該シフトレジスタ２１に供給されるシフト／ロード
コントロール信号を例えはロウレベルとする。このとき
該シフトレジスタ２１は外部端子ＣＫからクロック信号
が供給される度に、該シリアルデータ入力端子ＳＤから
入力される試験用データを順次右方向にシフトさせ、該
シフトレジスタ２１の段数に応じた所定ピット数の試験
用データが該シフトレジスタ２１に入力される。

このようにして該シフトレジスタ２１に入力された試験
用データは、以後は第３図の回路と同様に、該シフトレ
ジスタ２１のデータ出力端子Ｑｌｌ＠ｓＱｏｗ・・・Ｑ
ｔｒｎおよび該ＲＡＭＩのデータ入力端子１０．。

ｉｌｌ・・・ｌムを通してライトアンプ１２、更にはメ
モリセルマトリックスＩＩＫ人力され、書込み制御信号
が入力されることにより所定アドレスのメモリセルに上
記試験用データが書込まれる◎まだ該ＲＡＭからの試験
用データ読出し時には、該メモリセルマトリッ、クス１
１の所定アドレスから読出されたデータが、センスアン
プ１３、更には該ＲＡＭ　１のデータ出力端子り、。＋
Ｄ１１、・・・Ｄｔｍおよび該シフトレジスタ２１のノ
４ラレルデータ入力端午ＰＤ、。、ＰＤ、、・・・ＰＤ
ｔｍ）ｋ通して、該シフトレジスタ２１の各段に並列的
にロードされる。そして該シフトレジスタ２１にかかる
ロード動作を行、わせるときには、外部端子シｉから該
シフトレジスタ２１に供給されるシフト／ロードコント
ロール信号が例えばハイレベルとされ、更；に外部端子
ＣＫから該シフトレジスタ２１にクロック信号が供給さ
れることＫより上記データのロード動作が行われる。

このようにして該シフトレジスタ２１にロードされた読
出しデータは、そのデータ出力端子Ｑ１ｒｎから外部端
子り。ＵＴに順次出力される。この場合には該シフトレ
ジスタ２１に供給されるシフト／ロードコントロール信
号を再びロウレベルに切換える。これによりて該シフト
レジスタ２１は外部端子ＣＫからクロック信号が供給さ
れる度Ｋ、該ロードされた読出しデータを順次右方向に
シフトさせ、そのデータ出力端子Ｑｔｒｎから外部端子
り。ＩｊＴに対し順次読出しデータを出力させる。なお
このシフト動作中は、該シフトレジスタ２１のシリアル
データ入力端子ＳＤから入力されるデータは例えばハイ
レベルのままに固定しておく。

なお上記第１図の実施例にも示されるように、シフトレ
ジスタ２１のデータ出力端子およびパラレルデータ入力
端子をそれぞれＲＡＭのデータ入力端子およびデータ出
力端子に接続するにあたっては、該シフトレジスタ２１
０１段目（１ビツト目）のデータ出力端子Ｑ６゜ｔＲＡ
Ｍの１ビツト目のデータ入力端子１０．に接続し、一方
該シフトレジスタ２１の１段目（１ビツト目）のノやラ
レルデータ入力端子ＦＤ、。ＶＲＡＭの１ビツト目のデ
ータ出力・端子り、。Ｋ接続し、以下同様にして該シフ
トレジスタ２１の各段において誉き込みデータのピット
順序と読出しデータのピット順序とを対応するように接
続することが試験を行う上で好都合である。

第２図は、上記第１図におけるシフトレジスタ２１の具
体例を示すもので、特に該シフトレジスタ２１０１段目
（１ビツト目）２１Ｏについてその具体例が示されてお
り、以後の段２１１・・・以下もこれに準じて構成され
る。

すなわち該シフトレジスタ２１の１段目２１０には、ア
ンドデートＡ□　ｓＡ２とオアゲートＢ１とＤフリラグ
フロップ２１０２とが設けられ、該アンドデートＡ□に
はパラレルデータ入力端子ＰＤ、。からの信号が直接入
力されるとともに外部端子Ｓ／Ｌからのシフト／ロード
コントロール信号がインバータＣ□　、Ｃ１およびり０
点を介して入力される。一方アンドｒ−）Ａ、にはシリ
アルデータ入力端子ＳＤからの信号が直接入力されると
ともに該シフト／ロードコントロール信号がインバータ
Ｃ８およびη点を介して入力される。そして該アンドゲ
ートＡｌ５Ａ！の出力はそれぞれオアダートＢＩＫ入力
され、該オアゲートＢ□の出力はＤフリップフロップ２
工０２のデータ入力端子りに入力される。なお骸フリッ
ｆ７０ツブ２１０２の出力端子Ｑ＆Ｃはデータ出力端子
Ｑｏｅが接続されるとともに、該出力端子Ｑは次段２１
１Ｃ設けられるアンドゲートＡ、のシリアルデータ入力
端子ＳＤＫ接続される。更に該Ｄフリップフロップ２１
０２のクロック端子ＣＫＫは外部端子ＣＫからのクロッ
ク信号がインバータＣ，，Ｃ４およびＣＫ、点を通して
供給される。

かかる構成によれば、外部端子ＳＱＬから入力されるシ
フト／ロードコントロール信号カロウレペルのときは、
該シフトレジスタはシフト動作を行い、クロック信号Ｃ
Ｋが入力される度にシリアルデータ入力端子８Ｄから順
次データを入力させるとともに、各段にセットされてい
るデータを順次右方向にシフトさせる。

−１外部端子ＳＱＬから入力されるシフト／ロードコン
トロール信号がハイレベルのときは、該シフトレジスタ
は各段のノタラレルデータ入力端子から入力されるデー
タをロード〔セット〕する動作を行い、クロック信号Ｃ
Ｋの入力に伴って各段のパラレルデータ入力端子から並
列的に入力されるデータをその段のＤフリップフロップ
にセットする。

なお第３図に示されるシフトレジスタ２３も該シフトレ
ジスタ２１と同一の構成とされており、同じく第３図に
示されるシフトレジスタ２２およびアドレス入力側のシ
フトレジスタ２４はシフト動作のみを行うものでおるか
ら、該第２図に示される回路中、その各段にはアンドグ
ー）ＡＩｍＡ！およびオアダートＢ□からなる部分２１
０１はなく、シリアルデータ入力端子ＳＤが直接、Ｄフ
リラグフロップ２１０２のデータ入力端子りに接続され
る。

〔発明の効果〕

本発明によれば、共通のシフトレジスタを該試験用デー
タの書込み時および読出し時に兼用して使用することが
できるから、特にＲＡＭのビット数が多い場合でもそれ
による素子数の増加、更にはその占める面積の増加が少
くて済み、この種のＲυ■内蔵した半導体集積回路の集
積度を向上させることができる。

【図面の簡単な説明】

第１図は、本発明のｌ実施例としての、メモリを内蔵し
た半導体集積回路における該メモリの試験回路部分を示
すブロック図、 第２図は、第１図におけるシフトレジスタ２１の具体例
を示す回路図、 第３図は、従来技術としての、メモリを内蔵した半導体
集積回路における該メモリの試験回路部分を示すプロ、
り図、 第４図は、この種のメモリを内蔵した半導体集積回路の
全体構成を概略的に例示する図である。 （符号の説明） ｌ・・・ＲＡＭ、１１・・・メモリセルマトリックス、
１２・・・ライトアンプ、１３・・・センスアンプ、１
４・・・アドレスレジスタ、１５・・・ロウデコーダ、
２１．２２，２３．２４・・・シフトレジスタ、２５．
２６，２７．２８・・・切換回路、３・・・論理回路領
域、４・・・半導体集積回路のチ。 デ、５・・・入出力回路。

Claims (1)

1. 【特許請求の範囲】 １、メモリ部および論理回路部を有し、かつシリアルデ
   ータ入力端子、パラレルデータ入力端子、およびデータ
   出力端子を有するシフトレジスタが設けられ、該シフト
   レジスタの各データ出力端子はそれぞれ該メモリ部のデ
   ータ入力端子に接続され、更に該シフトレジスタの各パ
   ラレルデータ入力端子はそれぞれ該メモリ部のデータ出
   力端子に接続されており、 該メモリ部に対する試験用データの書込み時には、該シ
   リアルデータ入力端子から該シフトレジスタの各段に順
   次入力された試験用データが、該シフトレジスタの各デ
   ータ出力端子からそれぞれ該メモリ部のデータ入力端子
   に入力され、 一方該メモリ部からの試験用データの読出し時には、該
   メモリ部から読出されたデータが該メモリ部の各データ
   出力端子からそれぞれ該シフトレジスタのパラレルデー
   タ入力端子にロードされ、このようにして該シフトレジ
   スタにロードされたデータが該シフトレジスタのデータ
   出力端子から順次出力されることを特徴とする、メモリ
   を内蔵した半導体集積回路。