JPH10242842A - マイクロコントローラアクセス可能マクロセル - Google Patents
マイクロコントローラアクセス可能マクロセルInfo
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- JPH10242842A JPH10242842A JP9301960A JP30196097A JPH10242842A JP H10242842 A JPH10242842 A JP H10242842A JP 9301960 A JP9301960 A JP 9301960A JP 30196097 A JP30196097 A JP 30196097A JP H10242842 A JPH10242842 A JP H10242842A
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- data bus
- bus
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K19/17744—Structural details of routing resources for input/output signals
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- G—PHYSICS
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Abstract
(57)【要約】
【課題】 特定のマクロセルからのリードと特定のマク
ロセルへのライトとのために、マクロセルとデータバス
との間及びアドレスバスとＰＬＤアレイとの間での直接
アクセスを可能にするプログラマブル論理素子（ＰＬ
Ｄ）及びマクロセルアレイを提供する。 【解決手段】 アドレスバスとデータバスとリード線と
ライト線とを有するマイクロコントローラに接続可能で
あって、プログラマブル論理素子（ＰＬＤ）アレイと、
少なくとも一つの入力ピンと、少なくとも一つのデータ
バスマクロセルとを含む回路である。入力ピンは、ＰＬ
Ｄアレイに接続され、かつ、アドレスバスに接続可能で
ある。データバスマクロセルは、ＰＬＤアレイと外部ユ
ニットとに接続され、かつ、データバスとリード線とラ
イト線とに接続可能である。データバスは、データバス
マクロセルに直接にアクセスする。
ロセルへのライトとのために、マクロセルとデータバス
との間及びアドレスバスとＰＬＤアレイとの間での直接
アクセスを可能にするプログラマブル論理素子（ＰＬ
Ｄ）及びマクロセルアレイを提供する。 【解決手段】 アドレスバスとデータバスとリード線と
ライト線とを有するマイクロコントローラに接続可能で
あって、プログラマブル論理素子（ＰＬＤ）アレイと、
少なくとも一つの入力ピンと、少なくとも一つのデータ
バスマクロセルとを含む回路である。入力ピンは、ＰＬ
Ｄアレイに接続され、かつ、アドレスバスに接続可能で
ある。データバスマクロセルは、ＰＬＤアレイと外部ユ
ニットとに接続され、かつ、データバスとリード線とラ
イト線とに接続可能である。データバスは、データバス
マクロセルに直接にアクセスする。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラマブル論
理素子、そのマクロセル及び該素子のマイクロコントロ
ーラインタフェースバスへの接続に関する。
理素子、そのマクロセル及び該素子のマイクロコントロ
ーラインタフェースバスへの接続に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】プログ
ラマブル論理素子（ＰＬＤ）は、多数の入力信号に対し
て高速に論理機能を実行する。図１に示すように、ＰＬ
Ｄのアレイ１２は入出力ブロック８を介して入力信号を
受信する。論理機能を実行した結果は、「生成項(produ
ct term)」と呼ばれ、ＰＬＤアレイ１２から一つ以上の
ブロック８へ出力される。各ブロックは、マクロセル１
４と入出力ユニット(input/output unit) １６とで構成
される。
ラマブル論理素子（ＰＬＤ）は、多数の入力信号に対し
て高速に論理機能を実行する。図１に示すように、ＰＬ
Ｄのアレイ１２は入出力ブロック８を介して入力信号を
受信する。論理機能を実行した結果は、「生成項(produ
ct term)」と呼ばれ、ＰＬＤアレイ１２から一つ以上の
ブロック８へ出力される。各ブロックは、マクロセル１
４と入出力ユニット(input/output unit) １６とで構成
される。
【０００３】各マクロセル１４は、ＯＲゲート２０とＸ
ＯＲゲート２１とフリップフロップ２２とマルチプレク
サ (multiplexer)（ＭＵＸ）２４とで構成される。ＯＲ
ゲート２０は、少なくとも二つの「ＯＲ−ＰＴ」型生成
項に対してＯＲ演算を行い、ＸＯＲゲート２１は、ＯＲ
ゲート２０の出力を選択的に通過させ反転(invert)させ
る。その結果は、フリップフロップ２２のデータ（Ｄ）
入力へ供給される。ＣＬＯＣＫ−ＰＴ、ＰＲＥＳＥＴ−
ＰＴ、ＣＬＥＡＲ−ＰＴ生成項などの他の生成項信号
は、フリップフロップ２２の動作を制御する。ここで、
ＣＬＯＣＫ−ＰＴはクロック信号であり、ＰＲＥＳＥＴ
−ＰＴはフリップフロップ２２を活性化し（出力に
「１」信号を供給する）、ＣＬＥＡＲ−ＰＴはフリップ
フロップ２２を非活性化する（出力に「０」信号を供給
する）。フリップフロップ２２の出力は、「被記録(REG
ISTERED)」信号であり、マルチプレクサ２４によってマ
クロセル１４の出力信号として選択されることができ
る。あるいは、マルチプレクサ２４は、フリップフロッ
プ２２へのデータ入力（「組合せ(COMBINATORIAL) 」信
号として知られる）を選択することができる。被記録信
号は、別の生成項信号を決定するのに必要になる場合も
あり、従って、「レジスタフィードバック(REGISTERFEE
DBACK) 」信号としてＰＬＤアレイ１２へ供給される。
ＯＲゲート２１とフリップフロップ２２とマルチプレク
サ (multiplexer)（ＭＵＸ）２４とで構成される。ＯＲ
ゲート２０は、少なくとも二つの「ＯＲ−ＰＴ」型生成
項に対してＯＲ演算を行い、ＸＯＲゲート２１は、ＯＲ
ゲート２０の出力を選択的に通過させ反転(invert)させ
る。その結果は、フリップフロップ２２のデータ（Ｄ）
入力へ供給される。ＣＬＯＣＫ−ＰＴ、ＰＲＥＳＥＴ−
ＰＴ、ＣＬＥＡＲ−ＰＴ生成項などの他の生成項信号
は、フリップフロップ２２の動作を制御する。ここで、
ＣＬＯＣＫ−ＰＴはクロック信号であり、ＰＲＥＳＥＴ
−ＰＴはフリップフロップ２２を活性化し（出力に
「１」信号を供給する）、ＣＬＥＡＲ−ＰＴはフリップ
フロップ２２を非活性化する（出力に「０」信号を供給
する）。フリップフロップ２２の出力は、「被記録(REG
ISTERED)」信号であり、マルチプレクサ２４によってマ
クロセル１４の出力信号として選択されることができ
る。あるいは、マルチプレクサ２４は、フリップフロッ
プ２２へのデータ入力（「組合せ(COMBINATORIAL) 」信
号として知られる）を選択することができる。被記録信
号は、別の生成項信号を決定するのに必要になる場合も
あり、従って、「レジスタフィードバック(REGISTERFEE
DBACK) 」信号としてＰＬＤアレイ１２へ供給される。
【０００４】一般的には、ＰＬＤアレイ１２の出力信号
は、スイッチの開閉など外部ユニットを制御するために
利用される。従って、その出力信号は、構成可能バッフ
ァ２６と外部ユニットが接続される外部ピン２８とで構
成される入出力ユニット１６へ供給される。バッファ２
６は、バッファ２６が出力信号を制御するために出力バ
ッファとして機能すべきか、又は信号を受信する際に経
由する入力バッファとして機能すべきか、を示す出力イ
ネーブル（ＯＥ）生成項信号によって構成制御される。
後者の場合、入力信号（ＩＮＰＵＴ）が、実質的にマク
ロセル１４を迂回して直接ＰＬＤアレイ１２へ供給され
る。
は、スイッチの開閉など外部ユニットを制御するために
利用される。従って、その出力信号は、構成可能バッフ
ァ２６と外部ユニットが接続される外部ピン２８とで構
成される入出力ユニット１６へ供給される。バッファ２
６は、バッファ２６が出力信号を制御するために出力バ
ッファとして機能すべきか、又は信号を受信する際に経
由する入力バッファとして機能すべきか、を示す出力イ
ネーブル（ＯＥ）生成項信号によって構成制御される。
後者の場合、入力信号（ＩＮＰＵＴ）が、実質的にマク
ロセル１４を迂回して直接ＰＬＤアレイ１２へ供給され
る。
【０００５】本発明の共通の譲受人である米国カリフォ
ルニア州フレモント(Fremont) のウェイファスケール・
インテグレーション社(Waferscale Integration Inc.)
のプログラマブルシステム素子（ＰＳＤ）及びカリフォ
ルニア州のアメリカ・マイクロシステムズ・デバイス(A
merican Microsystems Devices) 社製のＭＡＣＨ素子や
カリフォルニア州のアルテラ(Altera)社のＭＡＸ素子な
どの素子では、ＰＬＤアレイ１２は、マイクロコントロ
ーラ１０の周辺素子として一部機能し、従って、マイク
ロコントローラ１０は、マクロセル１４に対してリー
ド、ライトをしなければならない。リードオペレーショ
ンは、マクロセル１４の出力信号に影響を及ぼすことな
く発生しなければならない。例えば、ＰＬＤアレイ１２
がカウンタを実現する場合、マイクロコントローラ１０
は、カウンタに新しい値をロードするか、又はカウンタ
の現在の値をリードするか、のいずれかを要求するであ
ろう。
ルニア州フレモント(Fremont) のウェイファスケール・
インテグレーション社(Waferscale Integration Inc.)
のプログラマブルシステム素子（ＰＳＤ）及びカリフォ
ルニア州のアメリカ・マイクロシステムズ・デバイス(A
merican Microsystems Devices) 社製のＭＡＣＨ素子や
カリフォルニア州のアルテラ(Altera)社のＭＡＸ素子な
どの素子では、ＰＬＤアレイ１２は、マイクロコントロ
ーラ１０の周辺素子として一部機能し、従って、マイク
ロコントローラ１０は、マクロセル１４に対してリー
ド、ライトをしなければならない。リードオペレーショ
ンは、マクロセル１４の出力信号に影響を及ぼすことな
く発生しなければならない。例えば、ＰＬＤアレイ１２
がカウンタを実現する場合、マイクロコントローラ１０
は、カウンタに新しい値をロードするか、又はカウンタ
の現在の値をリードするか、のいずれかを要求するであ
ろう。
【０００６】しかし、マイクロコントローラ１０は、ど
れも、リード対象のアドレスをアドレスバス３０に置
き、周辺素子がリード対象のデータ３２をデータバスに
置くのを待つことによって、データをリードする。同様
に、ライト対象のアドレスがアドレスバス３０に置か
れ、ライト対象のデータがデータバス３２に置かれる。
更に、リード又はライトのための信号（ＲＥＡＤ，ＷＴ
ＩＴＥ）が、信号３４及び３６によって示されるように
別個に供給される。
れも、リード対象のアドレスをアドレスバス３０に置
き、周辺素子がリード対象のデータ３２をデータバスに
置くのを待つことによって、データをリードする。同様
に、ライト対象のアドレスがアドレスバス３０に置か
れ、ライト対象のデータがデータバス３２に置かれる。
更に、リード又はライトのための信号（ＲＥＡＤ，ＷＴ
ＩＴＥ）が、信号３４及び３６によって示されるように
別個に供給される。
【０００７】アドレス及びデータは、それぞれＮビット
及びＭビットを含む。ここで、Ｎは普通１６でありＭは
普通８である。かくして、バス３０と３２とは、それぞ
れ単一のブロック４０及び４２で示されたＮ個の入出力
ブロックとＭ個の入出力ブロックとに接続される。リー
ド信号とライト信号とのための入出力ブロックを符号４
４で示す。アドレスビットとリード信号及びライト信号
とについては、全てが入力信号であるが、対応するバッ
ファ２６が入力バッファとして構成され、アドレスビッ
トは入力線（ＩＮＰＵＴ）を介してＰＬＤアレイ１２へ
と供給される。ＰＬＤアレイ１２は、アドレスビットを
デコードしてアクセス対象のマクロセル１４を決定す
る。
及びＭビットを含む。ここで、Ｎは普通１６でありＭは
普通８である。かくして、バス３０と３２とは、それぞ
れ単一のブロック４０及び４２で示されたＮ個の入出力
ブロックとＭ個の入出力ブロックとに接続される。リー
ド信号とライト信号とのための入出力ブロックを符号４
４で示す。アドレスビットとリード信号及びライト信号
とについては、全てが入力信号であるが、対応するバッ
ファ２６が入力バッファとして構成され、アドレスビッ
トは入力線（ＩＮＰＵＴ）を介してＰＬＤアレイ１２へ
と供給される。ＰＬＤアレイ１２は、アドレスビットを
デコードしてアクセス対象のマクロセル１４を決定す
る。
【０００８】アクセスされるマクロセル１４は、フリッ
プフロップ２２に記憶されたデータをＰＬＤアレイ１２
へ供給するか、又は、そこからデータを受信しなければ
ならない。これに応じて、ＰＬＤアレイ１２は、データ
バス３２に接続されたマクロセル１４へデータを供給す
るか、又は、そこからデータを受信する。
プフロップ２２に記憶されたデータをＰＬＤアレイ１２
へ供給するか、又は、そこからデータを受信しなければ
ならない。これに応じて、ＰＬＤアレイ１２は、データ
バス３２に接続されたマクロセル１４へデータを供給す
るか、又は、そこからデータを受信する。
【０００９】ライトオペレーションの際には、データバ
ス３２に接続されたマクロセルのバッファ２６が入力バ
ッファとして構成され、データビットが、アクセスされ
たマクロセル１４へＰＬＤアレイ１２を介して送られ
る。アクセスされたマクロセル１４のフリップフロップ
２２へデータビットを実際に書き込むために、ＰＬＤア
レイ１２は、ＣＬＯＣＫ−ＰＴ信号に同期してフリップ
フロップ２２へ入力されるＯＲ−ＰＴ信号を設定する
か、又は、ライトされるべき値（１又は０）に従ってＰ
ＲＥＳＥＴ−ＰＴ信号とＣＬＥＡＲ−ＰＴ信号の一方あ
るいは他方を選択する。
ス３２に接続されたマクロセルのバッファ２６が入力バ
ッファとして構成され、データビットが、アクセスされ
たマクロセル１４へＰＬＤアレイ１２を介して送られ
る。アクセスされたマクロセル１４のフリップフロップ
２２へデータビットを実際に書き込むために、ＰＬＤア
レイ１２は、ＣＬＯＣＫ−ＰＴ信号に同期してフリップ
フロップ２２へ入力されるＯＲ−ＰＴ信号を設定する
か、又は、ライトされるべき値（１又は０）に従ってＰ
ＲＥＳＥＴ−ＰＴ信号とＣＬＥＡＲ−ＰＴ信号の一方あ
るいは他方を選択する。
【００１０】アクセスされたマクロセル１４からリード
されるべきデータに関しては、アクセスされたマクロセ
ル１４が、まず、レジスタフィードバック信号を介して
ＰＬＤアレイ１２へそのデータを供給する。次いで、Ｐ
ＬＤアレイ１２は、データバス３２に接続されたマクロ
セル１４の組合せ出力としてそのデータビットを供給す
る。そのデータビットに関しては、データバスに接続さ
れたマクロセル及びアクセスされたマクロセルの出力イ
ネーブル（ＯＥ−ＰＴ）信号は、リード信号（すなわち
出力）がアサートされたか、又はライト信号（すなわち
入力）がアサート入力されたか、によって変化すること
が理解されるであろう。
されるべきデータに関しては、アクセスされたマクロセ
ル１４が、まず、レジスタフィードバック信号を介して
ＰＬＤアレイ１２へそのデータを供給する。次いで、Ｐ
ＬＤアレイ１２は、データバス３２に接続されたマクロ
セル１４の組合せ出力としてそのデータビットを供給す
る。そのデータビットに関しては、データバスに接続さ
れたマクロセル及びアクセスされたマクロセルの出力イ
ネーブル（ＯＥ−ＰＴ）信号は、リード信号（すなわち
出力）がアサートされたか、又はライト信号（すなわち
入力）がアサート入力されたか、によって変化すること
が理解されるであろう。
【００１１】ＰＬＤアレイでデータにアクセスするに
は、アドレスバスに接続されたマクロセル群と、アクセ
スされているマクロセルから成る第二のマクロセル群
と、データバスに接続された第三のマクロセル群と、の
三つのマクロセル群が必要であることが理解されるであ
ろう。更に、ＰＬＤアレイ１２は二度データを配信しな
ければならない。一度は、アドレスバスに接続されたマ
クロセルからアクセスされたマクロセルへのものであ
り、もう一度は、アクセスされたマクロセルからデータ
バスに接続されたマクロセルへのものである。
は、アドレスバスに接続されたマクロセル群と、アクセ
スされているマクロセルから成る第二のマクロセル群
と、データバスに接続された第三のマクロセル群と、の
三つのマクロセル群が必要であることが理解されるであ
ろう。更に、ＰＬＤアレイ１２は二度データを配信しな
ければならない。一度は、アドレスバスに接続されたマ
クロセルからアクセスされたマクロセルへのものであ
り、もう一度は、アクセスされたマクロセルからデータ
バスに接続されたマクロセルへのものである。
【００１２】ＰＬＤアレイ１２を介してデータ情報とア
ドレス情報とを配信するには、更に、バス信号が標準的
なタイミングに従うことが必要である、ということが理
解されるであろう。図２は、単一のリード／ライトサイ
クルのタイミングを示す。さて、図２によると、マイク
ロコントローラは、図２（Ａ）から分かるように、アド
レス５０でアドレスバスを駆動することによって始動す
る。そのアドレスは通常外部ユニット（図示せず）によ
ってデコードされ、ＰＬＤ１２などの選択された周辺素
子に対してセレクト信号が生成される。次いで、周辺素
子は、図２（Ｂ）に示すように、マイクロコントローラ
がリード信号（ＲＥＡＤ）又はライト信号（ＷＲＩＴ
Ｅ）のいずれかをアサートする次のバスサイクル段階を
待つ。
ドレス情報とを配信するには、更に、バス信号が標準的
なタイミングに従うことが必要である、ということが理
解されるであろう。図２は、単一のリード／ライトサイ
クルのタイミングを示す。さて、図２によると、マイク
ロコントローラは、図２（Ａ）から分かるように、アド
レス５０でアドレスバスを駆動することによって始動す
る。そのアドレスは通常外部ユニット（図示せず）によ
ってデコードされ、ＰＬＤ１２などの選択された周辺素
子に対してセレクト信号が生成される。次いで、周辺素
子は、図２（Ｂ）に示すように、マイクロコントローラ
がリード信号（ＲＥＡＤ）又はライト信号（ＷＲＩＴ
Ｅ）のいずれかをアサートする次のバスサイクル段階を
待つ。
【００１３】リードサイクルにおいては、周辺素子は要
求された情報５２でデータバスを駆動することによって
応答し、また、マイクロコントローラ１０はリード信号
の立ち上がりエッジ５４でデータをラッチする。ライト
サイクルにおいては、マイクロコントローラはデータ５
２を供給し、周辺素子はライトパルスの立ち上がりエッ
ジ５４でデータ５２をラッチする。
求された情報５２でデータバスを駆動することによって
応答し、また、マイクロコントローラ１０はリード信号
の立ち上がりエッジ５４でデータをラッチする。ライト
サイクルにおいては、マイクロコントローラはデータ５
２を供給し、周辺素子はライトパルスの立ち上がりエッ
ジ５４でデータ５２をラッチする。
【００１４】ＰＬＤ１２がディレイを有するために生じ
る、バスのセットアップ及びホールドのタイミングにつ
いての違反によって、データとリード／ライト信号との
間に競合状態(race conditions) が生じうることが理解
されるであろう。更に、ＰＬＤ１２は信号を受信する度
に電力アップするため、アドレスバスとデータバスとが
ＰＬＤ１２に接続されているという事実に起因してバス
上の全ての変化でＰＬＤ１２の電力アップ／ダウンサイ
クルがトリガーされる。この連続的サイクル性が消費電
力に加わる。
る、バスのセットアップ及びホールドのタイミングにつ
いての違反によって、データとリード／ライト信号との
間に競合状態(race conditions) が生じうることが理解
されるであろう。更に、ＰＬＤ１２は信号を受信する度
に電力アップするため、アドレスバスとデータバスとが
ＰＬＤ１２に接続されているという事実に起因してバス
上の全ての変化でＰＬＤ１２の電力アップ／ダウンサイ
クルがトリガーされる。この連続的サイクル性が消費電
力に加わる。
【００１５】更に、アドレスバスデータとデータバスデ
ータとをマクロセルを介して配信するためにＰＲＥＳＥ
ＴとＣＬＥＡＲとＣＬＯＣＫとＯＲとの生成項を利用す
るから、アドレスバス信号とデータバス信号とに応答す
る論理機能の開発に必要な時間については言及しないま
でも、ＰＬＤアレイが実行しなければならない残りの論
理機能を実現することが困難となる。
ータとをマクロセルを介して配信するためにＰＲＥＳＥ
ＴとＣＬＥＡＲとＣＬＯＣＫとＯＲとの生成項を利用す
るから、アドレスバス信号とデータバス信号とに応答す
る論理機能の開発に必要な時間については言及しないま
でも、ＰＬＤアレイが実行しなければならない残りの論
理機能を実現することが困難となる。
【００１６】
【課題を解決するための手段】出願人は、マクロセルに
対するバスオペレーションの間、アクセスされたマクロ
セルからプログラマブル論理素子（ＰＬＤ）を介して信
号を送る必要はない、ということを悟った。その代わり
として、データバス及びリード／ライト信号はアクセス
されたマクロセルに直接接続されることができ、また、
アドレスバスはＰＬＤアレイに直接接続されることがで
きる。
対するバスオペレーションの間、アクセスされたマクロ
セルからプログラマブル論理素子（ＰＬＤ）を介して信
号を送る必要はない、ということを悟った。その代わり
として、データバス及びリード／ライト信号はアクセス
されたマクロセルに直接接続されることができ、また、
アドレスバスはＰＬＤアレイに直接接続されることがで
きる。
【００１７】本発明の好ましい一実施形態によれば、ア
ドレスバスとデータバスとリード線とライト線とを有す
るマイクロコントローラに接続可能なＰＬＤ基盤回路が
提供される。この回路は、ＰＬＤアレイと、このＰＬＤ
アレイに接続されかつアドレスバスに接続可能な少なく
とも一つの入力ピンと、少なくとも一つのデータバスマ
クロセルと、を含む。そのデータバスマクロセルは、Ｐ
ＬＤアレイと外部ユニットとに接続され、データバスと
リード線とライト線とに接続可能である。そのデータバ
スマクロセルは、データバスによって直接にアクセスさ
れることができる。
ドレスバスとデータバスとリード線とライト線とを有す
るマイクロコントローラに接続可能なＰＬＤ基盤回路が
提供される。この回路は、ＰＬＤアレイと、このＰＬＤ
アレイに接続されかつアドレスバスに接続可能な少なく
とも一つの入力ピンと、少なくとも一つのデータバスマ
クロセルと、を含む。そのデータバスマクロセルは、Ｐ
ＬＤアレイと外部ユニットとに接続され、データバスと
リード線とライト線とに接続可能である。そのデータバ
スマクロセルは、データバスによって直接にアクセスさ
れることができる。
【００１８】また、本発明の好ましい一実施形態によれ
ば、アドレスバスとデータバスとリード線とライト線と
を有するマイクロコントローラに接続可能なＰＬＤ基盤
回路が提供される。この回路は、ＰＬＤアレイと、この
ＰＬＤアレイに接続されかつアドレスバスに接続可能な
少なくとも一つの入力ピンと、少なくとも一つにデータ
バスマクロセルと、を含む。そのデータバスマクロセル
は、ＰＬＤアレイと外部ユニットとに接続され、かつ、
データバスとリード線とライト線とに接続可能である。
そのデータバスマクロセルは、データバスによって直接
にアクセスされることができる。そのデータバスマクロ
セルは、少なくとも一つのデータイン入力ポートと出力
ポートとを有しデータビットを記憶するためのデータイ
ンフリップフロップ(data-in flip-flop) と、データイ
ンフリップフロップの出力ポートに接続された出力バッ
ファと、データバスに接続可能でデータイン入力ポート
と出力バッファとに接続されたデータ線と、リード手段
と、ライト手段と、を含む。そのリード手段は、データ
バスマクロセルがマイクロコントローラによってアドレ
ス指定されたときに活性状態となるセレクト線に接続さ
れかつリード線に接続されていて、データバスへデータ
ビットを供給すべく出力バッファを活性化する。そのラ
イト手段は、セレクト線とライト線とに接続され、デー
タバスに供給されたデータビットを記憶すべくデータイ
ンフリップフロップを活性化する。
ば、アドレスバスとデータバスとリード線とライト線と
を有するマイクロコントローラに接続可能なＰＬＤ基盤
回路が提供される。この回路は、ＰＬＤアレイと、この
ＰＬＤアレイに接続されかつアドレスバスに接続可能な
少なくとも一つの入力ピンと、少なくとも一つにデータ
バスマクロセルと、を含む。そのデータバスマクロセル
は、ＰＬＤアレイと外部ユニットとに接続され、かつ、
データバスとリード線とライト線とに接続可能である。
そのデータバスマクロセルは、データバスによって直接
にアクセスされることができる。そのデータバスマクロ
セルは、少なくとも一つのデータイン入力ポートと出力
ポートとを有しデータビットを記憶するためのデータイ
ンフリップフロップ(data-in flip-flop) と、データイ
ンフリップフロップの出力ポートに接続された出力バッ
ファと、データバスに接続可能でデータイン入力ポート
と出力バッファとに接続されたデータ線と、リード手段
と、ライト手段と、を含む。そのリード手段は、データ
バスマクロセルがマイクロコントローラによってアドレ
ス指定されたときに活性状態となるセレクト線に接続さ
れかつリード線に接続されていて、データバスへデータ
ビットを供給すべく出力バッファを活性化する。そのラ
イト手段は、セレクト線とライト線とに接続され、デー
タバスに供給されたデータビットを記憶すべくデータイ
ンフリップフロップを活性化する。
【００１９】更に、本発明の更なる好ましい一実施形態
によれば、マイクロコントローラに接続可能なＰＬＤ基
盤回路が提供される。この回路は、ＰＬＤアレイと、そ
のＰＬＤアレイに直接に接続されかつアドレスバスに接
続可能な少なくとも一つの入力ピンと、対応する入出力
ピンでＰＬＤアレイに接続された少なくとも一つのマク
ロセルと、少なくとも一つのデータバスマクロセルと、
を含む。そのデータバスマクロセルは、ＰＬＤアレイに
接続され、ＰＬＤアレイに関連する一つの入出力ピン一
つと二つの入力ピンと一つの出力ピンとを有する。入出
力ピンは前記データバスに接続可能であり、入力ピンは
リード線とライト線とに接続可能であり、出力ピンは外
界に接続されている。
によれば、マイクロコントローラに接続可能なＰＬＤ基
盤回路が提供される。この回路は、ＰＬＤアレイと、そ
のＰＬＤアレイに直接に接続されかつアドレスバスに接
続可能な少なくとも一つの入力ピンと、対応する入出力
ピンでＰＬＤアレイに接続された少なくとも一つのマク
ロセルと、少なくとも一つのデータバスマクロセルと、
を含む。そのデータバスマクロセルは、ＰＬＤアレイに
接続され、ＰＬＤアレイに関連する一つの入出力ピン一
つと二つの入力ピンと一つの出力ピンとを有する。入出
力ピンは前記データバスに接続可能であり、入力ピンは
リード線とライト線とに接続可能であり、出力ピンは外
界に接続されている。
【００２０】更に、本発明の好ましい一実施形態によれ
ば、データバスマクロセルは、データインフリップフロ
ップと、出力バッファと、データ線と、リードユニット
と、ライトユニットと、を含む。データインフリップフ
ロップは、少なくともデータイン入力ポートと出力ポー
トとを有しデータビットを記憶する。出力バッファは、
データインフリップフロップの出力ポートに接続され
る。データ線は、データバスに接続可能であり、かつ、
データイン入力ポートと出力バッファとに接続されてい
る。リードユニットは、データバスマクロセルがマイク
ロコントローラによってアドレス指定されたときに活性
状態となるセレクト線に接続され、かつ、リード線に接
続されている。リードユニットは、データビットをデー
タバスに供給すべく出力バッファを活性化する。ライト
ユニットは、セレクト線とライト線とに接続され、デー
タバスに供給されたデータビットを記憶すべくデータイ
ンフリップフロップを活性化する。
ば、データバスマクロセルは、データインフリップフロ
ップと、出力バッファと、データ線と、リードユニット
と、ライトユニットと、を含む。データインフリップフ
ロップは、少なくともデータイン入力ポートと出力ポー
トとを有しデータビットを記憶する。出力バッファは、
データインフリップフロップの出力ポートに接続され
る。データ線は、データバスに接続可能であり、かつ、
データイン入力ポートと出力バッファとに接続されてい
る。リードユニットは、データバスマクロセルがマイク
ロコントローラによってアドレス指定されたときに活性
状態となるセレクト線に接続され、かつ、リード線に接
続されている。リードユニットは、データビットをデー
タバスに供給すべく出力バッファを活性化する。ライト
ユニットは、セレクト線とライト線とに接続され、デー
タバスに供給されたデータビットを記憶すべくデータイ
ンフリップフロップを活性化する。
【００２１】本発明は、図面に関連づけて進められる次
の詳細な説明から充分に理解され真価を認識されるであ
ろう。
の詳細な説明から充分に理解され真価を認識されるであ
ろう。
【００２２】
【発明の実施の形態】特定のマクロセルからのリードと
特定のマクロセルへのライトとのために、マクロセルと
データバスとの間及びアドレスバスとＰＬＤアレイとの
間での直接アクセスを可能にするプログラマブル論理素
子（ＰＬＤ）及びマクロセルアレイを示す図３を参照す
る。図３の回路素子で図１のものと同様のものには同様
の参照符号を付与する。
特定のマクロセルへのライトとのために、マクロセルと
データバスとの間及びアドレスバスとＰＬＤアレイとの
間での直接アクセスを可能にするプログラマブル論理素
子（ＰＬＤ）及びマクロセルアレイを示す図３を参照す
る。図３の回路素子で図１のものと同様のものには同様
の参照符号を付与する。
【００２３】従来技術におけると同様に、ＰＬＤアレイ
１２は、間接的に（すなわちマクロセル１４と入出力ユ
ニット１６とを介して）外界と交信する。加えて、本発
明の好ましい実施形態に従って、アドレスバス３０がＰ
ＬＤアレイ１２に直接（マクロセルを介するのではな
く）接続されており、データバス３２は、関心データを
記憶するマクロセルと直接に交信する。このため、アド
レスバス及びデータバスとの対話のために設けられるマ
クロセルの個数が大いに削減される。
１２は、間接的に（すなわちマクロセル１４と入出力ユ
ニット１６とを介して）外界と交信する。加えて、本発
明の好ましい実施形態に従って、アドレスバス３０がＰ
ＬＤアレイ１２に直接（マクロセルを介するのではな
く）接続されており、データバス３２は、関心データを
記憶するマクロセルと直接に交信する。このため、アド
レスバス及びデータバスとの対話のために設けられるマ
クロセルの個数が大いに削減される。
【００２４】すなわち、アドレスバス３０は、Ｎ個のピ
ン６０（図面では単一のブロックとして示す）に直接に
接続されている。ここで、Ｎは、各アドレスにおけるビ
ットの個数であり、ピン６０は、マクロセルを介してで
はなくＰＬＤアレイ１２に直接接続されている。更に、
データバス３２とリード線３４とライト線３６とが、そ
れぞれ、関心データを各々記憶する複数のデータバスマ
クロセル６４（一つのみ図示）に直接接続されている。
ン６０（図面では単一のブロックとして示す）に直接に
接続されている。ここで、Ｎは、各アドレスにおけるビ
ットの個数であり、ピン６０は、マクロセルを介してで
はなくＰＬＤアレイ１２に直接接続されている。更に、
データバス３２とリード線３４とライト線３６とが、そ
れぞれ、関心データを各々記憶する複数のデータバスマ
クロセル６４（一つのみ図示）に直接接続されている。
【００２５】本発明におけるＰＬＤアレイ１２を介して
の交信は、ＰＬＤアレイ１２を一度利用して、アドレス
バス３０が直接に供給するアドレスビットをデコード
し、アクセス対象のデータが格納されたデータバスマク
ロセル８４を選択するためのＳＥＬＥＣＴ−ＰＴ信号を
活性化する。
の交信は、ＰＬＤアレイ１２を一度利用して、アドレス
バス３０が直接に供給するアドレスビットをデコード
し、アクセス対象のデータが格納されたデータバスマク
ロセル８４を選択するためのＳＥＬＥＣＴ−ＰＴ信号を
活性化する。
【００２６】データバスマクロセル６４は、従来技術に
おけると同様のＯＲゲート２０とＸＯＲゲート２１とマ
ルチプレクサ２４とを具備するとともに、データインフ
リップフロップ７０と入出力バッファ７２とＡＮＤゲー
ト７４及び７６とを具備する。データインフリップフロ
ップ７０は、標準出力Ｑを有するとともに、標準入力と
して、ＣＬＯＣＫ−ＰＴ信号が接続されるＣＬと、ＣＬ
ＥＡＲ−ＰＴ信号が接続されるＣと、ＯＲゲート２０の
出力が接続されるＤと、ＰＲＥＳＥＴ−ＰＴ信号が接続
されるＰと、を有している。更に、本発明の好ましい一
実施形態によれば、データインフリップフロップ７０
は、ロード（Ｌ）とデータイン（ＤＩ）との二つの入力
を有している。ロード入力は、データインフリップフロ
ップ７０に対しデータイン入力に供給された値をロード
するように指示する。
おけると同様のＯＲゲート２０とＸＯＲゲート２１とマ
ルチプレクサ２４とを具備するとともに、データインフ
リップフロップ７０と入出力バッファ７２とＡＮＤゲー
ト７４及び７６とを具備する。データインフリップフロ
ップ７０は、標準出力Ｑを有するとともに、標準入力と
して、ＣＬＯＣＫ−ＰＴ信号が接続されるＣＬと、ＣＬ
ＥＡＲ−ＰＴ信号が接続されるＣと、ＯＲゲート２０の
出力が接続されるＤと、ＰＲＥＳＥＴ−ＰＴ信号が接続
されるＰと、を有している。更に、本発明の好ましい一
実施形態によれば、データインフリップフロップ７０
は、ロード（Ｌ）とデータイン（ＤＩ）との二つの入力
を有している。ロード入力は、データインフリップフロ
ップ７０に対しデータイン入力に供給された値をロード
するように指示する。
【００２７】ロード入力は、ＳＥＬＥＣＴ−ＰＴ線（ア
ドレスバス３０上のアドレスに応じてＰＬＤアレイ１２
によって生成される）とライト線３６とを受信するＡＮ
Ｄゲート７４の出力に接続されている。こうして、マイ
クロコントローラ１０がライト線３６を活性化して現在
のデータバスマクロセル６４を選択すると、ＬＯＡＤ信
号は活性化される。データイン入力は、データバス３２
に接続されたピン６２に接続されている。従って、ロー
ド（ＬＯＡＤ）信号が活性化されると、データインフリ
ップフロップ７０はデータバス３２から関連するデータ
ビットをロードする。
ドレスバス３０上のアドレスに応じてＰＬＤアレイ１２
によって生成される）とライト線３６とを受信するＡＮ
Ｄゲート７４の出力に接続されている。こうして、マイ
クロコントローラ１０がライト線３６を活性化して現在
のデータバスマクロセル６４を選択すると、ＬＯＡＤ信
号は活性化される。データイン入力は、データバス３２
に接続されたピン６２に接続されている。従って、ロー
ド（ＬＯＡＤ）信号が活性化されると、データインフリ
ップフロップ７０はデータバス３２から関連するデータ
ビットをロードする。
【００２８】ＡＮＤゲート７６は、リード線３４とＳＥ
ＬＥＣＴ−ＰＴ線とを受信し、バッファ７２へ供給され
る出力イネーブル（ＯＥ）信号を生成する。従って、Ｓ
ＥＬＥＣＴ−ＰＴ信号が活性状態にあり（現在のデータ
バスマクロセル６４が選択されたため）、リード線３４
が活性化されると、バッファ７２は出力バッファとな
る。バッファ７２は、入力においてデータインフリップ
フロップ７０の出力信号に接続され、出力においてピン
６２に接続されており、ピン６２は、データバス３２に
接続されているため、起動されると、バッファ７２は、
データインフリップフロップ７０の出力信号をマイクロ
コントローラ１０へ供給する。さもなければ、バッファ
７２は非活性状態である。
ＬＥＣＴ−ＰＴ線とを受信し、バッファ７２へ供給され
る出力イネーブル（ＯＥ）信号を生成する。従って、Ｓ
ＥＬＥＣＴ−ＰＴ信号が活性状態にあり（現在のデータ
バスマクロセル６４が選択されたため）、リード線３４
が活性化されると、バッファ７２は出力バッファとな
る。バッファ７２は、入力においてデータインフリップ
フロップ７０の出力信号に接続され、出力においてピン
６２に接続されており、ピン６２は、データバス３２に
接続されているため、起動されると、バッファ７２は、
データインフリップフロップ７０の出力信号をマイクロ
コントローラ１０へ供給する。さもなければ、バッファ
７２は非活性状態である。
【００２９】データバスマクロセル６４は、マイクロコ
ントローラ１０がデータインフリップフロップ７０の情
報に直接アクセスすることができるようにする。このた
め、アドレス信号に対する応答タイミング（すなわち、
データをデータバス３２に置くタイミング）は、より正
確に制御されることができる。
ントローラ１０がデータインフリップフロップ７０の情
報に直接アクセスすることができるようにする。このた
め、アドレス信号に対する応答タイミング（すなわち、
データをデータバス３２に置くタイミング）は、より正
確に制御されることができる。
【００３０】図４は、データインフリップフロップ７０
の回路素子を示す。図４によれば、フリップフロップ７
０は、標準的なＤフリップフロップ８０と、二つのマル
チプレクサ８２及び８４と、インバータ８６と、を具備
する。Ｄフリップフロップ８０は、Ｄ入力でＯＲゲート
２０とＸＯＲゲート２１との出力を受信し、ＣＫ入力で
ＣＬＯＣＫ−ＰＴ信号を受信する。どのフリップフロッ
プでも、出力はＱ出力ポートから供給される。
の回路素子を示す。図４によれば、フリップフロップ７
０は、標準的なＤフリップフロップ８０と、二つのマル
チプレクサ８２及び８４と、インバータ８６と、を具備
する。Ｄフリップフロップ８０は、Ｄ入力でＯＲゲート
２０とＸＯＲゲート２１との出力を受信し、ＣＫ入力で
ＣＬＯＣＫ−ＰＴ信号を受信する。どのフリップフロッ
プでも、出力はＱ出力ポートから供給される。
【００３１】マルチプレクサ８２が、Ｄフリップフロッ
プ８０のプリセット（Ｐ）入力に接続され、マルチプレ
クサ８４が、Ｄフリップフロップ８０のクリア（Ｃ）入
力に接続されている。マルチプレクサ８２は、ＰＲＥＳ
ＥＴ−ＰＴ信号とＤＩ信号（すなわちデータバス信号）
とを受信し、ロード信号Ｌに従ってどちらかを選択す
る。マルチプレクサ８４は、ＣＬＥＡＲ−ＰＴ信号とＤ
Ｉ信号の反転（インバータ８６によって供給される）と
を受信し、ロード信号に従ってどちらかを選択する。ロ
ード信号が活性状態でないときには、マルチプレクサ８
２はＰＲＥＳＥＴ−ＰＴ信号を、マルチプレクサ８４は
ＣＬＥＡＲ−ＰＴ信号をＤフリップフロップ８０へ供給
する。しかし、ロード信号が活性状態であるときには、
マルチプレクサ８２と８４は、データバス信号とその反
転信号とをプリセット入力とクリア入力とへ供給する。
プ８０のプリセット（Ｐ）入力に接続され、マルチプレ
クサ８４が、Ｄフリップフロップ８０のクリア（Ｃ）入
力に接続されている。マルチプレクサ８２は、ＰＲＥＳ
ＥＴ−ＰＴ信号とＤＩ信号（すなわちデータバス信号）
とを受信し、ロード信号Ｌに従ってどちらかを選択す
る。マルチプレクサ８４は、ＣＬＥＡＲ−ＰＴ信号とＤ
Ｉ信号の反転（インバータ８６によって供給される）と
を受信し、ロード信号に従ってどちらかを選択する。ロ
ード信号が活性状態でないときには、マルチプレクサ８
２はＰＲＥＳＥＴ−ＰＴ信号を、マルチプレクサ８４は
ＣＬＥＡＲ−ＰＴ信号をＤフリップフロップ８０へ供給
する。しかし、ロード信号が活性状態であるときには、
マルチプレクサ８２と８４は、データバス信号とその反
転信号とをプリセット入力とクリア入力とへ供給する。
【００３２】ここまで特に図示されかつ述べられてきた
ものに本発明が限定されないことは、当業者によって認
識されるであろう。本発明の範囲は、特許請求の範囲に
よってのみ画定される。
ものに本発明が限定されないことは、当業者によって認
識されるであろう。本発明の範囲は、特許請求の範囲に
よってのみ画定される。
【図１】データバスとアドレスバスとを介してマイクロ
コントローラと交信する従来ののＰＬＤ及びマクロセル
のアレイを示す回路図である。
コントローラと交信する従来ののＰＬＤ及びマクロセル
のアレイを示す回路図である。
【図２】従来のデータリード／ライトサイクルのタイミ
ング図である。
ング図である。
【図３】本発明の好ましい実施形態に従って構成され動
作する、データバスとアドレスバスとを介してマイクロ
コントローラと交信するＰＬＤ及びマクロセルのアレイ
を示す回路図である。
作する、データバスとアドレスバスとを介してマイクロ
コントローラと交信するＰＬＤ及びマクロセルのアレイ
を示す回路図である。
【図４】図３の回路で使用されるデータインフリップフ
ロップを示す回路図である。
ロップを示す回路図である。
１０…マイクロコントローラ １２…ＰＬＤアレイ １４…マクロセル １６…入出力ユニット ２６…構成可能バッファ ２８…外部ピン ６０…ピン ６２…ピン ６４…データバスマクロセル
Claims (5)
- 【請求項１】 アドレスバスとデータバスとリード線と
ライト線とを有するマイクロコントローラに接続可能な
回路であって、 プログラマブル論理素子（ＰＬＤ）アレイと、 前記ＰＬＤアレイに接続されかつ前記アドレスバスに接
続可能な少なくとも一つの入力ピンと、 前記ＰＬＤアレイと外部ユニットとに接続されかつ前記
データバスと前記リード線と前記ライト線とに接続可能
な少なくとも一つのデータバスマクロセルであって、前
記データバスが直接にアクセスすることができるもの
と、 を具備する回路。 - 【請求項２】 前記データバスマクロセルは、 少なくともデータイン入力ポートと出力ポートとを有
し、データビットを記憶するためのデータインフリップ
フロップと、 前記データインフリップフロップの前記出力ポートに接
続された出力バッファと、 前記データバスに接続可能でかつ前記データイン入力ポ
ートと前記出力バッファとに接続されたデータ線と、 前記データバスマクロセルが前記マイクロコントローラ
によってアドレス指定されたときに活性状態となるセレ
クト線に接続されかつ前記リード線に接続され、前記デ
ータビットを前記データバスに供給すべく前記出力バッ
ファを活性化するリード手段と、 前記セレクト線と前記ライト線とに接続され、前記デー
タバスに供給されたデータビットを記憶すべく前記デー
タインフリップフロップを活性化するライト手段と、 を具備する、請求項１に記載の回路。 - 【請求項３】 ＰＬＤアレイとデータバスとに接続可能
なデータバスマクロセルであって、 少なくともデータイン入力ポートと出力ポートとを有
し、データビットを記憶するためのデータインフリップ
フロップと、 前記データインフリップフロップの前記出力ポートに接
続された出力バッファと、 前記データバスに接続可能でかつ前記データイン入力ポ
ートと前記出力バッファとに接続されたデータ線と、 前記ＰＬＤアレイのセレクト線に接続されかつリード線
に接続され、前記データビットを前記データバスに供給
すべく前記出力バッファを活性化するリード手段と、 前記セレクト線とライト線とに接続され、前記データバ
スに供給されたデータビットを記憶すべく前記データイ
ンフリップフロップを活性化するライト手段と、 を具備するデータバスマクロセル。 - 【請求項４】 アドレスバスとデータバスとリード線と
ライト線とを有するマイクロコントローラに接続可能な
回路であって、 プログラマブル論理素子（ＰＬＤ）アレイと、 前記ＰＬＤアレイに直接に接続されかつ前記アドレスバ
スに接続可能な少なくとも一つの入力ピンと、 前記ＰＬＤアレイに接続された少なくとも一つのマクロ
セルであって前記ＰＬＤアレイに関連する一つの入出力
ピンを有するものと、 前記ＰＬＤアレイに接続された少なくとも一つのデータ
バスマクロセルであって、前記ＰＬＤアレイに関連する
一つの入出力ピンと二つの入力ピンと一つの出力ピンと
を有し、前記入出力ピンは前記データバスに接続可能で
あり、前記入力ピンは前記リード線と前記ライト線とに
接続可能であり、前記出力ピンは外界に接続可能である
ものと、 を具備する回路。 - 【請求項５】 前記データバスマクロセルは、 少なくともデータイン入力ポートと出力ポートとを有
し、データビットを記憶するためのデータインフリップ
フロップと、 前記データインフリップフロップの前記出力ポートに接
続された出力バッファと、 前記データバスに接続可能でかつ前記データイン入力ポ
ートと前記出力バッファとに接続されたデータ線と、 前記データバスマクロセルが前記マイクロコントローラ
によってアドレス指定されたときに活性状態となるセレ
クト線に接続されかつ前記リード線に接続され、前記デ
ータビットを前記データバスに供給すべく前記出力バッ
ファを活性化するリード手段と、 前記セレクト線と前記ライト線とに接続され、前記デー
タバスに供給されたデータビットを記憶すべく前記デー
タインフリップフロップを活性化するライト手段と、 を具備する、請求項４に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/742,710 US5834947A (en) | 1996-11-01 | 1996-11-01 | Microcontroller accessible macrocell |
| US08/742710 | 1996-11-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242842A true JPH10242842A (ja) | 1998-09-11 |
Family
ID=24985902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9301960A Pending JPH10242842A (ja) | 1996-11-01 | 1997-11-04 | マイクロコントローラアクセス可能マクロセル |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5834947A (ja) |
| EP (1) | EP0840455B1 (ja) |
| JP (1) | JPH10242842A (ja) |
| DE (1) | DE69723530T2 (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6467009B1 (en) | 1998-10-14 | 2002-10-15 | Triscend Corporation | Configurable processor system unit |
| US6851047B1 (en) | 1999-10-15 | 2005-02-01 | Xilinx, Inc. | Configuration in a configurable system on a chip |
| US6721840B1 (en) | 2000-08-18 | 2004-04-13 | Triscend Corporation | Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory |
| US6751723B1 (en) | 2000-09-02 | 2004-06-15 | Actel Corporation | Field programmable gate array and microcontroller system-on-a-chip |
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| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
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