JPH05189976A - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器

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JPH05189976A
JPH05189976A JP4147571A JP14757192A JPH05189976A JP H05189976 A JPH05189976 A JP H05189976A JP 4147571 A JP4147571 A JP 4147571A JP 14757192 A JP14757192 A JP 14757192A JP H05189976 A JPH05189976 A JP H05189976A
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data output
control circuit
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JP4147571A
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Takashi Kimura
隆 木村
Hideaki Yokouchi
秀明 横内
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Seiko Epson Corp
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Abstract

(57)【要約】 【目的】 記憶装置の高速読み出し及び低速読み出しが
でき、且つ、低速読み出し時には低消費電力を実現した
半導体装置及びそれ内蔵した電子機器。 【構成】 高速モードが設定され且つ読み出し指令があ
るとセンスアンプを駆動してビットラインの信号をセン
スアンプを介してデータバスに送出する。低速モードが
設定され且つ読み出し指令があると、センスアンプを非
駆動状態にして、ビットラインの信号をセンスアンプを
介さずにデータバス送出する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は記憶装置を内蔵した半導
体装置、特にそのデータの読み出し回路の構成に関す
る。
【０００２】
【従来の技術】記憶装置に格納されたデータを読み出す
ための回路としてセンスアンプがあり、これは読み出し
速度の高速化のために２つの相反するビットラインの微
少電位差を感知し、それを“０”又は“１”と判定して
いる。
【０００３】
【発明が解決しようとする課題】しかし、従来の記憶装
置の読み出し回路は、消費電力の観点から考えた場合に
は高速な読み出し動作には適しているが、低速な読み出
し動作には適していない。それは、センスアンプが読み
出し速度の高速化のために、回路の動作時に過大な電力
を消費しているからである。つまり、高速な読み出し動
作をする場合にはセンスアンプで消費される電力は他の
回路で消費される電力に比べ大きなものではないが、低
速な読み出し動作をする場合にはセンスアンプの消費電
力が支配的になってしまうからである。このため、高速
クロック及び低速クロックの２つのＣＰＵクロックをも
つマイコンシステムなどに従来の記憶装置の読み出し回
路を適用した場合には、低速クロックで記憶装置をアク
セスする場合もセンスアンプで過大な電力が消費されて
いた。
【０００４】本発明は、このような状況に鑑みてなされ
たものであり、記憶装置に対する高速読み出し及び低速
読み出しができ、且つ、低速読み出し時には低消費電力
を実現した半導体装置及びそれ内蔵した電子機器を提供
することを目的とする。
【０００５】
【課題を解決するための手段及び作用】本発明の一つの
態様に従う半導体装置はバッファ回路及び制御回路を有
する。バッファ回路は、１対の信号線の電位差を検出す
る差動形増幅器と、１対の信号線の電位を中間電位に制
御する中間電位制御回路と、差動形増幅器の出力信号を
送出する第１のデータ出力手段と、１対の信号線のうち
いずれか一方の信号線の信号を送出する第２のデータ出
力手段とを有する。制御回路は、高速モードが設定され
且つ読み出し指令があると第２のデータ出力手段を非駆
動状態にしておき、中間電位制御回路を所定時間駆動し
て１対の信号線の電位を中間電位に制御した後に、差動
形増幅器及び第１のデータ出力手段を駆動させて差動形
増幅器の出力信号を送出させる。また、制御回路は、低
速モードが設定され且つ読み出し指令があると、差動形
増幅器及び第１のデータ出力手段を非駆動状態にし、第
２のデータ出力手段を駆動状態にして１対の信号線のう
ちいずれれか一方の信号線の信号を送出させる。従っ
て、低速モードにおける読み出し時においては、差動形
増幅器を非駆動状態にしてデータを読み出し、差動形増
幅器が電力を消費しないので、その分だけ省電力化が図
られる。この１対の信号線とは例えばＲＡＭ又はＲＯＭ
のビットラインが該当する。
【０００６】また、本発明の他の態様に従う半導体装置
はデータ書き込み手段を有する。データ書き込み手段は
入力信号をＲＡＭのビットラインの一方に入力し、入力
信号の反転信号をビットラインの他方に入力する。この
ようにしてＲＡＭへの書き込み処理がなされる。
【０００７】また、本発明の他の態様に従う半導体装置
において、制御回路は、高速モード又は低速モードによ
る書き込み指定があると、差動形増幅器、中間電位制御
回路、第１のデータ出力手段及び第２のデータ出力手段
を非駆動状態にし、データ入力手段を駆動状態にして、
ＲＡＭにデータを書き込んでいる。
【０００８】また、本発明の他の態様に従う半導体装置
は、プログラム命令記憶手段、中央演算処理装置、ＲＡ
Ｍ又はＲＡＭからなるデータ記憶手段、バッファ回路及
び制御回路を有し、これらを単一の半導体基板上に配設
している。プログラム命令記憶手段にはプログラム命令
が記憶され、中央演算処理装置はプログラム命令記憶手
段に格納されたプログラム命令に従ってデータ処理をし
たり、制御信号を出力したりする。データ記憶手段は中
央演算処理装置へデータを出力したり演算処理装置から
のデータを入力したりする。バッファ回路は及び制御回
路は上述のものと同一の構成からなり同様に動作する。
【０００９】また、本発明の他の態様に従う半導体装置
はクロック選択回路及びクロック選択制御回路を有す
る。クロック選択回路は中央処理装置を駆動する基準ク
ロックとして少なくとも低周波及び高周波からなる２種
類の周波数のクロック信号を入力し、クロック選択制御
回路の指令に従っていずれか１つのクロック信号を中央
処理装置のクロック信号として出力する。この２種類以
上のクロック信号は発振回路を内蔵してそれにより発生
させてもよいし、外部から入力するようにしてもよい。
クロック選択制御回路は、中央処理装置により高速モー
ドが設定されているとクロック選択回路に高周波のクロ
ック信号を選択させ、低速モードが設定されているとク
ロック選択回路に低周波のクロック信号を選択させる。
【００１０】また、本発明の他の態様に従う電子機器は
上述の半導体装置を内蔵しており、高速モード又は低速
モードが任意に選択でき、低速モードを選択したときに
データを読み出す際にはセンスアンプを駆動しないよう
にしたので、省電力化が図られる。
【００１１】
【実施例】図２は本発明の一実施例に係る半導体装置の
構成を示したブロック図である。この半導体装置はＣＰ
Ｕ（中央演算処理装置）１を内蔵している。３２ＫＨz
（低速ＣＰＵクロック用）の水晶振動子２を低周波発振
回路４により発振させ、また、４ＭＨz （高速ＣＰＵク
ロック用）の水晶振動子３を高周波発振回路５により発
振させており、これらの発振回路４，５の発振信号はセ
レクタ６に入力する。セレクタ６はＣＰＵクロックを高
速クロックにするか或いは低速クロックにするかを選択
する。発振制御回路７は高周波発振回路５及びセレクタ
６の制御を行う。ＲＡＭのメモリセルアレイ８には、そ
のワードラインのアドレスを決める行デコーダ９及びビ
ットラインのアドレスを決める列デコーダ１０、及び列
デコーダ１０で決められたビットラインのゲートをオン
／オフ制御する列ゲート１１がそれぞれ接続されてい
る。入出力バッファ１２はデータの読み出し及び書き込
み用の８ビットのバッファから構成されており、この入
出力バッファ１２はバッファ制御回路１３により制御さ
れる。これらのＲＡＭのメモリセルアレイ８、行デコー
ダ９、列デコーダ１０、列ゲート１１及び入出力バッフ
ァ１２がＲＡＭ１４を構成している。ＲＯＭ１５も基本
的には同様な構成からなり、ＣＰＵ１のシステムプログ
ラムや各種のデータが格納されている。
【００１２】メモリセルアレイ８の読み出し及び書き込
みのアドレスは次にようにして得られる。ＣＰＵ１から
出力されるアドレスバス１０１のアドレス信号が行デコ
ーダ９及び列デコーダ１０によりそれぞれデコードさ
れ、行アドレス信号１０７及び列アドレス信号１０８が
得られる。そして、行アドレス信号１０７によりワード
ラインが選択され、行アドレス信号１０７により列ゲー
ト１１が制御される。列アドレス信号１０８により制御
された列ゲート１１によりビットラインが特定され、こ
れらのワードラインの複数のビットとビットラインとに
より８ビットの信号のアドレスが特定される。データの
書き込みに際してはＣＰＵ１から出力される書き込み信
号１０３により制御され、データの読み出しはＣＰＵ１
から出力される読み出し信号１０４により制御される。
そして、そのデータ転送にはデータバス１０２が用いら
れる。
【００１３】ＣＰＵ１の動作クロックはセレクタ６から
出力されるＣＰＵクロック１０５により決められる。セ
レクタ６は４ＭＨz の高周波発振回路５及び３２ｋＨz
の低周波発振回路４より出力されるクロックを入力し、
発振制御回路７の出力信号１０６により４ＭＨz のクロ
ック又は３２ｋＨz のクロックのいずれか一方をＣＰＵ
クロック１０５として出力する。また、４ＭＨz の発振
回路５は、低消費電力化のために、発振制御回路７から
の発振制御信号１０６により発振のオン／オフが制御さ
れる。３２ｋＨz のクロック１１２はセレクタ６の他に
分周回路１４に入力し、分周回路１４により例えば計時
用の計時信号１１４が形成される。
【００１４】図３はメモリセルアレイ８及びその周辺の
回路の詳細を示した図である。メモリセルアレイ８はメ
モリセル８１が図示のようにマトリックス状の配列され
ており、行デコーダ９からの行アドレス信号１０７によ
りワードライン８２が選択される。また、列デコーダ１
０からの列アドレス信号１０８により列ゲート１１が制
御され、ビットラインが選択される。以後ビットトライ
ン２０１，２０２が選択された場合について説明する。
【００１５】図４はバッファ制御回路１３の詳細を示し
た図である。バッファ制御回路１３にはＲＡＭのアドレ
スが割当てられており、アドレスデコーダ９１はアドレ
スバス１０１のアドレス信号をデコードする。このデコ
ードされたアドレス信号はアンドゲート９２，９３，９
４にゲート信号として送出される。動作モード切換えレ
ジスタ９５にはデータバス１０２の１ビット分の信号が
入力し、その信号をラッチする。例えば高速モードの時
には“１”が設定され、低速モードの時には“０”が設
定される。書込み信号１０３及び読込み信号１０４はア
ンドゲート９２，９４及び９３にそれぞれ入力する。ア
ンドゲート９４からは書込み信号１０３が制御信号２０
３として取り出される。
【００１６】動作モード切換えレジスタ９５の出力はア
ンドゲート９６，９７，９８にゲート信号として送出さ
れる。アンドゲート９６には読み出し信号１０４がアン
ドゲート９３を介して入力し、その出力は制御信号２０
５として取り出される。アンドゲート９７にも読み出し
信号１０４がアンドゲート９３を介して入力し、その出
力は制御信号２０４として取り出される。アンドゲート
９８にはアドレスデコーダ９１の出力及び動作モード切
換えレジスタ９５の出力からなるゲート信号と、メモリ
アクス信号１１５とが入力し、その出力は制御信号２０
８として取り出される。
【００１７】図１は図２の入出力バッファ１２の１ビッ
ト分の詳細に示した回路図である。センスアンプ２０に
は正電源（ＶＤＤ）２１及び負電源（ＶＳＳ）２２がそ
れぞれ接続されている。ＰＭＯＳトランジスタ２３，２
４はセンスアンプ２０のカレントミラー回路を構成して
おり、ＮＭＯＳトランジスタ２５，２６はセンスアンプ
２０の差動入力段を構成している。ＮＭＯＳトランジス
タ２７はセンスアンプ２０のオン／オフ制御とＮＭＯＳ
トランジスタ２５，２６のソース電位の制御とを行う。
ＰＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ２
９はビットライン２０１，２０２の電位を同電位、即ち
電源電圧の中間電圧レベルに制御する。インバータ３０
は制御信号２０８を入力し、オア回路３１は制御信号２
０４，２０５を入力する。クロックドインバータ３２，
３３もビットライン２０１，２０２を中間電圧レベルに
制御する。クロックドインバータ３４，３５はデータ書
き込み時にデータバス２０６のデータをビットライン２
０１に出力する。クロックドインバータ３６はデータ書
き込み時にデータバス２０６のデータの反転信号をビッ
トライン２０２に出力する。クロックドインバータ３７
はデータの読み出し時にセンスアンプ２０の出力データ
２０７を出力し、クロックドインバータ３８はデータの
読み出し時にビットライン２０１のデータを出力する。
クロックドインバータ３９はクロックドインバータ３
７，３８の出力データをデータバス２０６に出力する。
【００１８】図５はクロックドインバータ３２，３３，
３４，３５，３６，３７，３８，３９を示した図であ
り、図６はそのクロックドインバータの内部回路を示し
た回路図である。このクロックドインバータにはＶＤＤ
４１及びＶＳＳ４２がそれぞれ接続され、更に、データ
入力４３及びクロック入力４４がそれぞれ入力し、デー
タ出力４５が取り出される。このクロックドインバータ
はＰＭＯＳトランジスタ４６，４７、ＮＭＯＳトランジ
スタ４８，４９及びインバータ５０から構成されて図示
のように接続されている。クロック入力４４が低レベル
（以下Ｌレベルという）の場合には、データ出力４５が
ハイインピーダンス状態となり、そして、クロック入力
４４が高レベル（以下Ｈレベルという）の場合には、デ
ータ出力４５がデータ入力４３の入力データの反転デー
タを出力する。
【００１９】次に上述の実施例の半導体装置の動作を説
明する。上述のように、入出力バッファ回路１２は読み
出し動作及び書き込み動作とも高速動作モードと低速動
作モードの２通りの動作モードを備えている。従って、
動作としては、高速な読み出し、高速な書き込み、低速
な読み出し及び低速な書き込みの４通りがある。図２の
半導体装置は、上述のように４ＭＨz と３２ｋＨz の２
つの発振回路４，５を内蔵しており、そのどちらか一方
をＣＰＵクロック１５として選択できるツインクロック
マイコンを構成している。そのクロックの切り換えは、
発振制御回路７に内蔵されるレジスタ７ａにＣＰＵ１に
より“１”を書き込むか、又は“０”を書き込むかによ
って制御される。従って、ＲＡＭを高速モードでアクセ
スする場合には、発振制御回路７によりＣＰＵクロック
１０５を４ＭＨz に予め切り換ておき、その後ＲＡＭ１
４のアドレスを選択することによりアクセスする。ま
た、低速モードでアクセスを行う場合も同じく発振制御
回路７によりＣＰＵクロック１０５を３２ｋＨz に切り
換える。このようにしてＲＡＭ１４をアクセスする。
【００２０】図７は高速動作モードの読み出し動作を示
すタイミングチャートである。図示のように、ＣＰＵ１
によりＲＡＭのアドレスが選択されてから読み出し信号
１０４がＨレベルとなるまで制御信号２０８がＨレベル
となり、その結果、ビットライン２０１，２０２の電位
が中間電圧レベルに制御される。つまり、クロックドイ
ンバータ３２，３３の入力及び出力はビットライン２０
１，２０２の上で短絡されて、その電位は電源電圧の半
分の電圧レベルで安定する。このとき、クロックドイン
バータ３２，３３を構成しているＰＭＯＳトランジスタ
４６，４７及びＮＭＯＳトランジスタ４８，４９の４つ
のトランジスタの特性は同一である。また、クロックド
インバータ３２，３３を構成するトランジスタの特性の
ばらつきがあると双方のビットライン２０１，２０２の
中間レベルの電位もばらつくため、ＰＭＯＳトランジス
タ２８及びＮＭＯＳトランジスタ２９を制御信号２０８
によりオンさせ、双方のビットライン２０１，２０２の
電位を同電位に制御している。
【００２１】その後、ＣＰＵ１からの読み出し信号１０
４に同期して制御信号２０８がＬレベルとなり、ＰＭＯ
Ｓトランジスタ２８，ＮＭＯＳトランジスタ２９及びク
ロックドインバータ３２，３３はオフされる。また、制
御信号２０４が同時にＨレベルとなり、センスアンプ２
０及びクロックドインバータ３７，３９がオンされる。
【００２２】センスアンプ２０は、ＰＭＯＳトランジス
タ２３，２４とＮＭＯＳトランジスタ２５，２６，２７
とから構成されており、ＰＭＯＳトランジスタ２３と２
４及びＮＭＯＳトランジスタ２５，２６はそれぞれ等価
の特性を持つよう同一形状のもので作られている。ＮＭ
ＯＳトランジスタ２７はセンスアンプ２０の動作電流を
制御するものであり、このトランジスタに流れる電流値
によりセンスアンプ２０の応答速度も決まる。センスア
ンプ２０の動作は、最初にＮＭＯＳトランジスタ２５，
２６のゲートにかかる電位を同電位にしておき、ＰＭＯ
Ｓトランジスタ２３，２４及びＮＭＯＳトランジスタ２
５，２６に流れる電流を等しくしておく。その後、ＮＭ
ＯＳトランジスタ２５，２６のゲートにかかる電位が変
化することにより、ＰＭＯＳトランジスタ２３及びＮＭ
ＯＳトランジスタ２５に流れる電流値とＰＭＯＳトラン
ジスタ２４及びＮＭＯＳトランジスタ２６に流れる電流
値とが変わり、出力２０７の電位が決められる。つま
り、ＮＭＯＳトランジスタ２５のゲート電位がＮＭＯＳ
トランジスタ２６のゲート電位よりも高い場合には出力
２０７にＨレベルが出力され、その逆の場合には出力２
０７にＬレベルが出力される。
【００２３】本実施例の場合には、図６に示されるよう
に、ビットライン２０１，２０２がトランジスタ２８，
２９及びクロックドインバータ３２，３３の動作により
予め中間電圧レベルで同電位となっている。その後、Ｃ
ＰＵ１が指定したアドレスのメモリデータがビットアラ
イン２０１に、その反転データがビットライン２０２に
出力されてくる。その双方のビットライン２０１，２０
２の電位差をセンスアンプ２０が感知し読み出しデータ
をクロックドインバータ３７，３９を介してデータバス
２０６に高速（４ＭＨz)に出力する。また、このモード
では制御信号２０５はＬレベルとなっており、クロック
ドインバータ３８はオフされている。
【００２４】図７は低速動作モードの読み出し動作を示
すタイミングチャートである。このモードの場合には、
制御信号２０８，２０４が常にＬレベルとなっており、
センスアンプ２０及びビットライン２０１，２０２を中
間電圧レベルにする回路、即ちトランジスタ２８，２９
及びクロックドインバータ３２，３３は常にオフ状態と
なり、また、センスアンプ２０も常にオフ状態となって
いる。このため、このモードでは定常的に流れる電流経
路はなく、低消費電力となる。このモードにおける読み
出しは、制御信号２０５が読み出し信号１０４に同期し
てＨレベルになり、クロックドインバータ３８，３９が
動作して、これらのクロックドインバータを介してビッ
トライン２０１の電位が低速（３２ｋＨz ）に読み出さ
れ、データバス２０６に送り出される。
【００２５】次にデータの書き込み動作について簡単に
説明する。ＲＡＭ１４へのデータの書き込み時には、制
御信号２０４，２０５，２０８はＬレベルであり、そし
て、ＣＰＵ１から出力される書き込み信号１０３に同期
して制御信号２０３がＨレベルとなり、それよりクロッ
クドインバータ３４，３５，３６が動作し、データバス
２０６の信号がクロックドインバータ３４，３５を介し
てビットライン２０１に入力し、また、クロックドイン
バータ３６を介して反転信号がビットライン２０２に入
力される。このようにデータの書き込みはなされるが、
高速モードが選択されいるときには高速（４ＭＨz)で書
込み動作がなされ、低速モードが選択されいるときには
低速（３２ｋＨz)で書込み動作がなされる。
【００２６】上述のように低速モードで読み出しのアク
セスを行う場合には、センスアンプ２０、及びビットラ
インを中間電圧レベルに制御するクロックドインバータ
を駆動しないようにしているので、これらの消費電流を
なくすことができる。ここで、消費電力の具体的例を検
討してみる。入出力バッファ回路１２のセンスアンプ２
０で消費する電流を１００ｍＡと仮定し、高速モードで
は１秒間にＲＡＭを４ＭＨz のクロックで１０００回ア
クセスし、低速モードでは１秒間に３２ｋＨz のクロッ
クで１０００回アクセスするものとする。４ＭＨz のク
ロックでＲＡＭを１回アクセスするとセンスアンプ２０
のオン期間は２５０ｎｓｅｃ、３２ｋＨz のクロックの
場合には３１μｓｅｃである。従って、センスアンプ２
０をオフさせるモードがない従来の回路では、センスア
ンプ２０が１秒間に約３１．２５ｍｓｅｃ間オンし、消
費電流は約３ｍＡとなる。ところが、上述の実施例のデ
ータ読み出し回路を用いた場合には、低速モード（３２
ｋＨz ）でアクセスした時にはセンスアンプ２０が駆動
しないため、１秒間に０．２５ｍｓｅｃの間しかオンし
ない。従って、消費電流も０．０２５ｍＡと従来の回路
に比べ極端に消費電力を抑えることができる。
【００２７】ところで、低速モードは計時動作のような
低速なデータ処理の場合に適用し、その場合には低周波
発振回路４に切り換えるとともに高周波発振回路５の発
振をオフさせ低消費電力化する。演算などの高速なデー
タ処理が必要な場合は高速モードに切替えて発振回路５
を発振させて使用する。例えば図９に示される電子手帳
のようなシステムでは、計時機能のような処理は低速動
作モードで処理し、データ処理や計算機機能については
高速動作モードで処理することにより、低消費電力化が
実現できる。なお、上述の実施例においてはＲＡＭに適
用した場合について説明したが、各種のメモリ（例えば
ＲＯＭ１５）、デコーダ等にも適用することができ、ま
た、実施例の各回路は一実施例にすぎず本発明の目的の
範囲内において種々変形できる。
【００２８】
【発明の効果】以上のように本発明によれば、高速クロ
ック及び低速クロックの双方によるデータのアクセスが
でき、かつ低速クロックによるデータのアクセス時には
低消費電力化が実現できる。特に、本発明を高速クロッ
ク及び低速クロックの２つのＣＰＵクロックをもつツイ
ンクロックマイコン及びそれを用いた電子システムなど
に応用した場合には、低消費電力化という観点で非常に
有効である。
【図面の簡単な説明】
【図１】図２の半導体装置の入出力バッファの回路図で
ある。
【図２】本発明の一実施例に係る半導体装置の構成を示
したブロック図である。
【図３】図２のメモリセルアレイ及びその周辺の詳細を
示した回路図である。
【図４】図２のバッファ制御回路の詳細を示した回路図
である。
【図５】クロックドインバータの回路図である。
【図６】クロックドインバータの詳細を示した回路図で
ある。
【図７】高速動作モードにおける読み出し動作のタイミ
ングチャートである。
【図８】低速動作モードにおける読み出し動作のタイミ
ングチャートである。
【図９】図２の半導体装置を適用した電子機器の斜視図
である。
【符号の説明】
１ ：ＣＰＵ（中央演算処理装置） ２ ：３２ｋＨz の水晶振動子 ３ ：４ＭＨz の水晶振動子 ４ ：３２ｋＨz の水晶発振回路 ５ ：４ＭＨz の水晶発振回路 ６ ：セレクタ ７ ：発振制御回路 ８ ：メモリセルアレイ ９ ：行デコーダ １０：列デコーダ １１：列ゲート １２：入出力バッファ １３：バッファ制御回路 １４：分周回路 ２１，４１：ＶＤＤ ２２，４２：ＶＳＳ ２３，２４，２８，４６，４７：ＰＭＯＳトランジスタ ２５，２６，２７，２９，４８，４９：ＮＭＯＳトラン
ジスタ ３０：インバータ ３１：オア回路 ３２〜３９：クロックドインバータ ５０：インバータ １０１：アドレスバス １０２：データバス １０３：書き込み信号 １０４：読み出し信号 １０５：ＣＰＵクロック １０６：発振制御信号 １０７：ワードアドレス信号 １０８：ビットアドレス信号 １０９：入出力バッファ制御信号 １１０：メモリセル内ビットライン １１１：ビットライン １１２：３２ｋＨz クロック １１３：４ＭＨz クロック １１４：計時信号 ２０１，２０２：ビットライン ２０３〜２０５，２０８：制御信号 ２０６：データバス ２０７：センスアンプの出力

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 １対の信号線の電位差を検出する差動形
    増幅器と、前記１対の信号線の電位を中間電位に制御す
    る中間電位制御回路と、前記差動形増幅器の出力信号を
    送出する第１のデータ出力手段と、前記１対の信号線の
    うちいずれか一方の信号線の信号を送出する第２のデー
    タ出力手段とを有するバッファ回路と：高速モードが設
    定され且つ読み出し指令があると前記第２のデータ出力
    手段を非駆動状態にし、前記中間電位制御回路を所定時
    間駆動した後に、前記差動形増幅器及び第１のデータ出
    力手段を駆動させて前記差動形増幅器の出力信号を送出
    させ、低速モードが設定され且つ読み出し指令がある
    と、前記差動形増幅器及び第１のデータ出力手段を非駆
    動状態にし、前記第２のデータ出力手段を駆動状態にし
    て前記１対の信号線のうちいずれか一方の信号線の信号
    を送出させる制御回路と：を有する半導体装置。
  2. 【請求項２】 入力信号を前記１対の信号線のうち一方
    の信号線に入力し、前記入力信号の反転信号を他方の信
    号線に入力するデータ書き込み手段を有する請求項１記
    載の半導体装置。
  3. 【請求項３】 前記制御回路は、高速モード又は低速モ
    ードによる書き込み指定があると、前記差動形増幅器、
    前記中間電位制御回路、前記第１のデータ出力手段及び
    前記第２のデータ出力手段を非駆動状態にし、前記デー
    タ書き込み手段を駆動状態にする請求項２記載の半導体
    装置。
  4. 【請求項４】 前記１対の信号線はＲＡＭのビットライ
    ンである請求項３記載の半導体装置。
  5. 【請求項５】 前記１対の信号線はＲＯＭのビットライ
    ンである請求項１記載の半導体装置。
  6. 【請求項６】 プログラム命令を記憶するプログラム命
    令記憶手段と、 前記プログラム命令記憶手段に格納されたプログラム命
    令に従ってデータ処理をしたり、制御信号を出力したり
    する中央演算処理装置と、 前記中央演算処理装置へデータを出力したり、前記演算
    処理装置からのデータを入力としたりするデータ記憶手
    段と、 前記データ記憶手段の１対のビットラインの電位差を検
    出するセンスアンプと、前記ビットラインの電位を中間
    電位に制御する中間電位制御回路と、前記センスアンプ
    の出力信号を送出する第１のデータ出力手段と、前記１
    対のビットラインうちいずれか一方のビットラインの信
    号を送出する第２のデータ出力手段とを有するバッファ
    回路と、 高速モードが設定され且つ読み出し指令があると前記第
    ２のデータ出力手段を非駆動状態にし、前記中間電位制
    御回路を所定時間駆動した後に、前記センスアンプ及び
    第１のデータ出力手段を駆動させて前記センスアンプの
    出力信号を送出させ、低速モードが設定され且つ読み出
    し指令があると、前記センスアンプ及び第１のデータ出
    力手段を非駆動状態にし、前記第２のデータ出力手段を
    駆動状態にして前記１対のビットラインのいずれか一方
    のビットラインの信号を送出させる制御回路とを有し、
    前記プログラム命令記憶手段、前記中央演算処理装置、
    前記データ記憶手段、前記バッファ回路及び制御回路を
    単一の半導体基板上に配設した半導体装置。
  7. 【請求項７】 前記データ記憶手段はＲＡＭ又はＲＡＭ
    により構成されてる請求項６記載の半導体装置。
  8. 【請求項８】 前記中央処理装置を駆動する基準クロッ
    クとして少なくとも低周波及び高周波からなる２種類の
    周波数のクロック信号を入力し、いずれか１つのクロッ
    ク信号を前記中央処理装置のクロック信号として出力す
    るクロック選択回路と、 高速モードが設定されていると前記クロック選択回路に
    高周波のクロック信号を選択させ、低速モードが設定さ
    れていると前記クロック選択回路に低周波のクロック信
    号を選択させるクロック制御回路とを有する請求項６記
    載の半導体装置。
  9. 【請求項９】 １対の信号線の電位差を検出する差動形
    増幅器と、前記１対の信号線の電位を中間電位に制御す
    る中間電位制御回路と、前記差動形増幅器の出力信号を
    送出する第１のデータ出力手段と、前記１対の信号線の
    うちいずれか一方の信号線の信号を送出する第２のデー
    タ出力手段とを有するバッファ回路と：高速モードが設
    定され且つ読み出し指令があると前記第２のデータ出力
    手段を非駆動状態にし、前記中間電位制御回路を所定時
    間駆動した後に、前記差動形増幅器及び第１のデータ出
    力手段を駆動させて前記差動形増幅器の出力信号を送出
    させ、低速モードが設定され且つ読み出し指令がある
    と、前記差動形増幅器及び第１のデータ出力手段を非駆
    動状態にし、前記第２のデータ出力手段を駆動状態にし
    て前記１対の信号線のうちいずれか一方の信号線の信号
    を送出させる制御回路と：を有する半導体装置を有する
    電子機器。
  10. 【請求項１０】 プログラム命令を記憶するプログラム
    命令記憶手段と、前記プログラム命令記憶手段に格納さ
    れたプログラム命令に従ってデータ処理をしたり、制御
    信号を出力したりする中央演算処理装置と、 前記中央演算処理装置へデータを出力したり、前記演算
    処理装置からのデータを入力としたりするデータ記憶手
    段と、 前記データ記憶手段の一対のビットラインの電位差を検
    出するセンスアンプと、前記ビットラインの電位を中間
    電位に制御する中間電位制御回路と、前記センスアンプ
    の出力信号を送出する第１のデータ出力手段と、前記１
    対のビットラインうちいずれか一方のビットラインの信
    号を送出する第２のデータ出力手段とを有するバッファ
    回路と、 高速モードが設定され且つ読み出し指令があると前記第
    ２のデータ出力手段を非駆動状態にし、前記中間電位制
    御回路を所定時間駆動した後に、前記センスアンプ及び
    第１のデータ出力手段を駆動させて前記センスアンプの
    出力信号を送出させ、低速モードが設定され且つ読み出
    し指令があると、前記センスアンプ及び第１のデータ出
    力手段を非駆動状態にし、前記第２のデータ出力手段を
    駆動状態にして前記１対のビットラインのうちいずれか
    一方のビットラインの信号を送出させる制御回路とを有
    し、前記プログラム命令記憶手段、前記中央演算処理装
    置、前記データ記憶手段、前記バッファ回路及び制御回
    路を単一の半導体基板上に配設した半導体装置を有する
    電子機器。
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