JP2023509879A - 読み取りおよび書き込み変換回路及びメモリ - Google Patents

読み取りおよび書き込み変換回路及びメモリ Download PDF

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Abstract

本願の実施例の一部は、半導体の技術分野に関し、読み取りおよび書き込み変換回路及びメモリを開示する。読み取りおよび書き込み変換回路は、前記ローカルデータライン及び前記ローカル相補データラインが、前記グローバルデータラインとデータ伝送を実行し、且つ前記読み取りおよび書き込み動作の間、前記ローカルデータラインと前記ローカル相補データラインのデータ信号位相は逆であるように、読み取りおよび書き込み制御信号に応答して読み取りおよび書き込み動作を実行する読み取りおよび書き込み変換モジュール（１０１）と、読み取りおよび書き込み速度設定信号に応答して可変な前記読み取りおよび書き込み制御信号を出力して、前記読み取りおよび書き込み変換モジュール（１０１）の読み取りおよび書き込み動作の速度を可変に制御する制御モジュール（１０２）と、を備える。【選択図】図２

Description

（関連出願への相互参照）
本願は、２０２０年６月５日に中国特許庁に提出された、出願番号が２０２０１０５０５６７２．３であり、発明の名称が「読み取りおよび書き込み変換回路及びメモリ」である中国特許出願、および２０２０年６月５日に中国特許局に提出された、出願番号が２０２０２１０２４４５６．９であり、発明の名称が「読み取りおよび書き込み変換回路及びメモリ」である中国特許出願を参照し、その内容が参照によって本願に組み込まれる。
本願の実施例は半導体の技術分野に関し、特に読み取りおよび書き込み変換回路及びメモリに関する。
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭと略称）は、コンピュータで通常に使用される半導体メモリデバイスであり、複数の重複するメモリセルからなる。各メモリセルは通常、コンデンサ及びトランジスタを含み、トランジスタのゲートは、ワードラインに接続され、ドレインは、ビットラインに接続され、ソースは、コンデンサに接続され、ワードライン上の電圧信号は、トランジスタの開閉を制御し、さらにビットラインを介してコンデンサに記憶されるデータ情報を読み取り、又はビットラインを介してデータ情報を記憶のためにコンデンサに書き込むことができる。
ＤＲＡＭは、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＤＤＲと略称）ダイナミックランダムアクセスメモリ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ダイナミックランダムアクセスメモリ、低電力ダブルデータレート（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＬＰＤＤＲと略称）ダイナミックランダムアクセスメモリに分けられる。ＤＲＡＭの適用分野の増加、例えばモバイル分野でのＤＲＡＭ応用の増加に伴い、ＤＲＡＭの速度指標に対するユーザの要求がますます高くなっている。
しかしながら、現在のＤＲＡＭの性能は、依然として改善される必要がある。
本願の実施例が解決する技術的課題は、メモリの性能を改善するために、読み取りおよび書き込み変換回路の読み取りおよび書き込み動作の速度を可変にする、読み取りおよび書き込み変換回路及びメモリを提供することである。
上記の課題を解決するために、本願の実施例は、読み取りおよび書き込み制御信号に応答して読み取りおよび書き込み動作を実行する読み取りおよび書き込み変換モジュールと、読み取りおよび書き込み速度設定信号に応答して、可変な前記読み取りおよび書き込み制御信号を出力して、前記読み取りおよび書き込み変換モジュールの読み取りおよび書き込み動作の速度を可変に制御する制御モジュールと、を備えることを特徴とする、読み取りおよび書き込み変換回路を提供する。
さらに、前記制御モジュールに接続され、前記制御モジュールに前記読み取りおよび書き込み速度設定信号を出力する速度設定モジュールをさらに備える。
さらに、前記読み取りおよび書き込み制御信号は、読み取り制御信号及び書き込み制御信号を含み、前記読み取りおよび書き込み変換モジュールは、前記読み取り制御信号に応答して読み取り動作を実行し、前記書き込み制御信号に応答して書き込み動作を実行するものであり、前記速度設定モジュールは、前記制御モジュールが前記読み取り速度設定信号に応答して可変な前記読み取り制御信号を出力して、前記読み取り動作の速度を可変に制御するように、前記制御モジュールに前記読み取りおよび書き込み速度設定信号中の読み取り速度設定信号を出力する読み取り速度設定ユニットと、前記制御モジュールが前記読み取り速度設定信号に応答して可変な書き込み制御信号を出力して、前記書き込み動作の速度を可変に制御するように、前記制御モジュールに前記読み取りおよび書き込み速度設定信号中の書き込み速度設定信号を出力する書き込み速度設定ユニットと、を備える。
さらに、ローカルデータライン、ローカル相補データライン及びグローバルデータラインをさらに備え、前記読み取りおよび書き込み動作の間、前記ローカルデータライン及び前記ローカル相補データラインが、前記グローバルデータラインとデータ伝送を実行し、且つ前記ローカルデータラインと前記ローカル相補データラインのデータ信号位相が逆である。
さらに、前記読み取りおよび書き込み変換モジュールは、前記読み取りおよび書き込み制御信号中のローカル読み取りおよび書き込み制御信号に応答してローカル読み取りおよび書き込み動作を実行するためのローカル読み取りおよび書き込みユニットを備え、前記制御モジュールは、前記読み取りおよび書き込み速度設定信号中のローカル読み取りおよび書き込み速度設定信号に応答して、可変な前記ローカル読み取りおよび書き込み制御信号を出力し、前記ローカル読み取りおよび書き込みユニットのローカル読み取りおよび書き込み動作の速度を可変に制御するローカル制御ユニットを備える。
さらに、前記読み取りおよび書き込み変換回路は、前記ローカル制御ユニットに接続され、前記ローカル制御ユニットに前記ローカル読み取りおよび書き込み速度設定信号を出力するローカル速度設定モジュールをさらに備える。
さらに、前記読み取りおよび書き込み変換回路は、前記ローカルデータライン及び前記ローカル相補データラインを介して前記ローカル読み取りおよび書き込みユニットに接続され、ビットラインの電圧を検知するためのセンスアンプをさらに備える。
さらに、同一の前記ローカル読み取りおよび書き込みユニットは、前記ローカルデータライン及び前記ローカル相補データラインを介して、複数の前記センスアンプに接続される。
さらに、書き込みデータ経路は、前記ローカル読み取りおよび書き込みユニットから、前記ローカルデータライン及び前記ローカル相補データライン経由で前記センスアンプまで、さらに前記センスアンプ経由で前記ビットラインまでの経路を含み、読み取りデータ経路は、前記ビットラインから、前記センスアンプ経由で前記ローカルデータライン及び前記ローカル相補データラインまで、さらに前記ローカルデータライン及び前記ローカル相補データライン経由で前記ローカル読み取りおよび書き込みユニットまでの経路を含む。
さらに、前記読み取りおよび書き込み変換モジュールは、前記読み取りおよび書き込み制御信号中のグローバル読み取りおよび書き込み制御信号に応答してグローバル読み取りおよび書き込み動作を実行するグローバル読み取りおよび書き込みユニットを備え、前記制御モジュールは、前記読み取りおよび書き込み速度設定信号中のグローバル読み取りおよび書き込み速度設定信号に応答して、可変な前記グローバル読み取りおよび書き込み制御信号を出力して、前記グローバル読み取りおよび書き込みユニットのグローバル読み取りおよび書き込み動作の速度を可変に制御するグローバル制御ユニットを備える。
さらに、前記読み取りおよび書き込み変換回路は、前記グローバル制御ユニットに接続され、前記グローバル制御ユニットに前記グローバル読み取りおよび書き込み速度設定信号を出力するグローバル速度設定モジュールをさらに備える。
さらに、前記ローカル読み取りおよび書き込みユニットは、前記ローカルデータラインと前記ローカル相補データラインの間に接続され、前記ローカルデータラインのデータ及び前記ローカル相補データラインのデータを増幅するためのローカルアンプを備える。
さらに、前記ローカルアンプは、第１入力端が前記ローカルデータラインに電気的に接続され、第１出力端が前記ローカル相補データラインに電気的に接続される第１位相反転器と、第２入力端が前記第１位相反転器の第１出力端及び前記ローカル相補データラインに電気的に接続され、第２出力端が前記第１位相反転器の第１入力端及び前記ローカルデータラインに電気的に接続される第２位相反転器と、を備える。
さらに、前記第１位相反転器は、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを備え、前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートが接続され且つ前記第１位相反転器の第１入力端として使用され、前記第１ＰＭＯＳトランジスタのソースが作動電源に接続され、前記第１ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインが接続され且つ前記第１位相反転器の第１出力端として使用され、前記第２位相反転器は、第０ＰＭＯＳトランジスタ及び第０ＮＭＯＳトランジスタを備え、前記第０ＰＭＯＳトランジスタのゲートと前記第０ＮＭＯＳトランジスタのゲートが接続され且つ前記第２位相反転器の第２入力端として使用され、前記第０ＰＭＯＳトランジスタのソースが作動電源に接続され、前記第０ＰＭＯＳトランジスタのドレインと前記第０ＮＭＯＳトランジスタのドレインが接続され且つ前記第２位相反転器の第２出力端として使用される。
さらに、前記ローカル読み取りおよび書き込みユニットは、前記ローカル読み取りおよび書き込み制御信号中のローカル読み取り制御信号に応答して、前記ローカルデータライン及び前記ローカル相補データラインのデータを前記グローバルデータラインに伝送するためのローカル読み取り変換回路を備え、前記ローカル読み取り変換回路は、第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、前記第３ＮＭＯＳトランジスタのドレインが前記グローバルデータラインに接続され、前記第３ＮＭＯＳトランジスタのゲートが前記ローカル相補データラインに接続され、前記第３ＮＭＯＳトランジスタのソースが前記第４ＮＭＯＳトランジスタのドレインに接続され、前記第４ＮＭＯＳトランジスタのゲートが前記ローカル読み取り制御信号中のローカル読み信号を受信し、ソースが接地される。
さらに、前記読み取りおよび書き込み変換回路は、グローバル相補データラインをさらに備え、且つ前記読み取り動作の間、前記グローバル相補データラインと前記グローバルデータラインのデータ信号位相が逆であり、前記ローカル読み取り変換回路は、第８ＮＭＯＳトランジスタ及び第９ＮＭＯＳトランジスタをさらに備え、前記第８ＮＭＯＳトランジスタのドレインが前記グローバル相補データラインに接続され、前記第８ＮＭＯＳトランジスタのゲートが前記ローカルデータラインに接続され、前記第８ＮＭＯＳトランジスタのソースが前記第９ＮＭＯＳトランジスタのドレインに接続され、前記第９ＮＭＯＳトランジスタのゲートが前記ローカル読み信号を受信し、ソースが接地される。
さらに、前記ローカル読み取りおよび書き込みユニットは、前記ローカル読み取りおよび書き込み制御信号中のローカル書き込み制御信号に応答して、前記グローバルデータラインのデータを前記ローカルデータライン及び前記ローカル相補データラインに伝送するためのローカル書き込み変換回路を備え、前記ローカル書き込み変換回路は、第５ＮＭＯＳトランジスタ、第６ＮＭＯＳトランジスタ及び第７ＮＭＯＳトランジスタを備え、前記第５ＮＭＯＳトランジスタのドレインが前記ローカル相補データラインに接続され、前記第５ＮＭＯＳトランジスタのゲートが前記第７ＮＭＯＳトランジスタのソースに接続され、前記第５ＮＭＯＳトランジスタのソースが前記第６ＮＭＯＳトランジスタのドレインに接続され、前記第６ＮＭＯＳトランジスタのゲートが前記ローカル書き込み制御信号中のローカル書き信号を受信し、ソースが接地され、前記第７ＮＭＯＳトランジスタのドレインが前記ローカルデータラインに接続され、ゲートが前記ローカル書き信号を受信する。
さらに、前記読み取りおよび書き込み変換回路は、グローバル相補データラインをさらに備え、且つ前記読み取りおよび書き込み動作の間、前記グローバル相補データラインと前記グローバルデータラインのデータ信号位相が逆であり、前記ローカル書き込み変換回路は、第１０ＮＭＯＳトランジスタ、第１１ＮＭＯＳトランジスタ及び第１２ＮＭＯＳトランジスタをさらに備え、前記第１０ＮＭＯＳトランジスタのドレインが前記ローカルデータラインに接続され、前記第１０ＮＭＯＳトランジスタのゲートが前記第１２ＮＭＯＳトランジスタのソースに接続され且つ前記グローバル相補データラインに接続され、前記第１０ＮＭＯＳトランジスタのソースが前記第１１ＮＭＯＳトランジスタのドレインに接続され、前記第１１ＮＭＯＳトランジスタのゲートが前記ローカル書き信号を受信し、ソースが接地され、前記第１２ＮＭＯＳトランジスタのドレインが前記ローカル相補データラインに接続され、ゲートが前記ローカル書き信号を受信する。
さらに、前記ローカル読み取りおよび書き込みユニットは、前記ローカルデータラインと前記ローカル相補データラインの間に接続され、プリチャージ制御信号に応答して、前記ローカルデータライン及び前記ローカル相補データラインをプリチャージするためのプリチャージ回路をさらに備える。
さらに、前記プリチャージ回路は、第３ＰＭＯＳトランジスタ、第４ＰＭＯＳトランジスタ及び第５ＰＭＯＳトランジスタを備え、前記第３ＰＭＯＳトランジスタのゲート、前記第４ＰＭＯＳトランジスタのゲート及び前記第５ＰＭＯＳトランジスタのゲートがプリチャージ制御信号を受信し、前記第３ＰＭＯＳトランジスタのソース及び前記第４ＰＭＯＳトランジスタのソースが作動電源に接続され、前記第３ＰＭＯＳトランジスタのドレインが前記ローカルデータラインに電気的に接続され、前記第４ＰＭＯＳトランジスタのドレインがローカル相補データラインに電気的に接続され、前記第５ＰＭＯＳトランジスタが前記プリチャージ制御信号に応答して前記ローカルデータラインと前記ローカル相補データラインを電気的に接続する。
それに応じて、本願の実施例は、上記の読み取りおよび書き込み変換回路を備えるメモリをさらに提供する。
従来技術に比べ、本願の実施例で提供される技術的解決策は以下の利点を有する。
本願の実施例で提供される優れる構造性能を有する読み取りおよび書き込み変換回路は、読み取りおよび書き込み制御信号に応答して読み取りおよび書き込み動作を実行する読み取りおよび書き込み変換モジュール、及び読み取りおよび書き込み変換モジュールの読み取りおよび書き込み動作の速度を可変に制御するように、読み取りおよび書き込み速度設定信号に応答して可変な読み取りおよび書き込み制御信号を出力する制御モジュールを備える。制御モジュールから出力される読み取りおよび書き込み制御信号が可変であるため、読み取りおよび書き込み変換モジュールが該可変な読み取りおよび書き込み制御を受けて実行する読み取りおよび書き込み動作の速度も可変であり、それにより、読み取りおよび書き込み変換回路の読み取りおよび書き込み動作の速度が設定可能になる。読み取りおよび書き込み変換回路の読み取りおよび書き込み動作の速度が固定であるものに比べ、本願の実施例で提供される読み取りおよび書き込み変換回路は、実際のニーズに応じて読み取りおよび書き込み動作の速度を調整し、例えば、低速の読み取りおよび書き込み動作のシーンだけでなく、高速の読み取りおよび書き込み動作のシーンにも応用可能であるように、読み取りおよび書き込み変換回路をより広範囲に応用可能にすることができる。さらに、本願の実施例で提供される読み取りおよび書き込み変換回路を採用すれば、高速の読み取りおよび書き込み動作が必要でない場合、低速の読み取りおよび書き込み動作に調整することができ、それにより、高速の読み取りおよび書き込み動作による高消費電力という問題が回避される。したがって、本願の実施例で提供される読み取りおよび書き込み変換回路の性能が改善される。
さらに、読み取りおよび書き込み変換モジュールは、ローカル読み取りおよび書き込みユニットを備え、且つ制御モジュールは、読み取りおよび書き込み速度設定信号中のローカル読み取りおよび書き込み速度設定信号に応答して、可変なローカル読み取りおよび書き込み制御信号を出力して、ローカル読み取りおよび書き込みユニットのローカル読み取りおよび書き込み動作の速度を可変に制御するローカル制御ユニットを備える。これにより、本願の実施例で提供される読み取りおよび書き込み変換回路のローカル読み取りおよび書き込み動作の速度が設定可能になる。
さらに、読み取りおよび書き込み変換モジュールは、グローバル読み取りおよび書き込みユニットを備え、制御モジュールは、読み取りおよび書き込み速度設定信号中のグローバル読み取りおよび書き込み速度設定信号に応答して、可変なグローバル読み取りおよび書き込み制御信号を出力して、グローバル読み取りおよび書き込みユニットのグローバル読み取りおよび書き込み動作の速度を可変に制御するグローバル制御ユニットを備える。これにより、本願の実施例で提供される読み取りおよび書き込み変換回路のグローバル読み取りおよび書き込み動作の速度が設定可能になる。
さらに、ローカル読み取りおよび書き込みユニットは、ローカルデータラインとローカル相補データラインの間に接続され、ローカルデータラインのデータ及びローカル相補データラインのデータを増幅するためのローカルアンプを備える。ローカルアンプは、ローカルデータラインとローカル相補データラインをより高速に判別することに寄与し、ローカル読み取りおよび書き込み動作の速度を高めることだけでなく、センスアンプに対するローカルデータライン及びローカル相補データラインの駆動上の要求を低下させることにも寄与し、それにより、センスアンプの設計難易度を低下させる。
本願の一実施例で提供される読み取りおよび書き込み変換回路の模式図である。 本願の別の実施例で提供される読み取りおよび書き込み変換回路の模式図である。 本願の別の実施例で提供される別の読み取りおよび書き込み変換回路の模式図である。 本願の別の実施例で提供される読み取りおよび書き込み変換回路の書き込み動作中の高速書き動作及び低速書き動作に対応する読み取りおよび書き込み制御信号のシーケンス図である。 本願の別の実施例で提供される読み取りおよび書き込み変換回路の読み取り動作中の高速読み動作及び低速読み動作に対応する読み取りおよび書き込み制御信号のシーケンス図である。 本願の別の実施例で提供される読み取りおよび書き込み変換回路におけるローカル読み取りおよび書き込みユニットの回路構成図である。 本願の別の実施例で提供される読み取りおよび書き込み変換回路におけるローカル読み取りおよび書き込みユニットの別の回路構成図である。
実行可能な一実施例において、同一のＤＲＡＭは、その読み取りおよび書き込み動作の速度（読み取り速度及び書き込み速度を含む）が固定されて不変である。ＤＲＡＭの読み取りおよび書き込み動作の速度が固定であるため、ＤＲＡＭを固定の低速の読み取りおよび書き込み動作速度を持つように設計される場合、特定の時期にＤＲＡＭが高速の読み取りおよび書き込み動作速度を有する要求が実現しにくくなる。ＤＲＡＭを固定の高速の読み取りおよび書き込み動作速度を持つように設定される場合、特定の時期にＤＲＡＭが低速の読み取りおよび書き込み動作速度で要求を満たせる場合において、高速の読み取りおよび書き込み動作速度がＤＲＡＭの高消費電力という問題をもたらす。つまり、現在、メモリの読み取りおよび書き込み動作の速度が固定で消費電力が高いという問題が存在する。
上記問題を解決するために、本願の実施例は、読み取りおよび書き込み変換モジュールと、読み取りおよび書き込み速度設定信号に応答して可変な読み取りおよび書き込み制御信号を出力し、読み取りおよび書き込み変換モジュールの読み取りおよび書き込み動作の速度を可変に制御する制御モジュールと、を備える、読み取りおよび書き込み変換回路を提供する。これにより、本願の実施例は、読み取りおよび書き込み動作の速度が設定可能になり、それにより、読み取りおよび書き込み変換回路の読み取りおよび書き込み動作を所期の速度に調整することができ、読み取りおよび書き込み変換回路における不要な電力消費が回避され、読み取りおよび書き込み変換回路の性能が改善される。
本願の実施例の目的、技術的解決策及び利点をより明確にするために、以下、図面を参照しながら本願の各実施例を詳細に説明する。しかしながら、当業者であれば、本願の各実施例において、読者が本願をより良好に理解できるよう様々な技術的詳細が提供されることが理解される。ただし、これらの技術的詳細及び以下の各実施例による様々な変形及び修正がなくても、本願で特許請求される技術的解決策は実現できる。
図１は、本願の一実施例で提供される読み取りおよび書き込み変換回路の模式図である。
図１を参照すれば、本実施例において、読み取りおよび書き込み変換回路は、読み取りおよび書き込み制御信号に応答して読み取りおよび書き込み動作を実行する読み取りおよび書き込み変換モジュール１０１と、読み取りおよび書き込み速度設定信号に応答して可変な読み取りおよび書き込み制御信号を出力して、読み取りおよび書き込み変換モジュール１０１の読み取りおよび書き込み動作の速度を可変に制御する制御モジュール１０２と、を備える。
以下、図面を参照しながら本実施例で提供される読み取りおよび書き込み変換回路を詳細に説明する。
本実施例において、読み取りおよび書き込み変換回路は、ローカルデータラインＬｄａｔ、ローカル相補データラインＬｄａｔ＃、グローバルデータラインＧｄａｔをさらに備え、且つ読み取りおよび書き込み動作の間、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃とグローバルデータラインＧｄａｔとがデータ伝送を実行し、ローカルデータラインＬｄａｔのデータ信号とローカル相補データラインＬｄａｔ＃のデータ信号位相が逆である。
本実施例において、読み取りおよび書き込み変換回路が読み取るデータ又は書き込むデータの信号は、いずれも対になり、各データ信号対は、２つのデータを含み、読み取りおよび書き込み動作中に、この２つのデータのうちの１つは高レベル信号、もう１つは低レベル信号である。したがって、読み取りおよび書き込み変換回路は、１対のローカルデータラインＬｄａｔとローカル相補データラインＬｄａｔ＃を少なくとも備え、この２つのデータは、それぞれローカルデータ信号線Ｌｄａｔのデータ及びローカル相補データラインＬｄａｔ＃のデータである。具体的には、読み取りおよび書き込み変換回路の読み取り動作の間、データがローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃を介してグローバルデータラインＧｄａｔに伝送され、読み取りおよび書き込み変換回路の書き込み動作の間、データがグローバルデータラインＧｄａｔを介してローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃に伝送される。
ローカルデータラインＬｄａｔは、局所データライン（ｌｏｃａｌ ｄａｔａ ｌｉｎｅ）とも呼ばれ、ローカル相補データラインＬｄａｔ＃は、相補局所データラインとも呼ばれ、グローバルデータラインＧｄａｔは、ｇｌｏｂａｌ ｄａｔａ ｌｉｎｅとも呼ばれる。
本実施例において、読み取りおよび書き込み変換回路のグローバルデータラインＧｄａｔは、シングルエンド伝送方式のものであり、即ち、読み取りおよび書き込み変換回路において、グローバルデータラインＧｄａｔと相補的なデータ信号位相を持っているグローバル相補データラインが設けられていない。
説明すべきことは、他の実施例において、読み取りおよび書き込み変換回路のグローバルデータラインは、ダブルエンド伝送方式のものであってもよく、即ち、読み取りおよび書き込み変換回路は、グローバル相補データラインをさらに備え、且つ読み取りおよび書き込み動作の間、グローバル相補データラインのデータ信号とグローバルデータラインのデータ信号の位相が逆である点である。
具体的な一実施例において、読み取りおよび書き込み変換回路は、メモリに適用され、メモリは、列選択モジュール１００及び複数のメモリセルを備え、ローカルデータラインＬｄａｔは、列選択モジュール１００によってビットラインＢＬに接続され、ローカル相補データラインＬｄａｔ＃は、列選択モジュール１００によって相補ビットラインＢＬ＃に接続される。読み取り動作又は書き込み動作を実行するメモリセルは、列選択モジュール１００によって選定され、それに応じて、該選定されたメモリセルに接続されるビットラインＢＬとローカルデータラインＬｄａｔとが信号伝送を実行し、該選定されたメモリセルに接続される相補ビットラインＢＬ＃とローカル相補データラインＬｄａｔ＃とが信号伝送を実行する。
読み取り動作の間、読み取りおよび書き込み変換モジュール１０１は、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃のデータをグローバルデータラインＧｄａｔに伝送し、書き込み動作の間、読み取りおよび書き込み変換モジュール１０１は、グローバルデータラインＧｄａｔのデータをローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃に伝送する。
読み取りおよび書き込み制御信号は、列選択信号、ローカル読み取りおよび書き込み制御信号及びグローバル読み取りおよび書き込み制御信号を含み、ローカル読み取りおよび書き込み制御信号は、ローカル読み取りおよび書き込み動作を実行するように、読み取りおよび書き込み変換モジュール１０１を制御するためのものであり、グローバル読み取りおよび書き込み制御信号は、グローバル読み取りおよび書き込み動作を実行するように、読み取りおよび書き込み変換モジュール１０１を制御するためのものである。
読み取りおよび書き込み制御信号の速度は、読み取りおよび書き込み変換回路の読み取りおよび書き込み動作速度に影響を与える。例えば、読み取りおよび書き込み制御信号の速度が速いほど、読み取りおよび書き込み動作速度も速くなり、読み取りおよび書き込み制御信号の速度が遅いほど、それに対応して、読み取りおよび書き込み動作の速度も遅くなる。
読み取りおよび書き込み制御信号は、制御モジュール１０２により提供され、且つ制御モジュール１０２から出力される読み取りおよび書き込み制御信号は可変である。具体的には、読み取りおよび書き込み制御信号の速度が可変であることを含む。読み取りおよび書き込み速度設定信号は、読み取りおよび書き込み動作の所望の速度に関し、読み取りおよび書き込み動作の速度が所望の速度でない場合、制御モジュール１０２から出力される読み取りおよび書き込み制御信号は変化され、即ち、読み取りおよび書き込み制御信号の速度は変化され、それにより、読み取りおよび書き込み変換モジュール１０１が、変化後の読み取りおよび書き込み制御信号に応答して実行する読み取りおよび書き込み動作の速度は変化されるため、読み取りおよび書き込み動作の読み取りおよび書き込み速度が所望の速度であることが保証される。
具体的な一実施例において、読み取りおよび書き込み変換モジュール１０１が第１読み取りおよび書き込み制御信号に応答して実行する読み取りおよび書き込み動作の速度が所望の速度より低い場合、制御モジュール１０２は、読み取りおよび書き込み速度設定信号に応答して第２読み取りおよび書き込み制御信号を出力して、読み取りおよび書き込み変換モジュール１０１の読み取りおよび書き込み動作速度を所望の速度まで高める。読み取りおよび書き込み変換モジュール１０１が第３読み取りおよび書き込み制御信号に応答して実行する読み取りおよび書き込み動作の速度が所望の速度より高い場合、制御モジュール１０２は、読み取りおよび書き込み速度設定信号に応答して第４読み取りおよび書き込み制御信号を出力して、読み取りおよび書き込み変換モジュール１０１の読み取りおよび書き込み動作速度を所望の速度まで低める。
読み取りおよび書き込み変換モジュール１０１の読み取りおよび書き込み動作の速度が可変であるため、実際の性能要求に応じて読み取りおよび書き込み変換モジュール１０１の読み取りおよび書き込み動作の速度を調整することができ、例えば、読み取りおよび書き込み動作中のデータ伝送速度を高めるか、読み取りおよび書き込み動作中のデータ伝送速度を低めることができるため、異なる読み取りおよび書き込み性能の要求を満たすとともに、不要な消費電力を減少させることができる。
本実施例において、読み取りおよび書き込み変換回路は、制御モジュール１０２に接続され、制御モジュール１０２に読み取りおよび書き込み速度設定信号を出力する速度設定モジュール１０３をさらに備えてもよい。このようにして、速度設定モジュール１０３を読み取りおよび書き込み変換回路に統合する場合、読み取りおよび書き込み速度設定信号が制御モジュール１０２に伝送される伝送経路の短縮、制御モジュール１０２の応答速度の更なる向上に寄与し、それにより、制御モジュール１０２が調整後の読み取りおよび書き込み制御信号をより適時に出力することができ、したがって、読み取りおよび書き込み変換モジュール１０１の読み取りおよび書き込み動作速度を変化させる目的はより速く実現可能になる。
読み取りおよび書き込み制御信号は、読み取り制御信号及び書き込み制御信号を含み、読み取りおよび書き込み変換モジュール１０１は、読み取り制御信号に応答して読み取り動作を実行し、書き込み制御信号に応答して書き込み動作を実行する。本実施例において、制御モジュール１０２は、読み取りおよび書き込み速度設定信号に応答して可変な読み取り制御信号を出力して、読み取りおよび書き込み変換モジュール１０１の読み取り動作の速度を可変に制御し、制御モジュール１０２はさらに、読み取りおよび書き込み速度設定信号に応答して可変な書き込み制御信号を出力して、読み取りおよび書き込み変換モジュール１０１の書き込み動作の速度を可変に制御する。
それに応じて、読み取りおよび書き込み速度設定信号は、読み取り速度設定信号及び書き込み速度設定信号を含み、速度設定モジュール１０３は、制御モジュール１０２が読み取り速度設定信号に応答して可変な読み取り制御信号を出力し、読み取り動作の速度を可変に制御するように、制御モジュール１０２に読み取りおよび書き込み速度設定信号中の読み取り速度設定信号を出力する読み取り速度設定ユニット１１３と、制御モジュールが読み取り速度設定信号に応答して可変な書き込み制御信号を出力し、書き込み動作の速度を可変に制御するように、制御モジュール１０２に読み取りおよび書き込み速度設定信号中の書き込み速度設定信号を出力する書き込み速度設定ユニット１２３と、を備える。
説明すべきことは、速度設定モジュールはさらに、制御モジュールにローカル読み取りおよび書き込み速度設定信号を出力し、読み取りおよび書き込み変換モジュールのローカル読み取りおよび書き込み動作の速度を可変に制御するローカル速度設定モジュール、及び制御モジュールにグローバル読み取りおよび書き込み速度設定信号を出力し、読み取りおよび書き込み変換モジュールのグローバル読み取りおよび書き込み動作の速度を可変に制御するグローバル速度設定モジュールを備えてもよい点である。
さらに説明すべきことは、他の実施例において、速度設定モジュールは、読み取りおよび書き込み変換回路以外の他の回路により提供されてもよい点である。
本実施例で提供される読み取りおよび書き込み変換回路は、制御モジュール１０２が可変な読み取りおよび書き込み制御信号を出力して、読み取りおよび書き込み変換モジュール１０１の読み取りおよび書き込み動作の速度を可変にし、例えば、高速の読み取りおよび書き込み動作及び低速の読み取りおよび書き込み動作の両方とも可能になるように、読み取りおよび書き込み変換回路の応用シーンがより広くなり、且つ、高速の読み取りおよび書き込み動作状態に長時間あることによる高消費電力という問題が回避される。
本願の別の実施例は、読み取りおよび書き込み変換回路をさらに提供し、該読み取りおよび書き込み変換回路は、前の実施例で提供される読み取りおよび書き込み変換回路とほぼ同じであり、その相違点は、本実施例において読み取りおよび書き込み変換モジュール及び制御モジュールがより詳細に説明される点である。以下、図面を参照しながら本実施例で提供される読み取りおよび書き込み変換回路を詳細に説明し、前の実施例と同一の又は対応する部分は、前の実施例の詳細な説明を参照すればよい。
図２は、本願の別の実施例で提供される読み取りおよび書き込み変換回路である。
図２を参照すれば、読み取りおよび書き込み変換回路は、ローカルデータラインＬｄａｔ、ローカル相補データラインＬｄａｔ＃、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃、並びに読み取りおよび書き込み変換モジュール２０１及び制御モジュール２０２を備え、読み取りおよび書き込み変換モジュール２０１は、読み取りおよび書き込み制御信号に応答して読み取りおよび書き込み動作を実行して、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃が、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃とデータ伝送を実行し、且つ読み取りおよび書き込み動作の間、ローカルデータラインＬｄａｔとローカル相補データラインＬｄａｔ＃のデータ信号位相が逆であり、グローバルデータラインＧｄａｔとグローバル相補データラインＧｄａｔ＃のデータ信号位相が逆である。
説明すべきことは、他の実施例において、読み取りおよび書き込み変換回路は、グローバル相補データラインが設けられず、グローバルデータラインのみが設けられてもよい点であり、具体的には前の実施例を参照すればよい。
本実施例において、読み取りおよび書き込み変換モジュール２０１は、読み取りおよび書き込み制御信号中のローカル読み取りおよび書き込み制御信号に応答してローカル読み取りおよび書き込み動作を実行するローカル読み取りおよび書き込みユニット２１１を備える。ここで、ローカル読み取りおよび書き込み制御信号は、ローカル読み信号Ｒｄ、ローカルアンプイネーブル信号を含む。
それに応じて、制御モジュール２０２は、読み取りおよび書き込み速度設定信号中のローカル読み取りおよび書き込み速度設定信号に応答して、可変なローカル読み取りおよび書き込み制御信号を出力して、ローカル読み取りおよび書き込みユニット２１１のローカル読み取りおよび書き込み動作の速度を可変に制御するローカル制御ユニット２１２を備える。
これにより、読み取りおよび書き込み変換回路におけるローカル読み取りおよび書き込み動作の速度が可変になる。具体的には、ローカル読み取りおよび書き込み動作中のローカル読み取り動作の速度が可変になり、ローカル読み取りおよび書き込み動作中のローカル書き込み動作の速度が可変になる。例えば、ローカル読み取り動作は、高速読み取りから低速読み取りに下げるか、低速読み取りから高速読み取りに上げることができ、ローカル書き込み動作は、高速書き込みから低速書き込みに下げるか、低速書き込みから高速書き込みに上げることができる。ローカル読み取りおよび書き込み動作の速度が可変であるため、実際のニーズに応じてローカル読み取りおよび書き込み動作の速度を調整することができ、さらにデータ伝送速度の要求を満たすとともに、読み取りおよび書き込み変換回路が低消費電力という優位性を有するのを保証することができる。
本実施例において、読み取りおよび書き込み変換回路は、ローカル制御ユニット２１２に接続され、ローカル制御ユニット２１２にローカル読み取りおよび書き込み速度設定信号を出力して、ローカル制御ユニット２１２から出力されるローカル読み取りおよび書き込み制御信号を調整可能にするためのローカル速度設定モジュール２１３をさらに備えてもよい。
説明すべきことは、他の実施例において、外部回路からローカル制御ユニットにローカル読み取りおよび書き込み速度設定信号を提供してもよく、即ち、読み取りおよび書き込み変換回路にローカル速度設定モジュールが必要でない点である。
読み取りおよび書き込み変換回路は、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃を介してローカル読み取りおよび書き込みユニット２１１に接続され、ビットラインＢＬ及び相補ビットラインＢＬ＃の電圧を検知するためのセンスアンプ２１４をさらに備えてもよい。
ビットラインＢＬは、センスアンプ２１４を介してローカルデータラインＬｄａｔに接続され、相補ビットラインＢＬ＃は、センスアンプ２１４を介してローカル相補データラインＬｄａｔ＃に接続される。
本実施例において、センスアンプ２１４は、列選択信号ＣＳＬを受信する。センスアンプ２１４は、２つのＮＭＯＳトランジスタ（図示せず）を備え、且つＮＭＯＳトランジスタのゲートが列選択信号ＣＳＬを受信し、１つのＮＭＯＳトランジスタは、列選択信号ＣＳＬに応答してビットラインＢＬとローカルデータラインＬｄａｔを接続し、もう１つのＮＭＯＳトランジスタは、列選択信号ＣＳＬに応答して相補ビットラインＢＬ＃とローカル相補データラインＬｄａｔ＃を接続する。具体的には、ＮＭＯＳトランジスタが列選択信号ＣＳＬを受信して導通されている間、ビットラインＢＬとローカルデータラインＬｄａｔが接続され、相補ビットラインＢＬ＃とローカル相補データラインＬｄａｔ＃が接続される。ＮＭＯＳトランジスタが列選択信号ＣＳＬを受信して遮断される間、ビットラインＢＬとローカルデータラインＬｄａｔの接続が切断され、相補ビットラインＢＬ＃とローカル相補データラインＬｄａｔ＃の接続が切断される。
なお、他の実施例において、センスアンプは、任意数のトランジスタ、例えば複数のＮＭＯＳトランジスタ及び／又は複数のＰＭＯＳトランジスタを備えてもよいことが理解される。センスアンプ機能を実現可能ないかなるデバイスもセンスアンプとして使用することができる。
ここで、ビットラインＢＬは、記憶トランジスタ（図示せず）に接続され、該記憶トランジスタのゲートがワードラインＷＬに接続され、記憶トランジスタの一端がビットラインＢＬに接続され、他端がコンデンサ（図示せず）を介して電圧Ｖｐｌａｔｅに接続される。相補ビットラインＢＬ＃は、制御トランジスタ（図示せず）に接続され、該制御トランジスタの一端が相補ビットラインＢＬ＃に接続され、他端が電圧Ｖｐｌａｔｅに接続される。
さらに、同一のローカル読み取りおよび書き込みユニット２１１は、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃を介して複数のセンスアンプ２１４に接続することができる。図示及び説明の便宜上、図２は、センスアンプ２１４を１つのみ示す。
本実施例において、読み取りおよび書き込み変換回路は、メモリに適用され、書き込みデータ経路は、ローカル読み取りおよび書き込みユニット２１１から前記ローカルデータラインＬｄａｔ及び前記ローカル相補データラインＬｄａｔ＃経由でセンスアンプまで、さらにセンスアンプ２１４経由でビットラインＢＬ及び相補ビットラインＢＬ＃までの経路を含み、読み取りデータ経路は、ビットラインからセンスアンプ２１４経由でローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃まで、さらにローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃経由でローカル読み取りおよび書き込みユニット２１１までの経路を含む。
本実施例において、読み取りおよび書き込み変換モジュール２０１は、読み取りおよび書き込み制御信号中のグローバル読み取りおよび書き込み制御信号に応答してグローバル読み取りおよび書き込み動作を実行するグローバル読み取りおよび書き込みユニット２２１をさらに備える。
制御モジュール２０２は、読み取りおよび書き込み速度設定信号中のグローバル読み取りおよび書き込み速度設定信号に応答して、可変なグローバル読み取りおよび書き込み制御信号を出力して、グローバル読み取りおよび書き込みユニット２２１のグローバル読み取りおよび書き込み動作の速度を可変に制御するグローバル制御ユニット２２２を備える。これにより、読み取りおよび書き込み変換回路におけるグローバル読み取りおよび書き込み動作の速度が可変になる。具体的には、グローバル読み取りおよび書き込み動作中のグローバル読み取り動作の速度が可変になり、グローバル読み取りおよび書き込み動作中のグローバル書き込み動作の速度が可変になる。
つまり、本実施例において、ローカル読み取りおよび書き込み動作の速度が可変であるだけでなく、グローバル読み取りおよび書き込み動作の速度も可変である。
説明すべきことは、他の実施例において、制御モジュールは、ローカル制御ユニット又はグローバル制御ユニットのうちの一方のみを備えてもよく、それに応じて、ローカル読み取りおよび書き込み動作の速度のみ、又はグローバル読み取りおよび書き込み動作の速度のみが可変になる点である。
それに応じて、読み取りおよび書き込み変換回路は、グローバル制御ユニット２２２に接続され、グローバル制御ユニット２２２にグローバル読み取りおよび書き込み速度設定信号を出力するグローバル速度設定モジュール２２３をさらに備えてもよい。
ローカル速度設定モジュール２１３及びグローバル速度設定モジュール２２３は、同一の速度設定モジュール２０３に統合されてもよく、該速度設定モジュール２０３は、ローカル制御ユニット２１２にローカル読み取りおよび書き込み速度設定信号を出力し、さらに、グローバル制御ユニット２２２にグローバル読み取りおよび書き込み速度設定信号を出力するためのものである。
なお、他の実施例において、外部回路からグローバル制御ユニットにグローバル読み取りおよび書き込み速度設定信号を提供してもよく、即ち、読み取りおよび書き込み変換回路にグローバル速度設定モジュールが必要でないことが理解される。
図３は、別の実施例で提供される別の読み取りおよび書き込み変換回路である。図３に示すように、別の例において、読み取りおよび書き込み変換回路は、ローカル制御ユニット２１２が読み取り速度設定信号に応答して可変なローカル読み取り制御信号を出力して、ローカル読み取り動作の速度を可変に制御し、グローバル制御ユニット２２２が読み取り速度設定信号に応答して可変なグローバル読み取り制御信号を出力して、グローバル読み取り動作の速度を可変に制御するように、ローカル制御ユニット２１２及びグローバル制御ユニット２２２に読み取りおよび書き込み速度設定信号中の読み取り速度設定信号を出力する読み取り速度設定ユニット２４３と、ローカル制御ユニット２１２が書き込み速度設定信号に応答して可変なローカル書き込み制御信号を出力して、ローカル書き込み動作の速度を可変に制御し、グローバル制御ユニット２２２が書き込み速度設定信号に応答して可変なグローバル書き込み制御信号を出力して、グローバル書き込み動作の速度を可変に制御するように、ローカル制御ユニット２１２及びグローバル制御ユニット２２２に読み取りおよび書き込み速度設定信号中の書き込み速度設定信号を出力する書き込み速度設定ユニット２５３と、をさらに備えてもよい。読み取り速度設定ユニット２４３及び書き込み速度設定ユニット２５３は、同一の速度設定モジュール２０３に統合されてもよく、該速度設定モジュール２０３の説明は、前述した実施例を参照すればよい。
グローバル読み取りおよび書き込みユニット２２１を有する読み取りおよび書き込み変換回路の場合、書き込みデータ経路は、グローバル読み取りおよび書き込みユニット２２１経由でグローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃まで、さらにグローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃経由でローカル読み取りおよび書き込みユニット２１１までの伝送の経路、及びローカル読み取りおよび書き込みユニット２１１からローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃経由でセンスアンプ２１４まで、さらにセンスアンプ２１４経由でビットラインＢＬ及び相補ビットラインＢＬ＃までの経路を含む。
グローバル読み取りおよび書き込みユニット２２１を有する読み取りおよび書き込み変換回路の場合、読み取りデータ経路は、ビットラインＢＬ及び相補ビットラインＢＬ＃からセンスアンプ２１４経由でローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃まで、さらにローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃経由でローカル読み取りおよび書き込みユニット２１１までの経路、さらにローカル読み取りおよび書き込みユニット２１１経由でグローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃までの経路、及びグローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃経由でグローバル読み取りおよび書き込みユニット２２１までの経路を含む。
図２及び図３を参照すれば、本実施例において、ローカル読み取りおよび書き込みユニット２１１は、ローカル読み取りおよび書き込み制御信号中のローカル読み取り制御信号に応答して、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃のデータを、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃に伝送するためのローカル読み取り変換回路２１１１を備える。
制御モジュール２０２は、ローカル読み取り制御信号を出力し、且つ制御モジュール２０２は、読み取りおよび書き込み速度設定信号に応答して可変なローカル読み取り制御信号を出力して、ローカル読み取り変換回路２１１１の読み取り速度を調整し、さらに、読み取りおよび書き込み変換モジュール２０１のローカル読み取り動作の速度を可変にする。
ローカル読み取りおよび書き込みユニット２１１は、ローカル読み取りおよび書き込み制御信号中のローカル書き込み制御信号に応答して、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃のデータを、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃に伝送するためのローカル書き込み変換回路２１１２をさらに備える。
制御モジュール２０２は、ローカル書き込み制御信号を出力し、且つ制御モジュール２０２は、読み取りおよび書き込み速度設定信号に応答して可変なローカル書き込み制御信号を出力して、ローカル書き込み変換回路２１１２の書き込み速度を調整し、さらに、読み取りおよび書き込み変換モジュール２０１のローカル書き込み動作の速度を可変にする。
ローカル読み取りおよび書き込みユニット２１１は、ローカルデータラインＬｄａｔとローカル相補データラインＬｄａｔ＃の間に接続され、ローカルデータラインＬｄａｔのデータ及びローカル相補データラインＬｄａｔ＃のデータを増幅するためのローカルアンプ２１１３をさらに備える。
制御モジュール２０２は、可変なローカル読み取り制御信号又はローカル書き込み制御信号を出力して、ローカルアンプ２１１３の増幅速度を可変にし、それにより、一定の程度以上、読み取りおよび書き込み変換モジュール２０１のローカル読み取り動作及びローカル書き込み動作の速度を変化させることも可能になる。
ローカルアンプ２１１３は、ローカルデータラインＬｄａｔ信号を増幅する回路及びローカル相補データラインＬｄａｔ＃信号を増幅する回路を構成し、ローカルデータラインＬｄａｔのレベルとローカル相補データラインＬｄａｔ＃のレベルをより高速に判別することに寄与し、それにより、データ信号の伝送速度を高め、データ読み取りおよび書き込み速度を改善する。さらに、ローカルデータラインＬｄａｔのデータ信号及びローカル相補データラインＬｄａｔ＃のデータ信号が増幅されるため、メモリ内のセンスアンプの駆動能力に対するローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃の要求が低下することから、センスアンプの面積が漸次減少されても、該センスアンプはローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃に対して依然として十分な駆動能力を持っており、それにより、デバイスの小型化の発展傾向が満たされるとともに、該読み取りおよび書き込み変換回路の良好な電気的性能が確保され、さらに該読み取りおよび書き込み変換回路を備えるメモリの記憶性能が向上する。
グローバル読み取りおよび書き込みユニット２２１は、センスアンプ２２１１、プリチャージユニット２２１２及び書き駆動ユニット２２１３を備える。センスアンプ２２１１は、グローバルデータラインＧｄａｔのデータ信号及びグローバル相補データラインＧｄａｔ＃のデータ信号を増幅でき、プリチャージユニット２２１２は、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃をプリチャージできる。
制御モジュール２０２は、可変なグローバル読み取り制御信号を出力し、それにより、グローバル読み取りおよび書き込みユニット２２１のグローバル読み取り動作の速度又はグローバル書き込み動作の速度を調整し、例えばセンスアンプ２２１１の増幅速度、プリチャージユニット２２１２のプリチャージ速度及び書き駆動ユニット２２１３の駆動速度を調整し、それにより、読み取りおよび書き込み変換モジュール２０１のグローバル読み取りおよび書き込み動作の速度を変化させる目的を実現する。
本実施例において、図２に示すように、読み取りおよび書き込み変換回路は、ローカルデータラインＬｄａｔとローカル相補データラインＬｄａｔ＃の間に接続され、プリチャージ制御信号に応答して、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃をプリチャージするためのプリチャージ回路２０４をさらに備えてもよい。
図４は、本実施例で提供される読み取りおよび書き込み変換回路の書き込み動作中の高速書き動作及び低速書き動作に対応する読み取りおよび書き込み制御信号のシーケンス図である。図５は、本実施例で提供される読み取りおよび書き込み変換回路の読み取り動作中の高速読み動作及び低速読み動作に対応する読み取りおよび書き込み制御信号のシーケンス図である。図４及び図５は、ビットライン／相補ビットライン信号（ＢＬ／ＢＬ＃）、グローバルデータライン／グローバル相補データライン信号（Ｇｄａｔ／Ｇｄａｔ＃）、ローカルデータライン／ローカル相補データライン信号（Ｌｄａｔ／Ｌｄａｔ＃）も示す。高速及び低速は相対的なものであることが理解される。
図４を参照すれば、書き込み動作時、読み取りおよび書き込み制御信号は、グローバル書き制御信号、列選択信号ＣＳＬ、ローカル書き信号Ｗｒ及びローカルアンプイネーブルを含む。低速書き動作時、ローカルアンプイネーブルのレベルは０としてもよいため、低速書き動作は、それに応じてローカルアンプイネーブルのシーケンス図が示されていないことが理解される。
図４から容易に分かるように、高速書き動作から低速書き動作に変化する時、読み取りおよび書き込み制御信号の速度が遅くなり、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃のデータ伝送速度が遅くなり、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃のデータ伝送速度が遅くなる。低速書き動作から高速書き動作に変化する時、読み取りおよび書き込み制御信号の速度が速くなり、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃のデータ伝送速度が速くなり、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃のデータ伝送速度が速くなる。
さらに、図４は、単一のクロック周期内の各読み取りおよび書き込み制御信号のシーケンス図のみを示し、クロック周期全体から見れば、低速書き動作が高速書き動作に変化すると、読み取りおよび書き込み制御信号中の書き制御信号の速度がそれに応じて速くなり、高速書き動作が低速書き動作に変化すると、読み取りおよび書き込み制御信号中の書き制御信号の速度がそれに応じて遅くなる。
図５を参照すれば、読み取り動作時、読み取りおよび書き込み制御信号は、列選択信号ＣＳＬ、ローカル読み信号Ｒｄ、グローバルアンプイネーブル、グローバルプリチャージ信号、及びローカルアンプイネーブルを含む。低速読み動作時、ローカルアンプイネーブルのレベルは０としてもよいため、低速読み動作は、それに応じてローカルアンプイネーブルのシーケンス図が示されていないことが理解される。図５から容易に分かるように、高速読み動作から低速読み動作に変化する時、読み取りおよび書き込み制御信号の速度が遅くなり、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃のデータ伝送速度が遅くなり、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃のデータ伝送速度が遅くなり、低速読み動作から高速読み動作に変化する時、読み取りおよび書き込み制御信号の速度が速くなり、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃のデータ伝送速度が速くなり、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃のデータ伝送速度が速くなる。
図５は、単一のクロック周期内の各読み取りおよび書き込み制御信号のシーケンス図のみを示し、クロック周期全体から見れば、低速読み動作が高速読み動作に変化すると、読み取りおよび書き込み制御信号中の読み制御信号の速度がそれに応じて速くなり、高速読み動作が低速読み動作に変化すると、読み取りおよび書き込み制御信号中の読み制御信号の速度がそれに応じて遅くなる。
説明すべきことは、図４及び図５に読み取りおよび書き込み動作速度に影響を与えるいくつかの一般的な読み取りおよび書き込み制御信号のみが示され、実際の回路において、回路設計によって、読み取りおよび書き込み動作速度に影響を与える他の読み取りおよび書き込み制御信号も存在し得る点である。
以下、図面を参照しながら本実施例で提供される読み取りおよび書き込み変換回路におけるローカル読み取りおよび書き込みユニットの回路構造を具体的に説明する。
図６は、本実施例で提供される読み取りおよび書き込み変換回路におけるローカル読み取りおよび書き込みユニットの回路構成図である。図７は、本実施例で提供される読み取りおよび書き込み変換回路におけるローカル読み取りおよび書き込みユニットの別の回路構成図である。
図６を参照すれば、グローバルデータラインＧｄａｔはシングル伝送方式のものであり、即ち、読み取りおよび書き込み変換回路はグローバル相補データラインを備えない。ローカル読み取りおよび書き込みユニット２１１は、ローカル読み取りおよび書き込み制御信号中のローカル読み取り制御信号に応答して、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃のデータをグローバルデータラインＧｄａｔに伝送するためのローカル読み取り変換回路２１１１を備える。
本実施例において、ローカル読み取り変換回路２１１１は、第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４を備え、第３ＮＭＯＳトランジスタＭＮ３のドレインがグローバルデータラインＧｄａｔに接続され、第３ＮＭＯＳトランジスタＭＮ３のゲートがローカル相補データラインＬｄａｔ＃に接続され、第３ＮＭＯＳトランジスタＭＮ３のソースが第４ＮＭＯＳトランジスタＭＮ４のドレインに接続され、第４ＮＭＯＳトランジスタＭＮ４のゲートがローカル読み取り制御信号中のローカル読み信号Ｒｄを受信し、ソースが接地される。
ローカル読み取り変換回路２１１１は、例えば、第４ＮＭＯＳトランジスタのゲートがローカル相補データラインに接続され、第３ＮＭＯＳトランジスタのゲートがローカル読み信号を受信するもののような、他の適切な変形回路であってもよいことが理解される。
別の例において、図７に示すように、グローバルデータラインＧｄａｔは、デュアル伝送方式のものであってもよく、即ち、読み取りおよび書き込み変換回路は、グローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃を備え、且つ読み取り動作の間、グローバル相補データラインＧｄａｔとグローバルデータラインＧｄａｔ＃のデータ信号位相が逆であり、それに応じて、ローカル読み取り変換回路２１１１は、上記の第３ＮＭＯＳトランジスタＭＮ３及び第４ＮＭＯＳトランジスタＭＮ４を備える以外、第８ＮＭＯＳトランジスタＭＮ８及び第９ＮＭＯＳトランジスタＭＮ９も備える。第８ＮＭＯＳトランジスタＭＮ８のドレインがグローバル相補データラインＧｄａｔ＃に接続され、第８ＮＭＯＳトランジスタＭＮ８のゲートがローカルデータラインＬｄａｔに接続され、第８ＮＭＯＳトランジスタＭＮ８のソースが第９ＮＭＯＳトランジスタＭＮ９のドレインに接続され、第９ＮＭＯＳトランジスタＭＮ９のゲートがローカル読み信号Ｒｄを受信し、ソースが接地される。
前記ローカル読み取りおよび書き込みユニット２１１は、ローカル読み取りおよび書き込み制御信号中のローカル書き込み制御信号に応答して、グローバルデータラインＧｄａｔのデータをローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃に伝送するためのローカル書き込み変換回路２１１２を備える。
本実施例において、ローカル書き込み変換回路２１１２は、第５ＮＭＯＳトランジスタＭＮ５、第６ＮＭＯＳトランジスタＭＮ６及び第７ＮＭＯＳトランジスタＭＮ７を備え、第５ＮＭＯＳトランジスタＭＮ５のドレインがローカル相補データラインＬｄａｔ＃に接続され、第５ＮＭＯＳトランジスタＭＮ５のゲートが第７ＮＭＯＳトランジスタＭＮ７のソースに接続され、第５ＮＭＯＳトランジスタＭＮ５のソースが第６ＮＭＯＳトランジスタＭＮ６のドレインに接続され、第６ＮＭＯＳトランジスタＭＮ６のゲートがローカル書き込み制御信号中のローカル書き信号Ｗｒを受信し、ソースが接地され、第７ＮＭＯＳトランジスタＭＮ７のドレインがローカルデータラインＬｄａｔに接続され、ゲートがローカル書き信号Ｗｒを受信する。
別の例において、図７に示すように、読み取りおよび書き込み変換回路２１１は、グローバル相補データラインＧｄａｔ＃をさらに備え、且つ読み取り動作の間、グローバル相補データラインＧｄａｔ＃とグローバルデータラインＧｄａｔのデータ信号位相が逆である。ローカル書き込み変換回路２１１２は、上記の第５ＮＭＯＳトランジスタＭＮ５、第６ＮＭＯＳトランジスタＭＮ６及び第７ＮＭＯＳトランジスタＭＮ７を備える以外、第１０ＮＭＯＳトランジスタＭＮ１０、第１１ＮＭＯＳトランジスタＭＮ１１及び第１２ＮＭＯＳトランジスタＭＮ１２も備え、第１０ＮＭＯＳトランジスタＭＮ１０のドレインがローカルデータラインＬｄａｔに接続され、第１０ＮＭＯＳトランジスタＭＮ１０のゲートが第１２ＮＭＯＳトランジスタＭＮ１２のソースに接続され且つグローバル相補データラインＧｄａｔ＃に接続され、第１０ＮＭＯＳトランジスタＭＮ１０のソースが前記第１１ＮＭＯＳトランジスタＭＮ１１のドレインに接続され、第１１ＮＭＯＳトランジスタＭＮ１１のゲートがローカル書き信号Ｗｒを受信し、ソースが接地され、第１２ＮＭＯＳトランジスタＭＮ１２のドレインがローカル相補データラインＬｄａｔ＃に接続され、ゲートがローカル書き信号Ｗｒを受信する。
ローカルアンプ２１１３は、第１入力端がローカルデータラインＬｄａｔに電気的に接続され、第１出力端ｏｕｔ１がローカル相補データラインＬｄａｔ＃に電気的に接続される第１位相反転器２１と、第２入力端ｉｎ２が第１位相反転器２１の第２出力端ｏｕｔ２及びローカル相補データラインＬｄａｔ＃に電気的に接続され、第２出力端ｏｕｔ２が第１位相反転器２１の第１入力端ｉｎ１及びローカルデータラインＬｄａｔに電気的に接続される第２位相反転器２２と、を備える。
具体的には、第１位相反転器２１は、第１ＰＭＯＳトランジスタＭＰ１及び第１ＮＭＯＳトランジスタＭＮ１を備え、第１ＰＭＯＳトランジスタＭＰ１のゲートと第１ＮＭＯＳトランジスタＭＮ１のゲートが電気的に接続され且つ第１位相反転器の第１入力端ｉｎ１となり、第１ＰＭＯＳトランジスタＭＰ１のソースが作動電源ＶＤＤに接続され、第１ＰＭＯＳトランジスタＭＰ１のドレインと第１ＮＭＯＳトランジスタＭＮ１のドレインが接続され且つ第１位相反転器２１の第１出力端ｏｕｔ１となる。
第２位相反転器２２は、第０ＰＭＯＳトランジスタＭＰ０及び第０ＮＭＯＳトランジスタＭＮ０を備え、第０ＰＭＯＳトランジスタＭＰ０のゲートと第０ＮＭＯＳトランジスタＭＮ０のゲートが接続され且つ第２位相反転器２２の第２入力端ｉｎ２となり、第０ＰＭＯＳトランジスタＭＰ０のソースが作動電源ＶＤＤに接続され、第０ＰＭＯＳトランジスタＭＰ０のドレインと第０ＮＭＯＳトランジスタＭＮ０のドレインが接続され且つ第２位相反転器２２の第２出力端ｏｕｔ２となる。
第１ＰＭＯＳトランジスタＭＰ１、第１ＮＭＯＳトランジスタＭＮ１、第０ＰＭＯＳトランジスタＭＰ０及び第０ＮＭＯＳトランジスタＭＮ０はローカルアンプ２１１３を構成する。
さらに、ローカルアンプ２１１３は、イネーブルＮＭＯＳトランジスタｍｎをさらに備え、第１位相反転器２１及び第２位相反転器２２がさらに、イネーブルＮＭＯＳトランジスタｍｎのドレインに接続され、且つイネーブルＮＭＯＳトランジスタｍｎのドレインが接地され、ゲートがローカルイネーブル信号Ｅｎを受信する。具体的には、第１ＮＭＯＳトランジスタＭＮ１のソース及び第０ＮＭＯＳトランジスタＭＮ０のソースが第６ＮＭＯＳトランジスタＭＮ６のドレインに接続される。別のいくつかの実施例において、第１ＮＭＯＳトランジスタＭＮ１のソースが接地され、第０ＮＭＯＳトランジスタＭＮ０のソースが接地される。
ローカルアンプ２１１３の設定により、データがビットラインＢＬからローカルデータラインＬｄａｔに伝送される伝送速度が高められ、データが相補ビットラインＢＬ＃からローカル相補データラインＬｄａｔ＃に伝送される伝送速度が高められ、センスアンプに対するメモリの駆動要求が低下する。具体的には、ビットラインＢＬのデータが高レベルで、相補ビットラインＢＬ＃のデータが低レベルであることを例にし、第１位相反転器２１の第１入力端ｉｎ１が第２位相反転器２２の第２出力端ｏｕｔ２に接続され、第１位相反転器２１の第１出力端ｏｕｔ１が第２位相反転器２２の第２入力端ｉｎ２に接続され、ビットラインＢＬ及び相補ビットラインＢＬ＃からローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃への伝送の間、ローカルアンプ２１１３の設定によって、より低い電圧を有するローカル相補データラインＬｄａｔ＃がより速く「０」に下げられるか、又はより高い電圧を有するローカルデータラインＬｄａｔがより速く「１」に上げられる。したがって、ローカルデータラインＬｄａｔが上げられる速度が高められ、ローカル相補データラインＬｄａｔ＃が下げられる速度も高められるため、センスアンプに対するローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃の駆動上の要求が低下する。
さらに、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃がより速く高レベル又は低レベルに到達可能であるため、ローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃からグローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃への伝送がより早く完了可能になり、これにより、データを読み出す時、データがローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃からグローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃に伝送される速度が高められる。
それに応じて、書き込みの間、ローカルアンプ２１１３はローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃を増幅する役割も果たし、データがグローバルデータラインＧｄａｔ及びグローバル相補データラインＧｄａｔ＃からローカルデータラインＬｄａｔ及びローカル相補データラインＬｄａｔ＃に伝送される速度を高めることができる。
本実施例において、プリチャージ回路２０４は、第３ＰＭＯＳトランジスタＭＰ３、第４ＰＭＯＳトランジスタＭＰ４及び第５ＰＭＯＳトランジスタＭＰ５を備え、第３ＰＭＯＳトランジスタＭＰ３のゲート、第４ＰＭＯＳトランジスタＭＰ４のゲート及び第５ＰＭＯＳトランジスタＭＰ５のゲートがプリチャージ制御信号Ｅｑを受信し、第３ＰＭＯＳトランジスタＭＰ３のソース及び第４ＰＭＯＳトランジスタＭＰ４のソースが作動電源ＶＤＤに接続され、第３ＰＭＯＳトランジスタＭＰ３のドレインがローカルデータラインＬｄａｔに電気的に接続され、第４ＰＭＯＳトランジスタＭＰ４のドレインがローカル相補データラインＬｄａｔ＃に電気的に接続され、第５ＰＭＯＳトランジスタＭＮ５がプリチャージ制御信号Ｅｑに応答してローカルデータラインＬｄａｔとローカル相補データラインＬｄａｔ＃を電気的に接続する。制御モジュール２０２は読み取りおよび書き込み速度設定信号に応答して読み取りおよび書き込み制御信号を出力し、ローカル読み取り変換回路２１１１のデータ読み取り速度又はローカル書き込み変換回路２１１２のデータ書き込み速度等を変化させ、さらに読み取りおよび書き込み変換回路の読み取りおよび書き込み動作の速度を調整する。
本実施例で提供される読み取りおよび書き込み変換回路は、ローカル読み取りおよび書き込み動作の速度を調整できるだけでなく、グローバル読み取りおよび書き込み動作の速度も調整でき、それにより、読み取りおよび書き込み変換回路の読み取りおよび書き込み動作速度を調整する利便性がさらに向上する。
それに応じて、本願の実施例は、上記の読み取りおよび書き込み変換回路を備えるメモリを提供する。
該メモリはＤＲＡＭ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：スタティックランダムアクセスメモリ）、ＭＲＡＭ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：磁気抵抗ランダムアクセスメモリ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ：強誘電体ランダムアクセスメモリ）、ＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ：相変化ランダムアクセスメモリ）、ＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリ等のメモリであってもよい。上記の分析から分かるように、本実施例で提供されるメモリはデータ伝送速度が可変であるという優位性を有し、且つセンスアンプの駆動能力に対する要求が低く、デバイス小型化の発展傾向を満たすことに寄与する。
上記の各実施形態が本願を実現する具体的な実施例であり、実際の応用で、本願の趣旨と範囲から逸脱することなく形式や細部に各種の変化を実施できることが当業者に理解される。当業者であれば、本願の趣旨と範囲から逸脱することなく、各種の変更や修正を実施できるので、本願の保護範囲は請求項によって規定される範囲に準ずるべきである。

Claims (20)

  1. 読み取りおよび書き込み制御信号に応答して、読み取りおよび書き込み動作を実行する、読み取りおよび書き込み変換モジュールと、
    読み取りおよび書き込み速度設定信号に応答して、可変な前記読み取りおよび書き込み制御信号を出力して、前記読み取りおよび書き込み変換モジュールの読み取りおよび書き込み動作の速度を可変に制御する制御モジュールと、を備えることを特徴とする、読み取りおよび書き込み変換回路。
  2. 前記制御モジュールに接続され、前記制御モジュールに前記読み取りおよび書き込み速度設定信号を出力する速度設定モジュールをさらに備えることを特徴とする
    請求項１に記載の読み取りおよび書き込み変換回路。
  3. 前記読み取りおよび書き込み制御信号は、読み取り制御信号及び書き込み制御信号を含み、前記読み取りおよび書き込み変換モジュールは、前記読み取り制御信号に応答して読み取り動作を実行し、前記書き込み制御信号に応答して書き込み動作を実行するものであり、
    前記速度設定モジュールは、前記制御モジュールが前記読み取り速度設定信号に応答して可変な前記読み取り制御信号を出力して、前記読み取り動作の速度を可変に制御するように、前記制御モジュールに前記読み取りおよび書き込み速度設定信号中の読み取り速度設定信号を出力する読み取り速度設定ユニットと、
    前記制御モジュールが前記読み取り速度設定信号に応答して可変な書き込み制御信号を出力して、前記書き込み動作の速度を可変に制御するように、前記制御モジュールに前記読み取りおよび書き込み速度設定信号中の書き込み速度設定信号を出力する書き込み速度設定ユニットと、を備えることを特徴とする
    請求項２に記載の読み取りおよび書き込み変換回路。
  4. ローカルデータライン、ローカル相補データライン及びグローバルデータラインをさらに備え、前記読み取りおよび書き込み動作の間、前記ローカルデータライン及び前記ローカル相補データラインが、前記グローバルデータラインとデータ伝送を実行し、且つ前記ローカルデータラインと前記ローカル相補データラインのデータ信号位相は逆であることを特徴とする
    請求項１に記載の読み取りおよび書き込み変換回路。
  5. 前記読み取りおよび書き込み変換モジュールは、前記読み取りおよび書き込み制御信号中のローカル読み取りおよび書き込み制御信号に応答してローカル読み取りおよび書き込み動作を実行するためのローカル読み取りおよび書き込みユニットを備え、前記制御モジュールは、前記読み取りおよび書き込み速度設定信号中のローカル読み取りおよび書き込み速度設定信号に応答して、可変な前記ローカル読み取りおよび書き込み制御信号を出力して、前記ローカル読み取りおよび書き込みユニットのローカル読み取りおよび書き込み動作の速度を可変に制御するローカル制御ユニットを備えることを特徴とする
    請求項４に記載の読み取りおよび書き込み変換回路。
  6. 前記読み取りおよび書き込み変換回路は、前記ローカル制御ユニットに接続され、前記ローカル制御ユニットに前記ローカル読み取りおよび書き込み速度設定信号を出力するローカル速度設定モジュールをさらに備えることを特徴とする
    請求項５に記載の読み取りおよび書き込み変換回路。
  7. 前記読み取りおよび書き込み変換回路は、前記ローカルデータライン及び前記ローカル相補データラインを介して前記ローカル読み取りおよび書き込みユニットに接続され、ビットラインの電圧を検知するためのセンスアンプをさらに備えることを特徴とする
    請求項５に記載の読み取りおよび書き込み変換回路。
  8. 同一の前記ローカル読み取りおよび書き込みユニットは、前記ローカルデータライン及び前記ローカル相補データラインを介して、複数の前記センスアンプに接続されることを特徴とする
    請求項７に記載の読み取りおよび書き込み変換回路。
  9. 書き込みデータ経路は、前記ローカル読み取りおよび書き込みユニットから、前記ローカルデータライン及び前記ローカル相補データライン経由で前記センスアンプまで、さらに前記センスアンプ経由で前記ビットラインまでの経路を含み、読み取りデータ経路は、前記ビットラインから、前記センスアンプ経由で前記ローカルデータライン及び前記ローカル相補データラインまで、さらに前記ローカルデータライン及び前記ローカル相補データライン経由で前記ローカル読み取りおよび書き込みユニットまでの経路を含むことを特徴とする
    請求項７に記載の読み取りおよび書き込み変換回路。
  10. 前記読み取りおよび書き込み変換モジュールは、前記読み取りおよび書き込み制御信号中のグローバル読み取りおよび書き込み制御信号に応答してグローバル読み取りおよび書き込み動作を実行するためのグローバル読み取りおよび書き込みユニットを備え、前記制御モジュールは、前記読み取りおよび書き込み速度設定信号中のグローバル読み取りおよび書き込み速度設定信号に応答して、可変な前記グローバル読み取りおよび書き込み制御信号を出力して、前記グローバル読み取りおよび書き込みユニットのグローバル読み取りおよび書き込み動作の速度を可変に制御するグローバル制御ユニットを備えることを特徴とする
    請求項４に記載の読み取りおよび書き込み変換回路。
  11. 前記読み取りおよび書き込み変換回路は、前記グローバル制御ユニットに接続され、前記グローバル制御ユニットに前記グローバル読み取りおよび書き込み速度設定信号を出力するグローバル速度設定モジュールをさらに備えることを特徴とする
    請求項１０に記載の読み取りおよび書き込み変換回路。
  12. 前記ローカル読み取りおよび書き込みユニットは、前記ローカルデータラインと前記ローカル相補データラインの間に接続され、前記ローカルデータラインのデータ及び前記ローカル相補データラインのデータを増幅するためのローカルアンプを備えることを特徴とする
    請求項５に記載の読み取りおよび書き込み変換回路。
  13. 前記ローカルアンプは、第１入力端が前記ローカルデータラインに電気的に接続され、第１出力端が前記ローカル相補データラインに電気的に接続される第１位相反転器と、第２入力端が前記第１位相反転器の第１出力端及び前記ローカル相補データラインに電気的に接続され、第２出力端が前記第１位相反転器の第１入力端及び前記ローカルデータラインに電気的に接続される第２位相反転器と、を備えることを特徴とする
    請求項１２に記載の読み取りおよび書き込み変換回路。
  14. 前記第１位相反転器は、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを備え、前記第１ＰＭＯＳトランジスタのゲートと前記第１ＮＭＯＳトランジスタのゲートが接続され且つ前記第１位相反転器の第１入力端として使用され、前記第１ＰＭＯＳトランジスタのソースが作動電源に接続され、前記第１ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインが接続され且つ前記第１位相反転器の第１出力端として使用され、前記第２位相反転器は、第０ＰＭＯＳトランジスタ及び第０ＮＭＯＳトランジスタを備え、前記第０ＰＭＯＳトランジスタのゲートと前記第０ＮＭＯＳトランジスタのゲートが接続され且つ前記第２位相反転器の第２入力端として使用され、前記第０ＰＭＯＳトランジスタのソースが作動電源に接続され、前記第０ＰＭＯＳトランジスタのドレインと前記第０ＮＭＯＳトランジスタのドレインが接続され且つ前記第２位相反転器の第２出力端として使用されることを特徴とする
    請求項１３に記載の読み取りおよび書き込み変換回路。
  15. 前記ローカル読み取りおよび書き込みユニットは、前記ローカル読み取りおよび書き込み制御信号中のローカル読み取り制御信号に応答して、前記ローカルデータライン及び前記ローカル相補データラインのデータを前記グローバルデータラインに伝送するためのローカル読み取り変換回路を備え、
    前記ローカル読み取り変換回路は、第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを備え、前記第３ＮＭＯＳトランジスタのドレインが前記グローバルデータラインに接続され、前記第３ＮＭＯＳトランジスタのゲートが前記ローカル相補データラインに接続され、前記第３ＮＭＯＳトランジスタのソースが前記第４ＮＭＯＳトランジスタのドレインに接続され、前記第４ＮＭＯＳトランジスタのゲートが前記ローカル読み取り制御信号中のローカル読み信号を受信し、ソースが接地されることを特徴とする
    請求項５に記載の読み取りおよび書き込み変換回路。
  16. 前記読み取りおよび書き込み変換回路は、グローバル相補データラインをさらに備え、且つ前記読み取り動作の間、前記グローバル相補データラインと前記グローバルデータラインのデータ信号位相は逆であり、前記ローカル読み取り変換回路は、第８ＮＭＯＳトランジスタ及び第９ＮＭＯＳトランジスタをさらに備え、前記第８ＮＭＯＳトランジスタのドレインが前記グローバル相補データラインに接続され、前記第８ＮＭＯＳトランジスタのゲートが前記ローカルデータラインに接続され、前記第８ＮＭＯＳトランジスタのソースが前記第９ＮＭＯＳトランジスタのドレインに接続され、前記第９ＮＭＯＳトランジスタのゲートが前記ローカル読み信号を受信し、ソースが接地されることを特徴とする
    請求項１５に記載の読み取りおよび書き込み変換回路。
  17. 前記ローカル読み取りおよび書き込みユニットは、前記ローカル読み取りおよび書き込み制御信号中のローカル書き込み制御信号に応答して、前記グローバルデータラインのデータを前記ローカルデータライン及び前記ローカル相補データラインに伝送するためのローカル書き込み変換回路を備え、
    前記ローカル書き込み変換回路は、第５ＮＭＯＳトランジスタ、第６ＮＭＯＳトランジスタ及び第７ＮＭＯＳトランジスタを備え、前記第５ＮＭＯＳトランジスタのドレインが前記ローカル相補データラインに接続され、前記第５ＮＭＯＳトランジスタのゲートが前記第７ＮＭＯＳトランジスタのソースに接続され、前記第５ＮＭＯＳトランジスタのソースが前記第６ＮＭＯＳトランジスタのドレインに接続され、前記第６ＮＭＯＳトランジスタのゲートが前記ローカル書き込み制御信号中のローカル書き信号を受信し、ソースが接地され、前記第７ＮＭＯＳトランジスタのドレインが前記ローカルデータラインに接続され、ゲートが前記ローカル書き信号を受信することを特徴とする
    請求項５に記載の読み取りおよび書き込み変換回路。
  18. 前記読み取りおよび書き込み変換回路は、グローバル相補データラインをさらに含み、且つ前記読み取りおよび書き込み動作の間、前記グローバル相補データラインと前記グローバルデータラインのデータ信号位相は逆であり、前記ローカル書き込み変換回路は、第１０ＮＭＯＳトランジスタ、第１１ＮＭＯＳトランジスタ及び第１２ＮＭＯＳトランジスタをさらに備え、前記第１０ＮＭＯＳトランジスタのドレインが前記ローカルデータラインに接続され、前記第１０ＮＭＯＳトランジスタのゲートが前記第１２ＮＭＯＳトランジスタのソースに接続され且つ前記グローバル相補データラインに接続され、前記第１０ＮＭＯＳトランジスタのソースが前記第１１ＮＭＯＳトランジスタのドレインに接続され、前記第１１ＮＭＯＳトランジスタのゲートが前記ローカル書き信号を受信し、ソースが接地され、前記第１２ＮＭＯＳトランジスタのドレインが前記ローカル相補データラインに接続され、ゲートが前記ローカル書き信号を受信することを特徴とする
    請求項１７に記載の読み取りおよび書き込み変換回路。
  19. 前記ローカル読み取りおよび書き込みユニットは、前記ローカルデータラインと前記ローカル相補データラインの間に接続され、プリチャージ制御信号に応答して、前記ローカルデータライン及び前記ローカル相補データラインをプリチャージするためのプリチャージ回路をさらに備えることを特徴とする
    請求項５に記載の読み取りおよび書き込み変換回路。
  20. 請求項１～１９のいずれか１項に記載の読み取りおよび書き込み変換回路を備えることを特徴とする、メモリ。
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