CN103077740A - 带补偿电路的电流模式灵敏放大器及使用方法 - Google Patents
带补偿电路的电流模式灵敏放大器及使用方法 Download PDFInfo
- Publication number
- CN103077740A CN103077740A CN2012105801172A CN201210580117A CN103077740A CN 103077740 A CN103077740 A CN 103077740A CN 2012105801172 A CN2012105801172 A CN 2012105801172A CN 201210580117 A CN201210580117 A CN 201210580117A CN 103077740 A CN103077740 A CN 103077740A
- Authority
- CN
- China
- Prior art keywords
- pipe
- pmos pipe
- grid
- pmos
- nmos pipe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dram (AREA)
Abstract
本发明提供一种带补偿电路的电流模式灵敏放大器，其特征在于，包括：局部放大电路，用于探测位线上的电流差信号并将其转换成数据线上的电压差信号，局部放大电路的输入端与储存单元Cell的两条位线分别相连，输出端与两条数据线分别相连；全局放大电路，用于将数据线上电压差信号放大输出，全局放大电路的输入端与两条数据线相连，输出端输出放大的电压差信号；预充电路，用于在待机时将数据线DL和数据线/DL预充到地GND，位于两条数据线DL和数据线/DL之间；补偿电路，用于保持并增大数据线上的电压差信号，位于局部放大电路和两条数据线之间。本发明提供的灵敏放大器，提高了电路的工作速度，同时降低了电路的功耗。
Description
技术领域
本发明涉及集成电路中的放大器技术领域，尤其涉及一种带补偿电路的电流模式灵敏放大器及使用方法。
背景技术
随着工艺的进步，器件尺寸进一步缩小，可以将逻辑电路和存储器同时集成到同一块芯片中，嵌入式存储器及其外围电路将显著影响整个芯片系统的速度和功耗。灵敏放大器是SRAM（Static RandomAccess Memory，静态随机存储器）外围电路的重要组成部分，它的性能优劣对整个SRAM的性能有极大的影响。
在SRAM电路中典型的电压摆幅为100mV，如果把位线上的信号直接加到外部电路上，那么外部电路就会由于无法辨认信号的逻辑值而无法正常工作。灵敏放大器最主要的功能就是放大SRAM中位线上的电压信号。灵敏放大器要将位线上的电压放大至全摆幅并在输出端输出。
由于集成度的提高，SRAM中位线上的负载电容日益增大，这已经成为灵敏放大器性能提高的一个主要限制。图1为本发明背景技术中所述电流模式灵敏放大器的电路图，如图1所示，现有的电流模式灵敏放大器采用局部放大电路和全局放大电路。局部放大电路探测位线上的电流差信号并将其转换为数据线DL和/DL（Digital Line）上电压差信号，全局放大电路将数据线上的电压差信号放大输出。
电流检测并不依赖于大负载位线的充放电，这种电流模式灵敏放大器可以有效的改善灵敏放大器的性能。
由于工艺误差存在，作为全局放大电路的输入，数据线DL和/DL上的电压差必须足够大。但是如果数据线DL上电容太大，在局部放大过程中的电流脉冲不足以让数据线DL和/DL上的电压差达到要求，这样会影响电路的工作速度。同时，在全局放大的过程中，全局放大电路流向数据线DL的电流脉冲将对数据线DL充电，使得数据线DL的电平高于数据线/DL上的电平，图2为本发明背景技术中所述电流模式灵敏放大器的数据线上信号的仿真波形图，仿真波形如图2所示，这样也会影响电路的工作速度，同时带来严重的可靠性问题。
发明内容
本发明提供一种带补偿电路的电流模式灵敏放大器及使用方法，用于解决现有技术的灵敏放大器工作速度较慢，安全可靠性较低的问题。
本发明提供的带补偿电路的电流模式灵敏放大器，包括：
局部放大电路，用于探测位线上的电流差信号并将其转换成数据线上的电压差信号，局部放大电路的输入端与储存单元Cell的两条位线分别相连，输出端与两条数据线分别相连；
全局放大电路，用于将数据线上电压差信号放大输出，全局放大电路的输入端与两条数据线相连，输出端输出放大的电压差信号；
预充电路，用于在待机时将数据线DL和数据线/DL预充到地GND，位于两条数据线DL和数据线/DL之间；
补偿电路，用于保持并增大数据线上的电压差信号，位于局部放大电路和两条数据线之间。
进一步，本发明所述的带补偿电路的电流模式灵敏放大器，所述局部放大电路由PMOS管P3、PMOS管P4、PMOS管P5、PMOS管P6和NMOS管N1、NMOS管N2、NMOS管N7组成，其中，
来自于储存单元Cell的位线BL（Bit Line）连接PMOS管P3的源极，来自于储存单元Cell的位线/BL连接PMOS管P4的源极；PMOS管P3的漏极与PMOS管P5的源极相连，PMOS管P4的漏极与PMOS管P6的源极相连，PMOS管P3与PMOS管P4的栅极和列选信号CS相连；PMOS管P5的漏极与NMOS管N1的源极相连，PMOS管P6的漏极与NMOS管N2的源极相连，NMOS管N1的栅极通过NMOS管N7的源极和漏极与NMOS管N2的栅极相连，NMOS管N7的栅极连接列选信号CS；此外，PMOS管P5的栅极与NMOS管N1的栅极以及PMOS管P6的漏极相连，PMOS管P6的栅极与NMOS管N2的栅极以及PMOS管P5的漏极相连；NMOS管N1的漏极连接数据线DL，NMOS管N2的漏极连接数据线/DL；
进一步，本发明所述的带补偿电路的电流模式灵敏放大器，所述全局放大电路，包括PMOS管P7、PMOS管P8、PMOS管P9，NMOS管N3、NMOS管N4、NMOS管N8和两个反相器（Sign Inverter或者Not Gate）NG1、NG2组成，其中，
数据线DL连接NMOS管N3的漏极，数据线/DL连接NMOS管N4的漏极；NMOS管N3的源极连接PMOS管P7的漏极，NMOS管N4的源极连接PMOS管P8的漏极，PMOS管P7和PMOS管P8的源极连接PMOS管P9的漏极，PMOS管P9的源极连接电源VDD，PMOS管P9的栅极连接全局放大电路控制信号GEN（Globe Enable），PMOS管P7的栅极连接NMOS管N3栅极、PMOS管P8的漏极以及反相器NG2输入端，PMOS管P8的栅极连接NMOS管N4栅极、PMOS管P7的漏极以及反相器NG1输入端，NMOS管N3的栅极通过NMOS管N8的源极和漏极连接NMOS管N4的栅极，NMOS管N8的栅极连接全局放大电路控制信号GEN；反相器NG1输出端输出数据线DL电压Vout，反相器NG2输出端输出数据线/DL电压/Vout，反相器NG1的输出端通过电容CL接地，反相器NG2的输出端通过电容CL接地；
进一步，本发明所述的带补偿电路的电流模式灵敏放大器，所述数据线间的预充电路，包括NMOS管N5、NMOS管N6，其中，
数据线DL连接NMOS管N5的源极，数据线/DL连接NMOS管N6的源极，NMOS管N5和NMOS管N6的漏极接地，NMOS管N5和NMOS管N6的栅极经过预充电信号PRE相连；数据线DL和/DL分别通过电容CDL接地；
进一步，本发明所述的带补偿电路的电流模式灵敏放大器，所述补偿电路，包括：PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13和NMOS管N9、NMOS管N10组成，其中，
数据线DL连接PMOS管P10的漏极，数据线/DL连接PMOS管P12的漏极；PMOS管P10的源极连接PMOS管P11的漏极，PMOS管P11的源极连接电源VDD，PMOS管P11的栅极连接补偿电路控制信号EN，PMOS管P10的栅极与NMOS管N9的栅极相连，NMOS管N9的源极连接PMOS管P10的漏极，NMOS管N9的漏极接地，NMOS管N9的栅极还连接PMOS管P5的漏极和PMOS管P6的栅极；PMOS管P12的源极连接PMOS管P13的漏极，PMOS管P13的源极连接电源VDD，PMOS管P13的栅极连接补偿电路控制信号EN，PMOS管P12的栅极与NMOS管N10的栅极相连，NMOS管N10的源极连接PMOS管P12的漏极，NMOS管N10的漏极接地，NMOS管N10的栅极还连接PMOS管P6的漏极和PMOS管P5的栅极。
进一步，本发明所述的带补偿电路的电流模式灵敏放大器的使用方法，包括：
步骤S1，探测储存单元Cell的两条位线上的电流差信号并将其转换成两条数据线上的电压差信号；
步骤S2，通过补偿电路保持并增大数据线上的所述电压差信号；
步骤S3，将数据线上的所述电压差信号放大后输出。
本发明所述带补偿电路的电流模式灵敏放大器通过加入补偿电路，与现有的电流模式灵敏放大器相比，提高了电路的工作速度，同时降低了电路的功耗。本发明所述的使用方法通过补偿电路保持并增大数据线上的所述电压差信号，提高了输出电压信号的电压差。
附图说明
图1为本发明背景技术中所述电流模式灵敏放大器的电路图；
图2为本发明背景技术中所述电流模式灵敏放大器的数据线上信号的仿真波形图；
图3为本发明实施方式中所述带补偿电路的电流模式灵敏放大器的电路功能图；
图4为本发明实施方式中所述带补偿电路的电流模式灵敏放大器的电路图；
图5为本发明实施方式中所述两种灵敏放大器输出信号的仿真波形图；
图6为本发明实施方式中所述带补偿电路的电流模式灵敏放大器的数据线DL和/DL上电压信号的仿真波形图；
图7为本发明实施方式中所述两种灵敏放大器的数据线/DL上电压信号的仿真波形图。
具体实施方式
为了更好地理解本发明，下面结合附图与具体实施方式对本发明作进一步描述。
图3为本发明实施方式中所述带补偿电路的电流模式灵敏放大器的电路功能图，如图3所示，本发明实施例提供的带补偿电路的电流模式灵敏放大器，包括：
局部放大电路，用于探测位线上的电流差信号并将其转换成数据线上的电压差信号，局部放大电路的输入端与储存单元Cell的两条位线分别相连，输出端与两条数据线分别相连；
全局放大电路，用于将数据线上电压差信号放大输出，全局放大电路的输入端与两条数据线相连，输出端输出放大的电压差信号；
数据线间的预充电路，用于在待机时将数据线DL和数据线/DL预充到地GND，位于两条数据线DL和数据线/DL之间；
补偿电路，用于保持并增大数据线上的电压差信号，位于局部放大电路和两条数据线之间。
图4为本发明实施方式中所述带补偿电路的电流模式灵敏放大器的电路图，如图4所示，进一步，本发明提供的带补偿电路的电流模式灵敏放大器，包括：局部放大电路、全局放大电路、数据线间的预充电路、补偿电路，其中：
局部放大电路，用于探测位线上的电流差信号并将其转换成数据线上电压差信号，由PMOS(Positive MOS)管P3、PMOS管P4、PMOS管P5、PMOS管P6和NMOS（Negative MOS）管N1、NMOS管N2、NMOS管N7组成，来自于储存单元Cell的位线BL连接PMOS管P3的源极，来自于储存单元Cell的另一条位线/BL连接PMOS管P4的源极；PMOS管P3的漏极与PMOS管P5的源极相连，PMOS管P4的漏极与PMOS管P6的源极相连，PMOS管P3与PMOS管P4的栅极和列选信号CS（Colum Select）相连；PMOS管P5的漏极与NMOS管N1的源极相连，PMOS管P6的漏极与NMOS管N2的源极相连，NMOS管N1的栅极通过NMOS管N7的源极和漏极与NMOS管N2的栅极相连，NMOS管N7的栅极连接列选信号CS；此外，PMOS管P5的栅极与NMOS管N1的栅极以及PMOS管P6的漏极相连，PMOS管P6的栅极与NMOS管N2的栅极以及PMOS管P5的漏极相连；NMOS管N1的漏极连接数据线DL（Digital Line），NMOS管N2的漏极连接另一条数据线/DL；
全局放大电路，用于将数据线上电压差信号放大输出，由PMOS管P7、PMOS管P8、PMOS管P9，NMOS管N3、NMOS管N4、NMOS管N8和两个反相器（Sign Inverter或者Not Gate），反相器NG1、反相器NG2组成，数据线DL连接NMOS管N3的漏极，数据线/DL连接NMOS管N4的漏极；NMOS管N3的源极连接PMOS管P7的漏极，NMOS管N4的源极连接PMOS管P8的漏极，PMOS管P7和PMOS管P8的源极连接PMOS管P9的漏极，PMOS管P9的源极连接电源VDD，PMOS管P9的栅极连接全局放大电路控制信号GEN（Globe Enable），PMOS管P7的栅极连接NMOS管N3栅极、PMOS管P8的漏极以及反相器NG2输入端，PMOS管P8的栅极连接NMOS管N4栅极、PMOS管P7的漏极以及反相器NG1输入端，NMOS管N3的栅极通过NMOS管N8的源极和漏极连接NMOS管N4的栅极，NMOS管N8的栅极连接全局放大电路控制信号GEN；反相器NG1输出端输出数据线DL电压Vout，反相器NG2输出端输出数据线/DL电压/Vout，反相器NG1的输出端通过电容CL接地，反相器NG2的输出端通过电容CL接地；
数据线间的预充电路，用于在待机时将数据线DL和数据线/DL预充到地GND，数据线DL连接NMOS管N5的源极，数据线/DL连接NMOS管N6的源极，NMOS管N5和NMOS管N6的漏极接地，NMOS管N5和NMOS管N6的栅极经过预充电信号PRE（Precharge）相连；数据线DL和/DL分别通过电容CDL接地；
补偿电路，用于保持并增大数据线上的电压差信号，由PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13和NMOS管N9、NMOS管N10组成，数据线DL连接PMOS管P10的漏极，数据线/DL连接PMOS管P12的漏极；PMOS管P10的源极连接PMOS管P11的漏极，PMOS管P11的源极连接电源VDD，PMOS管P11的栅极连接补偿电路控制信号EN（Enable），PMOS管P10的栅极与NMOS管N9的栅极相连，NMOS管N9的源极连接PMOS管P10的漏极，NMOS管N9的漏极接地，NMOS管N9的栅极还连接PMOS管P5的漏极和PMOS管P6的栅极；PMOS管P12的源极连接PMOS管P13的漏极，PMOS管P13的源极连接电源VDD，PMOS管P13的栅极连接补偿电路控制信号EN，PMOS管P12的栅极与NMOS管N10的栅极相连，NMOS管N10的源极连接PMOS管P12的漏极，NMOS管N10的漏极接地，NMOS管N10的栅极还连接PMOS管P6的漏极和PMOS管P5的栅极。
本发明实施例所述的带补偿电路的电流模式灵敏放大器的具体工作过程：
待机时，列选信号CS处于高电平，PMOS管P3和PMOS管P4截止，阻断位线BL和位线/BL上的电流，NMOS管N7导通，使得图4中的A点和B点电压值相等；全局放大电路控制信号GEN处于高电平，PMOS管P9截止，降低电路的功耗，NMOS管N8导通，使得图4中的C点和D点电压相等；预充电信号PRE处于高电平，作为预充管的NMOS管N5和NMOS管N6将数据线DL和数据线/DL上的电压预充至地GND，电压为0V；补偿电路控制信号EN处于高电平，PMOS管P11和PMOS管P12截止，降低补偿电路的功耗。
在进行读操作时，假设行选信号RS1（Row Select）信号有效，预充电信号PRE处于低电平，作为预充管的NMOS管N5和NMOS管N6截止，将会有电流从位线/BL流向存储单元Cell，位线/BL上的电平将低于位线BL的电平。此时一个低电平脉冲信号EN，即补偿电路控制信号EN，使得PMOS管P11和PMOS管P12导通，补偿电路可以工作。列选信号CS信号变为低电平，PMOS管P3和PMOS管P4导通，将位线BL和位线/BL上的电流输送到后面的电路。NMOS管N7截止，NMOS管N1、N2和PMOS管P5、P6组成交叉耦合反相器，将位线BL和位线/BL上的电压差锁存放大，当局部放大电路工作完成时，图4中A点的电平被拉高到VDD，B点电平被放电到和数据线/DL一样（接近地GND）。在锁存过程中，会有一个电流脉冲从NMOS管N2流向数据线/DL，因此数据线/DL上的电压会高于数据线DL的电压。而且，由于PMOS管P12导通，将在补偿电路控制信号EN为低电平期间，对数据线/DL进行额外的充电，进一步增大数据线DL和数据线/DL上的电压差，这有助于提高全局放大电路的工作速度。同时，图4中A点为高电平，NMOS管N9导通，可以使得数据线DL上的电平一直保持在地GND附近，减少了数据线DL上负载电容的充放电功耗。在全局放大电路中，当数据线DL和数据线/DL上建立足够的电压差时，全局放大电路控制信号GEN信号变为低电平，PMOS管P9导通，NMOS管N8管截止，NMOS管N3、N4和PMOS管P7、P8组成交叉耦合反相器，将数据线DL和数据线/DL上的电压差锁存放大，图4中D点的电压被拉高到VDD，图4中C点的电压被拉低到和数据线DL一样（接近地GND），C点和D点的电平经过反相器NG1、NG2输出。补偿电路控制信号EN使用低电平脉冲控制，可以保证在全局放大完成后，补偿电路控制信号EN又变为高电平，补偿电路截止，不再对数据线/DL充电，节省功耗。
本发明实施例所述的带补偿电路的电流模式灵敏放大器的仿真结果及分析：
利用HSPICE对上面的电路进行仿真分析，该仿真实验基于65nm工艺，电源电压为1V。该仿真实验采用如图4所示的SRAM电路结构。图4中NG1、NG2表示反相器，电容负载CBL、CDL为10pF，CL为10fF。
图5为本发明实施方式中所述两种灵敏放大器输出信号的仿真波形图，如图5所示，通过比较两种灵敏放大器仿真波形可以看出带补偿电路的电流模式灵敏放大器的工作速度要优于现有的电流模式灵敏放大器。对于交叉耦合反相器的电路结构来说，只有在发生状态转换时才会有直通功耗存在，因此电路工作速度的提高也会使得直通功耗减小。下表1是两种灵敏放大器的性能比较：
| 延迟/ps | 功耗/uW | 延迟功耗积 | |
| 电流模式灵敏放大器 | 125 | 1.4 | 175 |
| 带补偿电路的电流模式灵敏放大器 | 104 | 1.06 | 110.24 |
表1
如表1的仿真结果所示，带补偿电路的电流模式灵敏放大器速度提高了16.8%，功耗降低了24.3%，功耗延迟积降低了37%。
图6为本发明实施方式中所述带补偿电路的电流模式灵敏放大器的数据线DL和/DL上电压信号的仿真波形图，如图6所示，数据线/DL上的电压始终保持高于数据线DL的电压，不会出现如图2所示的数据线DL电压在最后大于数据线/DL电压的情况。图7为本发明实施方式中所述两种灵敏放大器的数据线/DL上电压信号的仿真波形图，如图7所示，带补偿电路的电流模式灵敏放大器的数据线/DL上的电压信号要高于改进前的灵敏放大器，能够对外输出差值更大的电压差。
由以上实施例可以看出，本发明中，带补偿电路的电流模式灵敏放大器探测位线上的电流差作为输入，将电流信号转化为电压信号放大输出，采用补偿电路，可以提高灵敏放大器电路的速度，降低电路功耗。
以上仅为本发明的优选实施例，当然，本发明还可以有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (6)
1.带补偿电路的电流模式灵敏放大器，其特征在于，包括：
局部放大电路，用于探测位线上的电流差信号并将其转换成数据线上的电压差信号，局部放大电路的输入端与储存单元Cell的两条位线分别相连，输出端与两条数据线分别相连；
全局放大电路，用于将数据线上电压差信号放大输出，全局放大电路的输入端与两条数据线相连，输出端输出放大的电压差信号；
预充电路，用于在待机时将数据线DL和数据线/DL预充到地GND，位于两条数据线DL和数据线/DL之间；
补偿电路，用于保持并增大数据线上的电压差信号，位于局部放大电路和两条数据线之间。
2.根据权利要求1所述的带补偿电路的电流模式灵敏放大器，其特征在于，所述局部放大电路由PMOS管P3、PMOS管P4、PMOS管P5、PMOS管P6和NMOS管N1、NMOS管N2、NMOS管N7，其中，
来自于储存单元Cell的位线BL连接PMOS管P3的源极，来自于储存单元Cell的位线/BL连接PMOS管P4的源极；PMOS管P3的漏极与PMOS管P5的源极相连，PMOS管P4的漏极与PMOS管P6的源极相连，PMOS管P3与PMOS管P4的栅极和列选信号CS相连；PMOS管P5的漏极与NMOS管N1的源极相连，PMOS管P6的漏极与NMOS管N2的源极相连，NMOS管N1的栅极通过NMOS管N7的源极和漏极与NMOS管N2的栅极相连，NMOS管N7的栅极连接列选信号CS；此外，PMOS管P5的栅极与NMOS管N1的栅极以及PMOS管P6的漏极相连，PMOS管P6的栅极与NMOS管N2的栅极以及PMOS管P5的漏极相连；NMOS管N1的漏极连接数据线DL，NMOS管N2的漏极连接数据线/DL。
3.根据权利要求2所述的带补偿电路的电流模式灵敏放大器，其特征在于，所述全局放大电路，包括PMOS管P7、PMOS管P8、PMOS管P9，NMOS管N3、NMOS管N4、NMOS管N8和两个反相器NG1、NG2，其中，
数据线DL连接NMOS管N3的漏极，数据线/DL连接NMOS管N4的漏极；NMOS管N3的源极连接PMOS管P7的漏极，NMOS管N4的源极连接PMOS管P8的漏极，PMOS管P7和PMOS管P8的源极连接PMOS管P9的漏极，PMOS管P9的源极连接电源VDD，PMOS管P9的栅极连接全局放大电路控制信号GEN，PMOS管P7的栅极连接NMOS管N3栅极、PMOS管P8的漏极以及反相器NG2输入端，PMOS管P8的栅极连接NMOS管N4栅极、PMOS管P7的漏极以及反相器NG1输入端，NMOS管N3的栅极通过NMOS管N8的源极和漏极连接NMOS管N4的栅极，NMOS管N8的栅极连接全局放大电路控制信号GEN；反相器NG1输出端输出数据线DL的电压Vout，反相器NG2输出端输出数据线/DL的电压/Vout，反相器NG1的输出端通过电容CL接地，反相器NG2的输出端通过电容CL接地。
4.根据权利要求3所述的带补偿电路的电流模式灵敏放大器，其特征在于，所述数据线间的预充电路，包括NMOS管N5、NMOS管N6，其中，
数据线DL连接NMOS管N5的源极，数据线/DL连接NMOS管N6的源极，NMOS管N5和NMOS管N6的漏极接地，NMOS管N5和NMOS管N6的栅极经过预充电信号PRE相连；数据线DL和/DL分别通过电容CDL接地。
5.根据权利要求1至4任一项所述的带补偿电路的电流模式灵敏放大器，其特征在于，所述补偿电路，包括：PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13和NMOS管N9、NMOS管N10组成，其中，
数据线DL连接PMOS管P10的漏极，数据线/DL连接PMOS管P12的漏极；PMOS管P10的源极连接PMOS管P11的漏极，PMOS管P11的源极连接电源VDD，PMOS管P11的栅极连接补偿电路控制信号EN，PMOS管P10的栅极与NMOS管N9的栅极相连，NMOS管N9的源极连接PMOS管P10的漏极，NMOS管N9的漏极接地，NMOS管N9的栅极还连接PMOS管P5的漏极和PMOS管P6的栅极；PMOS管P12的源极连接PMOS管P13的漏极，PMOS管P13的源极连接电源VDD，PMOS管P13的栅极连接补偿电路控制信号EN，PMOS管P12的栅极与NMOS管N10的栅极相连，NMOS管N10的源极连接PMOS管P12的漏极，NMOS管N10的漏极接地，NMOS管N10的栅极还连接PMOS管P6的漏极和PMOS管P5的栅极。
6.根据权利要求5所述的带补偿电路的电流模式灵敏放大器的使用方法，其特征在于，包括：
步骤S1，探测储存单元Cell的两条位线上的电流差信号并将其转换成两条数据线上的电压差信号；
步骤S2，保持并增大数据线上的所述电压差信号；
步骤S3，将数据线上的所述电压差信号放大后输出。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012105801172A CN103077740A (zh) | 2012-12-27 | 2012-12-27 | 带补偿电路的电流模式灵敏放大器及使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012105801172A CN103077740A (zh) | 2012-12-27 | 2012-12-27 | 带补偿电路的电流模式灵敏放大器及使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103077740A true CN103077740A (zh) | 2013-05-01 |
Family
ID=48154243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012105801172A Pending CN103077740A (zh) | 2012-12-27 | 2012-12-27 | 带补偿电路的电流模式灵敏放大器及使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103077740A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2529861A (en) * | 2014-09-04 | 2016-03-09 | Ibm | Current-mode sense amplifier |
| GB2529862A (en) * | 2014-09-04 | 2016-03-09 | Ibm | Current-mode sense amplifier and reference current circuitry |
| WO2021244055A1 (zh) * | 2020-06-05 | 2021-12-09 | 长鑫存储技术有限公司 | 读写转换电路以及存储器 |
| US11783877B2 (en) | 2020-06-05 | 2023-10-10 | Changxin Memory Technologies, Inc. | Read-write conversion circuit and memory |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
| CN1539147A (zh) * | 2001-08-08 | 2004-10-20 | �ʼҷ����ֵ��ӹɷ�����˾ | 包含二极管缓冲器的随机存取存储器设备 |
| CN101740099A (zh) * | 2009-12-08 | 2010-06-16 | 中国科学院声学研究所 | 一种单端位线敏感放大器 |
| CN102394094A (zh) * | 2011-10-09 | 2012-03-28 | 中国科学院微电子研究所 | 一种全电流灵敏放大器 |
-
2012
- 2012-12-27 CN CN2012105801172A patent/CN103077740A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
| CN1539147A (zh) * | 2001-08-08 | 2004-10-20 | �ʼҷ����ֵ��ӹɷ�����˾ | 包含二极管缓冲器的随机存取存储器设备 |
| CN101740099A (zh) * | 2009-12-08 | 2010-06-16 | 中国科学院声学研究所 | 一种单端位线敏感放大器 |
| CN102394094A (zh) * | 2011-10-09 | 2012-03-28 | 中国科学院微电子研究所 | 一种全电流灵敏放大器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2529861A (en) * | 2014-09-04 | 2016-03-09 | Ibm | Current-mode sense amplifier |
| GB2529862A (en) * | 2014-09-04 | 2016-03-09 | Ibm | Current-mode sense amplifier and reference current circuitry |
| WO2021244055A1 (zh) * | 2020-06-05 | 2021-12-09 | 长鑫存储技术有限公司 | 读写转换电路以及存储器 |
| US11783877B2 (en) | 2020-06-05 | 2023-10-10 | Changxin Memory Technologies, Inc. | Read-write conversion circuit and memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102592650B (zh) | 一种高速低功耗自关断位线灵敏放大器 | |
| CN210575115U (zh) | 灵敏放大器 | |
| US9087607B2 (en) | Implementing sense amplifier for sensing local write driver with bootstrap write assist for SRAM arrays | |
| CN104112466A (zh) | 一种应用于mtp存储器的灵敏放大器 | |
| CN102385901B (zh) | 低功耗apd灵敏放大器 | |
| CN103077740A (zh) | 带补偿电路的电流模式灵敏放大器及使用方法 | |
| CN102543146A (zh) | Flash灵敏放大器 | |
| CN105761747B (zh) | 静态随机存储器位线预充电路 | |
| CN101562042B (zh) | 一种适用于随机存储器的灵敏放大器 | |
| CN101635170B (zh) | 电流灵敏放大器 | |
| CN101916583A (zh) | 灵敏放大器以及存储器 | |
| CN202549301U (zh) | 一种高速低功耗自关断位线灵敏放大器 | |
| CN102339643B (zh) | 存储器及其读取电路 | |
| CN112863561B (zh) | 灵敏放大器及其控制方法 | |
| CN102831921A (zh) | Flash灵敏放大器 | |
| CN104036821A (zh) | 一种改进型交叉耦合灵敏放大器 | |
| KR101341734B1 (ko) | 전압 부스팅 기법을 이용한 cmos 차동 로직 회로 | |
| US10522215B2 (en) | Reading circuit and method | |
| CN113395465B (zh) | 存储单元的数据读取方法 | |
| CN102890955B (zh) | 一种用于大规模快闪存储器的灵敏放大器 | |
| CN103578518B (zh) | 灵敏放大器 | |
| US9070422B2 (en) | Apparatus and method for sense amplifying | |
| CN104637531A (zh) | Sram存储模块及其灵敏放大器电路 | |
| CN113270131A (zh) | 一种半电压预充型灵敏放大器 | |
| CN102354520A (zh) | 低功耗读出放大器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130501 |