CN101562042B - 一种适用于随机存储器的灵敏放大器 - Google Patents

Abstract

本发明公开了一种适用于随机存储器的灵敏放大器，包括，放大电路、隔离电路、负载电阻电路、预充电电路和选择电路，其中：所述放大电路用于对位线b1，b1_b上的信号进行放大；所述隔离电路用于在对存储器进行读、写或者刷新操作时，接通隔离线a0，b0和位线b1，b1_b；所述负载电阻电路用于感应电流；所述预充电电路用于对隔离线a0，b0以及位线b1，b1_b进行预充电；所述选择电路用于在进行读或者写操作时，接通隔离线a0，b0和存储器输出端gb1，gb1_b。依照本发明，能够降低灵敏放大器面积，并提高存储器访问速度。

Description

一种适用于随机存储器的灵敏放大器

技术领域

本发明涉及随机存储器的灵敏放大器设计，尤其涉及电流型灵敏放大器的设计。 

背景技术

随着微电子技术的进步，半导体技术已经进入深亚微米和超深亚微米阶段，可以将一个相当复杂的数字系统集成在一块芯片上。在这些复杂的数字系统中，通常都需要大量的各种各样的存储器，尤其是对高速、低功耗、大容量随机存储器的需求越来越多。 

大容量随机存储器电路设计中通常需要重点考虑提高存储器访问速度并降低面积和功耗。随着集成度的提高，每一对位线上连接的存储单元数在增加，使位线加长，位线电容增大，在一定的位线摆幅和驱动电流条件下，将使读操作时位线通过单元放电速度很慢。为了提高读出速度，必须缩短位线放电时间。一个解决办法就是减小位线上的电压摆幅，也就是互补位线上的电压差应尽量小，在正常读操作时通过灵敏放大器对两根互补位线上的小电压差进行放大，将内部摆幅放大到电源电压至地的全幅度。因此，采用灵敏放大器是减少存储器阵列延迟、提高存储器读取速度的重要手段。随机存储器的灵敏放大器一般分电压型和电流型两种。电压灵敏放大器速度慢，受工艺偏差影响大；电流灵敏放大器面积大，控制复杂。 

另外，动态随机存储器的读操作过程是破坏性读出，当字线的高电平到来后，存储单元的MOS管导通，若存储单元的电容中存储有电荷(存储1信号)，电容就要放电，则会使数据线(位线)的电位由高变低，使电容中存储的电荷(存储1信号)丢失。为了保持电容器原记忆内容，应当在读操作之后立刻跟随一次回写操作。 

在动态随机存储器的灵敏放大器的现有技术中，为了完成回写操作，往往需要一个单独的复杂的电路，导致面积比较大。同时受到输出线电容的影响，读写速度比较慢。 

发明内容

本发明所要解决的技术问题是提供一种适用于随机存储器的灵敏放大器，以降低灵敏放大器面积，并提高存储器访问速度。 

为解决上述技术问题，本发明提供技术方案如下： 

一种适用于随机存储器的灵敏放大器，包括，放大电路、隔离电路、负载电阻电路、预充电电路和选择电路，其中： 

所述放大电路通过所述隔离电路与所述负载电阻电路连接，所述隔离电路将位线b1，互补位线b1_b和第一隔离线a0，第二隔离线b0隔开，所述预充电电路和所述选择电路连接在第一隔离线a0，第二隔离线b0之间； 

所述放大电路用于对位线b1，互补位线b1_b上的信号进行放大； 

所述隔离电路用于在对存储器进行读、写或者刷新操作时，接通第一隔离线a0，第二隔离线b0和位线b1，互补位线b1_b； 

所述负载电阻电路用于感应电流； 

所述预充电电路用于对第一隔离线a0，第二隔离线b0以及位线b1，互补位线b1_b进行预充电； 

所述选择电路用于在进行读或者写操作时，接通第一隔离线a0，第二隔离线b0和存储器第一输出端gb1，存储器第二输出端gb1_b。 

与现有技术相比，本发明的有益效果是： 

1、省去了现有技术中的数据回写电路，从而节省了面积； 

2、位线与放大电路的输出被隔离电路隔开，使得对存储器的读写速度加快； 

3、晶体管数量很少，降低了功耗。 

附图说明

图1为本发明的适用于随机存储器的灵敏放大器的原理框图； 

图2为本发明实施例1的灵敏放大器的具体电路图； 

图3为利用图2所示的灵敏放大器的读过程波形图； 

图4为利用图2所示的灵敏放大器的写过程波形图； 

图5为本发明实施例2的灵敏放大器的具体电路图； 

图6为利用图5所示的灵敏放大器的读过程波形图； 

图7为利用图5所示的灵敏放大器的写过程波形图。 

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明进行详细描述。 

参照图1，本发明的适用于随机存储器的灵敏放大器主要包括：放大电路、隔离电路、负载电阻电路、预充电电路和选择电路。所述放大电路通过所述隔离电路与所述负载电阻电路连接，所述隔离电路将位线b1，b1_b和隔离线a0，b0隔开，所述预充电电路和所述选择电路连接在隔离线a0，b0之间。 

所述放大电路用于对位线b1，b1_b上的信号进行放大；所述隔离电路用于在对存储器进行读、写或者刷新操作时，接通隔离线a0，b0和位线b1，b1_b；所述负载电阻电路用于感应电流；所述预充电电路用于对隔离线a0，b0以及位线b1，b1_b进行预充电；所述选择电路用于在进行读或者写操作时，接通隔离线a0，b0和存储器输出端gb1，gb1_b。 

可以看出，在本发明的灵敏放大器中，由于位线b1，b1_b与隔离线a0，b0(即，放大电路的输出)被隔离电路隔开，消除了因为寄生电容(线电容)带来的速度慢的问题；并且，由于在对存储器进行读操作的同时，完成数据回写操作，省去了现有技术中的复杂的数据回写电路，从而减小了放大器的面积，提高了访问速度。 

以下给出所述灵敏放大器的具体电路的两个较佳实施例。 

实施例1 

参照图2，所述灵敏放大器主要包括：PMOS管P1和P2；NMOS管N1和N2；NMOS管N3和N4；PMOS管P3和P4；NMOS管N5和N6。 

其中，P1和P2构成放大电路，N1和N2构成隔离电路，N3和N4构成负载电阻电路，P3和P4构成预充电电路，N5和N6构成选择电路。具体连接如下： 

P1的源极、衬底接电源电压Vdd，P1的栅极接N2的源极，P1的漏极接N1的漏极；P2的源极、衬底接电源电压Vdd，P2的栅极接N1的源极，P2的漏极接N2的漏极；N3的源极、衬底接地电压Vss，N3的栅极接N2的漏极，N3漏极接N1的源极；N4的源极、衬底接地电压Vss，N4的栅极接N1 的漏极，N4的漏极接N2的源极；N1的衬底接地电压Vss，N1的源极接互补位线b1_b，N1的漏极接隔离线b0；N2的衬底接地电压Vss，N2的源极接位线b1，N2的漏极接隔离线a0。 

P3的衬底、源极接电源电压Vdd，P3的漏极接隔离线b0；P4的衬底、源极接电源电压Vdd，P4的漏极接隔离线a0。 

N5的漏极接隔离线b0，N5的源极接存储器输出端gb1_b；N6的漏极接隔离线a0，N6的源极接存储器输出端gb1。 

N1、N2的栅极被提供有隔离控制信号sa，隔离控制信号sa为低电平时，N1、N2断开，隔离控制信号sa为Vdd+Vtn时，N1、N2导通，其中，Vtn为NMOS管的阈值电压。在N1和N2导通时，P1和P2交叉耦合形成正反馈，对位线b1、b1_b上的电平信号放大后输出到隔离线a0、b0。由于在N1和N2导通时，提供的隔离控制信号sa为Vdd+Vtn，因而能够消掉阈值损失。 

N1和N2构成隔离电路将位线b1、b1_b与隔离线a0、b0隔开，消除了因为寄生电容(线电容)带来的速度慢的问题。而且，在对存储器进行读操作时，N1和N2导通，位线b1、b1_b与隔离线a0、b0接通，将全摆幅的电压导通给位线，这就能够同时完成数据回写操作，省去了现有技术中的复杂的数据回写电路，从而减小了放大器的面积。 

N3和N4构成的负载电阻电路，工作在线性区，作为电阻，感应电流。 

P3、P4的栅极被提供有预充电控制信号eq_b，预充电控制信号eq_b为低电平时，P3、P4导通，隔离线a0，b0被预充电到Vdd，位线b1，b1_b回复到低电平，预充电控制信号eq_b为高电平时，P3、P4断开。 

N5、N6的栅极被提供有选通控制信号cs，选通控制信号cs为高电平时，N5、N6导通，选通控制信号cs为低电平时，N5、N6断开。N5、N6导通时，若执行的是读操作，则隔离线a0、b0上的信号输出到存储器输出端gb1，gb1_b；若执行的是写操作，则存储器输出端gb1，gb1_b上的信号被输入到隔离线a0，b0，进而通过位线b1，b1_b写入到存储单元中。 

参照图3，利用图2所示的灵敏放大器的读过程具体如下： 

当预充电控制信号eq_b由低到高，字线WL由高到低，存储单元导通晶体管导通，隔离控制信号sa由0到Vdd+Vtn，产生两支不同的电流，放大电 路放大电流差，通过使选通控制信号cs由低到高，传送a0，b0的信号到存储器输出端gb1，gb1_b，从而读出数据。在读出数据的同时，数据回写到存储单元。然后中断信号cs、sa、WL的供应，并使信号eq_b由高到低，a0，b0预充电到Vdd，b1，b1_b电位回复为零。 

参照图4，利用图2所示的灵敏放大器的写过程具体如下： 

当预充电控制信号eq_b由低到高，字线WL由高到低，存储单元导通晶体管导通，隔离控制信号sa由0到Vdd+Vtn，产生两支不同的电流，放大电路放大电流差，通过使选通控制信号cs由低到高，写入数据到a0，b0，同时传到b1，b1_b，实现数据写入。然后中断信号cs、sa、WL的供应，并使信号eq_b由高到低，a0，b0预充电到Vdd，b1，b1_b电位回复为零。 

利用图2所示的灵敏放大器的刷新过程与上述的读过程类似，具体如下： 

当预充电控制信号eq_b由低到高，字线WL由高到低，存储单元导通晶体管导通，隔离控制信号sa由0到Vdd+Vtn，产生两支不同的电流，放大电流放大电流差，将数据重新写入存储单元，然后中断信号sa、WL的供应，并使信号eq_b由高到低，a0，b0预充电到Vdd，b1，b1_b电位回复为零。 

实施例2 

参照图5，所述灵敏放大器主要包括：PMOS管P7和P8；PMOS管P5和P6；NMOS管N9和N10；NMOS管N7和N8；NMOS管N11和N12。 

其中，P7和P8构成负载电阻电路，P5和P6构成隔离电路，N9和N10构成放大电路，N7和N8构成预充电电路，N11和N12构成选择电路。具体连接如下： 

P7的源极、衬底接电源电压Vdd，P7的栅极接P6的源极，P7的漏极接P5的漏极；P8的源极、衬底接电源电压Vdd，P8的栅极接P5的源极，P8的漏极接P6的漏极；N9的源极、衬底接地电压Vss，N9的栅极接P6的漏极，N9的漏极接P5的源极；N10的源极、衬底接地电压Vss，N10的栅极接P5的漏极，N10的漏极接P6的源极；P5的衬底接电源电压Vdd，P5的漏极接互补位线b1_b，P5的源极接隔离线b0；P6的衬底接电源电压Vdd，P6的漏极接位线b1，P6的源极接隔离线a0； 

N7的衬底、源极接地电压Vss，N7的漏极接隔离线b0；N8的衬底、源 极接地电压Vss，N8的漏极接隔离线a0。 

N11的漏极接隔离线b0，N11的源极接存储器输出端gb1_b；N12的漏极接隔离线a0，N12的源极接存储器输出端gb1。 

P5、P6的栅极被提供有隔离控制信号sa，隔离控制信号sa为Vdd时，P5、P6断开，隔离控制信号sa为-Vtp时，P5、P6导通，其中，Vtp为PMOS管的阈值电压。在P5和P6导通时，N9和N10交叉耦合形成正反馈，对位线b1、b1_b上的电平信号放大后输出到隔离线a0、b0。由于在P5和P6导通时，提供的隔离控制信号sa为-Vtp，因而能够消掉阈值损失。 

P5和P6构成隔离电路将位线b1、b1_b与隔离线a0、b0隔开，消除了因为寄生电容(线电容)带来的速度慢的问题。而且，在对存储器进行读操作时，P5和P6导通，位线b1、b1_b与隔离线a0、b0接通，将全摆幅的电压导通给位线，这就能够同时完成数据回写操作，省去了现有技术中的复杂的数据回写电路，从而减小了放大器的面积。 

P7和P8构成的负载电阻电路，工作在线性区，作为电阻，感应电流。 

N7、N8的栅极被提供有预充电控制信号eq_b，预充电控制信号eq_b为高电平时，N7、N8导通，隔离线a0，b0被预充电到Vss，位线b1，b1_b回复到高电平，预充电控制信号eq_b为低电平时，N7、N8断开。 

N11、N12的栅极被提供有选通控制信号cs，选通控制信号cs为高电平时，N11、N12导通，选通控制信号cs为低电平时，N11、N12断开。N11、N12导通时，若执行的是读操作，则隔离线a0、b0上的信号输出到存储器输出端gb1，gb1_b；若执行的是写操作，则存储器输出端gb1，gb1_b上的信号被输入到隔离线a0，b0，进而通过位线b1，b1_b写入到存储单元中。 

参照图6，利用图5所示的灵敏放大器的读过程具体如下： 

当预充电控制信号eq_b由高到低，字线WL由高到低，存储单元导通晶体管导通，隔离控制信号sa由Vdd到-Vtp，产生两支不同的电流，放大电路放大电流差，通过使选通控制信号cs由低到高，传送a0，b0的信号到存储器输出端gb1，gb1_b，从而读出数据。在读出数据的同时，数据回写到存储单元。然后中断信号cs、sa、WL的供应，并使信号eq_b由低到高，a0，b0预充电到Vss，b1，b1_b电位回复为高电位。 

参照图7，利用图5所示的灵敏放大器的写过程具体如下： 

当预充电控制信号eq_b由高到低，字线WL由高到低，存储单元导通晶体管导通，隔离控制信号sa由Vdd到-Vtp，产生两支不同的电流，放大电路放大电流差，通过使选通控制信号cs由低到高，写入数据到a0，b0，同时传到b1，b1_b，实现数据写入。然后中断信号cs、sa、WL的供应，并使信号eq_b由低到高，a0，b0预充电到Vss，b1，b1_b电位回复为高电位。 

利用图5所示的灵敏放大器的刷新过程与上述的读过程类似，具体如下： 

当预充电控制信号eq_b由高到低，字线WL由高到低，存储单元导通晶体管导通，隔离控制信号sa由Vdd到-Vtp，产生两支不同的电流，放大电流放大电流差，将数据重新写入存储单元，然后中断信号sa、WL的供应，并使信号eq_b由低到高，a0，b0预充电到Vss，b1，b1_b电位回复为高电位。 

最后应当说明的是，以上实施例仅用以说明本发明的技术方案而非限制，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神范围，其均应涵盖在本发明的权利要求范围当中。 

Claims (7)

1.一种适用于随机存储器的灵敏放大器，其特征在于，包括，放大电路、隔离电路、负载电阻电路、预充电电路和选择电路，其中：

所述放大电路通过所述隔离电路与所述负载电阻电路连接，所述隔离电路将位线(b1)，互补位线(b1_b)和第一隔离线(a0)，第二隔离线(b0)隔开，所述预充电电路和所述选择电路连接在第一隔离线(a0)，第二隔离线(b0)之间；

所述放大电路用于对位线(b1)，互补位线(b1_b)上的信号进行放大；

所述隔离电路用于在对存储器进行读、写或者刷新操作时，接通第一隔离线(a0)，第二隔离线(b0)和位线(b1)，互补位线(b1_b)；

所述负载电阻电路用于感应电流；

所述预充电电路用于对第一隔离线(a0)，第二隔离线(b0)以及位线(b1)，互补位线(b1_b)进行预充电；

所述选择电路用于在进行读或者写操作时，接通第一隔离线(a0)，第二隔离线(b0)和存储器第一输出端(gb1)，存储器第二输出端(gb1_b)。

2.如权利要求1所述的灵敏放大器，其特征在于：

所述放大电路包括第一PMOS管(P1)和第二PMOS管(P2)，所述隔离电路包括第一NMOS管(N1)和第二NMOS管(N2)，所述负载电阻电路包括第三NMOS管(N3)和第四NMOS管(N4)；

第一PMOS管(P1)的源极、衬底接电源电压(Vdd)，第一PMOS管(P1)的栅极接第二NMOS管(N2)的源极，第一PMOS管(P1)的漏极接第一NMOS管(N1)的漏极；

第二PMOS管(P2)的源极、衬底接电源电压(Vdd)，第二PMOS管(P2)的栅极接第一NMOS管(N1)的源极，第二PMOS管(P2)的漏极接第二NMOS管(N2)的漏极；

第三NMOS管(N3)的源极、衬底接地电压(Vss)，第三NMOS管(N3)的栅极接第二NMOS管(N2)的漏极，第三NMOS管(N3)的漏极接第一NMOS管(N1)的源极；

第四NMOS管(N4)的源极、衬底接地电压(Vss)，第四NMOS管(N4)的栅极接第一NMOS管(N1)的漏极，第四NMOS管(N4)的漏极接第二NMOS管(N2)的源极；

第一NMOS管(N1)的衬底接地电压(Vss)，第一NMOS管(N1)的源极接互补位线(b1_b)，第一NMOS管(N1)的漏极接第二隔离线(b0)；

第二NMOS管(N2)的衬底接地电压(Vss)，第二NMOS管(N2)的源极接位线(b1)，第二NMOS管(N2)的漏极接第一隔离线(a0)；

第一NMOS管(N1)、第二NMOS管(N2)的栅极被提供有隔离控制信号(sa)，隔离控制信号(sa)为低电平时，第一NMOS管(N1)、第二NMOS管(N2)断开，隔离控制信号(sa)为Vdd+Vtn时，第一NMOS管(N1)、第二NMOS管(N2)导通，其中，Vtn为NMOS管的阈值电压，Vdd为电源电压。

3.如权利要求2所述的灵敏放大器，其特征在于：

所述预充电电路包括第三PMOS管(P3)和第四PMOS管(P4)；

第三PMOS管(P3)的衬底、源极接电源电压(Vdd)，第三PMOS管(P3)的漏极接第二隔离线(b0)；

第四PMOS管(P4)的衬底、源极接电源电压(Vdd)，第四PMOS管(P4)的漏极接第一隔离线(a0)；

第三PMOS管(P3)、第四PMOS管(P4)的栅极被提供有预充电控制信号(eq_b)，预充电控制信号(eq_b)为低电平时，第三PMOS管(P3)、第四PMOS管(P4)导通，第一隔离线(a0)，第二隔离线(b0)被预充电到Vdd，位线(b1)，互补位线(b1_b)回复到低电平，预充电控制信号(eq_b)为高电平时，第三PMOS管(P3)、第四PMOS管(P4)断开，其中，Vdd为电源电压。

4.如权利要求2所述的灵敏放大器，其特征在于：

所述选择电路包括第五NMOS管(N5)和第六NMOS管(N6)；

第五NMOS管(N5)的漏极接隔离线(b0)，第五NMOS管(N5)的源极接存储器第二输出端(gb1_b)，第五NMOS管(N5)的衬底接地电压(Vss)；

第六NMOS管(N6)的漏极接隔离线(a0)，第六NMOS管(N6)的源极接存储器第一输出端(gb1)，第六NMOS管(N6)的衬底接地电压(Vss)；

第五NMOS管(N5)、第六NMOS管(N6)的栅极被提供有选通控制信号(cs)，选通控制信号(cs)为高电平时，第五NMOS管(N5)、第六NMOS管(N6)导通，选通控制信号(cs)为低电平时，第五NMOS管(N5)、第六NMOS管(N6)断开。

5.如权利要求1所述的灵敏放大器，其特征在于：

所述负载电阻电路包括第七PMOS管(P7)和第八PMOS管(P8)，所述隔离电路包括第五PMOS管(P5)和第六PMOS管(P6)，所述放大电路包括第九NMOS管(N9)和第十NMOS管(N10)；

第七PMOS管(P7)的源极、衬底接电源电压(Vdd)，第七PMOS管(P7)的栅极接第六PMOS管(P6)的源极，第七PMOS管(P7)的漏极接第五PMOS管(P5)的漏极；

第八PMOS管(P8)的源极、衬底接电源电压(Vdd)，第八PMOS管(P8)的栅极接第五PMOS管(P5)的源极，第八PMOS管(P8)的漏极接第六PMOS管(P6)的漏极；

第九NMOS管(N9)的源极、衬底接地电压(Vss)，第九NMOS管(N9)的栅极接第六PMOS管(P6)的漏极，第九NMOS管(N9)的漏极接第五PMOS管(P5)的源极；

第十NMOS管(N10)的源极、衬底接地电压(Vss)，第十NMOS管(N10)的栅极接第五PMOS管(P5)的漏极，第十NMOS管(N10)的漏极接第六PMOS管(P6)的源极；

第五PMOS管(P5)的衬底接电源电压(Vdd)，第五PMOS管(P5)的漏极接互补位线(b1_b)，第五PMOS管(P5)的源极接第二隔离线(b0)；

第六PMOS管(P6)的衬底接电源电压(Vdd)，第六PMOS管(P6)的漏极接位线(b1)，第六PMOS管(P6)的源极接第一隔离线(a0)；

第五PMOS管(P5)、第六PMOS管(P6)的栅极被提供有隔离控制信号(sa)，隔离控制信号(sa)为Vdd时，第五PMOS管(P5)、第六PMOS管(P6)断开，隔离控制信号(sa)为-Vtp时，第五PMOS管(P5)、第六PMOS管(P6)导通，其中，Vtp为PMOS管的阈值电压，Vdd为电源电压。

6.如权利要求5所述的灵敏放大器，其特征在于：

所述预充电电路包括第七NMOS管(N7)和第八NMOS管(N8)；

第七NMOS管(N7)的衬底、源极接地电压(Vss)，第七NMOS管(N7)的漏极接第二隔离线(b0)；

第八NMOS管(N8)的衬底、源极接地电压(Vss)，第八NMOS管(N8)的漏极接第一隔离线(a0)；

第七NMOS管(N7)、第八NMOS管(N8)的栅极被提供有预充电控制信号(eq_b)，预充电控制信号(eq_b)为高电平时，第七NMOS管(N7)、第八NMOS管(N8)导通，第一隔离线(a0)，第二隔离线(b0)被预充电到Vss，位线(b1)，互补位线(b1_b)回复到高电平，预充电控制信号(eq_b)为低电平时，第七NMOS管(N7)、第八NMOS管(N8)断开，其中，Vss为地电压。

7.如权利要求5所述的灵敏放大器，其特征在于：

所述选择电路包括第十一NMOS管(N11)和第十二NMOS管(N12)；

第十一NMOS管(N11)的漏极接第二隔离线(b0)，第十一NMOS管(N11)的源极接存储器第二输出端(gb1_b)，第十一NMOS管(N11)的衬底接地电压(Vss)；

第十二NMOS管(N12)的漏极接第一隔离线(a0)，第十二NMOS管(N12)的源极接存储器第一输出端(gb1)，第十二NMOS管(N12)的衬底接地电压(Vss)；

第十一NMOS管(N11)、第十二NMOS管(N12)的栅极被提供有选通控制信号(cs)，选通控制信号(cs)为高电平时，第十一NMOS管(N11)、第十二NMOS管(N12)导通，选通控制信号(cs)为低电平时，第十一NMOS管(N11)、第十二NMOS管(N12)断开。

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