CN102385568B - 一种提高soc芯片读写速度的方法 - Google Patents
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Abstract
本发明提供一种提高SOC芯片读写速度的方法是在灵敏放大器电路的输入端口和输出端口之间增加隔离电路和增益电路，对输出端口短路电流进行泄放，减小全摆幅电容的影响，从而提高了电路灵敏度，缩短了数据读写延迟时间，使灵敏放大器电路快速的进入工作状态从而提高SOC芯片读写的速度，本发明与传统的电路相比，读写速度可以提高50%以上，功耗延迟提高30%。同时灵敏放大器的是存储器的外部电路，对整个片上存储器的面积没有太大影响。这种提高芯片读写速度的设计所具有的优点，使得其更适应高存储访问频率类芯片，因而具有非常广阔的发展前景，具有很高的技术价值。
Description
技术领域
本发明涉及集成电路设计领域，具体涉及一种提高SOC芯片读写速度的结构设计实现方法。
背景技术
现代工艺所提供的巨大集成潜能，使得微处理器的设计发展成为一种主流技术。存储器是微处理器的重要组成部分，能够存储计算机要执行的程序、处理的数据以及计算的结果，使计算机能够脱离人的干预自动地进行工作。CMOS存储器的集成度与速度通常标志着一个国家的集成电路设计与实现的技术水平。随着科技的不断发展，对与芯片的容量和速度的要求也在不断的提高，提高存储器的容量和速度起着关键的作用。
发明内容
本发明的目的是提供一种提高SOC芯片读写速度的方法。
本发明的目的是按以下方式实现的，本发明的结构设计主要考虑静态存储器中灵敏放大器的设计对芯片读写速度的影响，而采取灵敏放大器结构的特殊设计。本发明的结构设计方法是在片上存储器的灵敏放大器结构进行优化来提高芯片数据读取和写入速度，这是根据高集成密度的存储部件对整个芯片读取速度的巨大影响的考虑和存储部件的结构特点提出来的。因为传统的静态存储器都采用标准的六管体结构，存储单元设计的固定使得存储阵列的读取速度成为固定，而存储器外部电路中灵敏放大器的数读取速度对存储器有重大影响。
本发明的方法是在输入端口增加隔离电路对输出端口短路电流进行泄放，使得输出端口的短路电流变小了，从而提高灵敏放大器的灵敏度，使电路快速的进入工作状态。同时，对输入电路添加增益电路，提高增益值，对输入信号进行放大，进一步提高电路的灵敏程度，缩短数据读写延迟时间。
本发明的方法是在灵敏放大器电路的输入端口和输出端口之间增加隔离电路和增益电路，对输出端口短路电流进行泄放，减小全摆幅电容的影响，从而提高了电路灵敏度，缩短了数据读写延迟时间，使灵敏放大器电路快速的进入工作状态从而提高SOC芯片读写的速度，其中：
1）灵敏放大器电路包括PMOS管P1管、P2管和NMOS管N1管、N2管、N3管、N4管、N5管、N6管；其中：P1管、P2的源极和N5管的栅极并接电源VCC，P1管、P2管的栅极分别接N3管、N4管的栅极，P1管、P2管的漏极分别接N1管、N2管的源极，N1管、N2管的漏极分别接N3管、N4管的源极，N3管、N4管的漏极分别接N5管、N6管的源极，N5、N6管的漏极接地，N6管的栅极接隔离电路，P1管、N3管的栅极并接隔离电路和增益电路，P2管、N4管的栅极并接隔离电路，N1管的栅极接BL,N2管的栅极接NBL；
2）隔离电路，隔离电路包括反相器IC和PMOS管P3 ，NMOS管N7管；其中：P3管的栅极接灵敏放大器电路中N6管的栅极；N7管的栅极串接反相器IC的1、2脚并接使能信号SA和增益电路中P5管的栅极；P3管、P7管的漏极并接灵敏放大器电路中P2管、N4管的栅极，P3管、P7管的源极并接灵敏放大器电路中P1管、N3管的栅极；
3）增益电路包括PMOS管P4管、P5管，NMOS管N8管；其中：P5管的栅极接使能信号SA，漏极并接P4管、N8管的栅极和灵敏放大器电路中P1管、N3管的栅极，P4管的漏极和N8管的源极并接读写数据输出DATA，P4管的源极接电源，N8管的漏极接地；
电路中，SA是使能信号，BL和NBL为存储单元的位线，P1-P5管为PMOS管，N1-N8管，为NMOS管；
具体步骤如下：
灵敏放大器的核心电路由P1管、P2管、N1管、N2管、N3管、N4管、N5管、N6管构成，电路的输入端口和输出端口增加了隔离电路，以减小全摆幅电容的影响。
整个电路的放大过程分两个步骤进行，使能信号SA首先为低电平，输出端口在使能信号SA的低电平作用下，处于短路状态，此时输出端口呈现较弱的摆幅，使得灵敏放大器的结点M1、M2处于最高增益偏置范围。然后使能信号SA变成高电平有效，此时对输出端口短路电流进行泄放，这样输出端口的短路电流变小了，使得灵敏放大器具有很快的敏感速度，电路处于工作状态，把BL和NBL信号分别加到其输入端，使得由P1管、N1管、N3管和P2管、N2管、N4管组成的反相器对处于亚稳态，即其中的NMOS和PMOS管同时导通，此时的反相器具有很高的增益，就可以对输入信号进行放大。假设BL和NBL分别为“高”和“低”，经放大后M1结点变为低电平，加到P2管，使得结点M2变为高电平，而M2结点又接到N3管使得其导通，从而使M1点的电位再拉低，形成了一个正反馈结构，如此往复循环，使得M1点的电位越来越低，M2点的电位越来越高，最终形成逻辑“1”和“0”。
本发明的有益效果是：通过优化的输入电路设计来提高输出信号增益值，使电路快速进入工作状态。
充分考虑片上静态存储器的读写速度对芯片读写访问的影响，通过优化静态存储器中灵敏放大器的设计，提高静态存储器的读写速度，从而达到提高整个芯片数据读写速度的目的。提高了灵敏放大器的读写速度，从而提高了片上存储器的读写速度，对整个芯片的数据读写速度很大提高。本发明与传统的电路相比，读写速度可以提高50%以上，功耗延迟提高30%。同时灵敏放大器的是存储器的外部电路，对整个片上存储器的面积没有太大影响。这种提高芯片读写速度的设计所具有的优点，使得其更适应高存储访问频率类芯片，因而具有非常广阔的发展前景，具有很高的技术价值。
附图说明
附图1灵敏放大器结构图。
具体实施方式
参照说明书附图对本发明的方法作以下详细地说明。
附图中SA是使能信号，BL和NBL为存储单元的位线，P1，P2为三极管中的PMOS管，N1，N2，N3，N4，N5，N6为三极管中的NMOS管。
1）如附图所示，灵敏放大器电路是由PMOS管P1管、P2和NMOS管N1管、N2管、N3管、N4管、N5管、N6管组成；其中：P1管、P2管的源极和N5管的栅极并接电源VCC，P1管、P2管的栅极分别接N3管、N4管的栅极，P1管、P2管的漏极分别接N1管、N2管的源极，N1管、N2管的漏极分别接N3管、N4管的源极，N3管、N4管的漏极分别接N5管、N6管的源极，N5管、N6管的漏极接地，N6管的栅极接隔离电路，P1管、N3管的栅极并接隔离电路和增益电路，P2管、N4管的栅极并接隔离电路，N1管的栅极接BL,N2管的栅极接NBL；
2）如附图所示，隔离电路是由反相器IC和PMOS管P3 ，NMOS管N7管组成；其中：P3管的栅极接灵敏放大器电路中N6管的栅极；N7管的栅极串接反相器IC的1、2脚并接使能信号SA和增益电路中P5管的栅极；P3管、P7管的漏极并接灵敏放大器电路中P2管、N4管的栅极，P3管、P7管的源极并接灵敏放大器电路中P1、N3管的栅极；
3）如附图所示，增益电路是由PMOS管P4管、P5管，NMOS管N8管组成；其中：P5管的栅极接使能信号SA，漏极并接P4管、N8管的栅极和灵敏放大器电路中P1管、N3管的栅极，P4管的漏极和N8管的源极并接读写数据输出DATA，P4管的源极接电源，N8管的漏极接地。
实施例
整个电路的放大过程分两个步骤进行，SA首先为低电平，输出端口在SA的低电平作用下，处于短路状态，此时输出端口呈现较弱的摆幅，使得灵敏放大器的结点M1、M2处于最高增益偏置范围。然后使能信号SA变成高电平有效，此时对 输出端口短路电流进行泄放，这样输出端口的短路电流变小了，使得灵敏放大器具有很快的敏感速度，电路处于工作状态。
把BL和NBL信号分别加到其输入端，使得由P1管、N1管、N3管和P2管、N2管、N4管组成的反相器对处于亚稳态，即其中的NMOS和PMOS管同时导通，此时的反相器具有很高的增益，就可以对输入信号进行放大。
假设BL和NBL分别为“高”和“低”，经放大后M1结点变为低电平，加到P2管，使得结点M2变为高电平，而M2结点又接到N3管使得其导通，从而使M1点的电位再拉低，形成了一个正反馈结构，如此往复循环，使得M1点的电位越来越低，M2点的电位越来越高，最终形成逻辑“1”和“0”。
除说明书所述的技术特征外，均为本专业技术人员的已知技术。
Claims (1)
1.一种提高SOC芯片读写速度的方法，其特征在于在灵敏放大器电路的输入端口和输出端口之间增加隔离电路和增益电路，对输出端口短路电流进行泄放，减小全摆幅电容的影响，从而提高了电路灵敏度，缩短了数据读写延迟时间，使灵敏放大器电路快速的进入工作状态从而提高SOC芯片读写的速度，其中：
1)灵敏放大器电路包括PMOS管Pl管、P2管和NMOS管Nl管、N2管、N3管、N4管、N5管、N6管；其中：Pl管、P2管的源极和N5管的栅极并接电源VCC，Pl、P2管的栅极分别接N3管、N4管的栅极，Pl管、P2管的漏极分别接Nl管、N2管的源极，Nl管、N2管的漏极分别接N3管、N4管的源极，N3管、N4管的漏极分别接N5管、N6管的源极，N5管、N6管的漏极接地，N6管的栅极接隔离电路，Pl管、N3管的栅极并接隔离电路和增益电路，P2管、N4管的栅极并接隔离电路，Nl管的栅极接BL，N2管的栅极接NBL, P2管的栅极与N4管的栅极相交于M1结点，Pl管的栅与N3管的栅极相交于M2结点；
2)隔离电路，隔离电路包括反相器IC和PMOS管P3，NMOS管N7管；其中：P3管、N7管的漏极并接灵敏放大器电路中P2管、N4管的栅极，P3管、N7管的源极并接灵敏放大器电路中Pl管、N3管的栅极，P3管的栅极接灵敏放大器电路中N6管的栅极，N7管串接反相器IC的输出端口和输入端口后，并接到使能信号SA和增益电路中P5管的栅极；
3)增益电路包括PMOS管P4管、P5管，NMOS管N8管；其中：P5管的栅极接使能信号SA，P5管的源极连接读写数据输出DATA，P5管的漏极并接P4、N8管的栅极和灵敏放大器电路中Pl管、N3管的栅极，P4管的漏极和N8管的源极并接读写数据输出DATA，P4管的源极接电源，N8管的漏极接地；
电路中，SA是使能信号，BL和NBL为存储单元的位线，Pl-P5管为PMOS管，Nl-N8管为NMOS管；
具体步骤如下：
灵敏放大器的核心电路由Pl管、P2管、Nl管、N2管、N3管、N4管、N5管、N6管构成，电路的输入端口和输出端口之间增加隔离电路和增益电路，以减小全摆幅电容的影响；
整个电路的放大过程分两个步骤进行，使能信号SA首先为低电平，输出端口在使能信号SA的低电平作用下，处于短路状态，此时输出端口呈现较弱的摆幅，使得灵敏放大器的结点Ml、M2处于最高增益偏置范围，然后使能信号SA变成高电平有效，此时对输出端口短路电流进行泄放，这样输出端口的短路电流变小了，使得灵敏放大器具有很快的敏感速度，电路处于工作状态，把BL和NBL信号分别加到其输入端口，使得由Pl管、Nl管、N3管和P2管、N2管、N4管组成的反相器对处于亚稳态，其中的NMOS和PMOS管才能同时导通，此时的反相器具有很高的增益，就可以对输入信号进行放大，当BL和NBL分别为“高”和“低”，经放大后Ml结点变为低电平，加到P2管，使得结点M2变为高电平，而M2结点又接到N3管使得其导通，从而使Ml点的电位再拉低，形成了一个正反馈结构，如此往复循环，使得Ml点的电位越来越低，M2点的电位越来越高，最终形成逻辑“l”和“0”。
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Citations (3)
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|---|---|---|---|---|
| US6084461A (en) * | 1996-11-29 | 2000-07-04 | Varian Medical Systems, Inc. | Charge sensitive amplifier with high common mode signal rejection |
| CN101562042A (zh) * | 2008-04-14 | 2009-10-21 | 北京芯技佳易微电子科技有限公司 | 一种适用于随机存储器的灵敏放大器 |
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|---|---|---|---|---|
| US6084461A (en) * | 1996-11-29 | 2000-07-04 | Varian Medical Systems, Inc. | Charge sensitive amplifier with high common mode signal rejection |
| CN101562042A (zh) * | 2008-04-14 | 2009-10-21 | 北京芯技佳易微电子科技有限公司 | 一种适用于随机存储器的灵敏放大器 |
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