CN100505092C - 共用的去耦电容 - Google Patents

Abstract

至少一个共用电容器的去耦电容被分布在多个电压源之间，用于增强半导体器件的性能并且具有半导体器件的最小面积。这样的电压源的高节点和低节点的每个包括至少两个相异的节点，用于降低在电压源的噪音。本发明以特别的优点被应用来根据半导体器件的位结构而将可变数量的共用电容器耦接到数据充电电压源。

Description

共用的去耦电容

本申请要求2004年6月18日提交的韩国专利申请第P2004-0045429号的优先权，其以引用方式被整体包含在此。

技术领域

本发明一般地涉及半导体器件的电源，具体涉及用于在半导体器件的电压源之间分布去耦电容的装置。

背景技术

图1示出了一个示例半导体器件102，它是诸如DRAM(动态随机存取存储器)的存储器。DRAM 102包括存储单元的阵列104。诸如示例存储单元106的每个存储单元耦接到对应的字线108和对应的位线110。通常，一行存储单元耦接到同一字线，一列存储单元耦接到同一位线。

DRAM 102还包括地址输入缓冲器112，它接收对应于在阵列104中要访问的存储单元的地址。列地址(CA)由列译码器114译码以用于启动对应于要访问的存储单元的位线。行地址(RA)由行译码器116译码以用于启动对应于要访问的这样的存储单元的字线。

读出放大器(sense amplifier)118经由输入/输出缓冲器120作为输出数据DQ输出这样的数据之前放大在来自读取存储单元的信号。当存储器102是同步器件时，通过来自外部时钟信号CLK的延迟锁定环(DLL)122(或锁相环(PLL))来产生同步的时钟信号CLKDQ。所述同步的时钟信号CLKDQ被输入/输出缓冲器120使用来用于输出数据DQ的定时。

命令译码器124译码外部命令信号以产生内部命令信号，诸如用于控制在存储单元104的阵列内的操作的“有效”、“写入”、“读取”、“刷新”和“MRS(模式寄存器集)”命令。本领域内的普通技术人员了解这样的命令与在存储单元的阵列104中的对应操作。

存储器102的上述部件从各种电压源得到电源。存储器102使用从外部电压源提供的外部电压和由内部电压发生器126内部产生的内部电压。

参见图1和2，每个这样的电压源具有在相应高和低节点对之间耦接的相应去耦电容器。第一去耦电容器132耦接在第一电压源的高和低节点VDD和VSS之间。这样的电压源通常用于用以从阵列104提供数据路径的外围电路。

第二去耦电容器134耦接在第二电压源的高和低节点VDDQ和VSSQ之间。这样的电压源通常用在输入/输出缓冲器120内以用于输出DQ的充电/放电。第三去耦电容器136耦接在第三电压源的高和低节点VDDA和VSSA之间。这样的电压源通常用在存储单元104的阵列内和用于读出放大器118。

第四去耦电容器138耦接在第四电压源的高和低节点VDDL和VSSL之间。这样的电压源通常由延迟锁定环122使用。这样的去耦电容器132、134、136和138形成用于外部电压源VDD/VSS、VDDQ/VSSQ、VDDA/VSSA和VDDL/VSSL。

第五去耦电容器140耦接在第五电压源的高和低节点VINT和VSS之间。这样的电压由电压发生器126内部产生来用于在存储单元的阵列104外部的外围电路。第六去耦电容器142耦接在第六电压源的高和低节点VINTA和VSSA之间。这样的电压由电压发生器126内部产生以用于存储单元的阵列104内。

第七去耦电容器144耦接在第七电压源的高和低节点VPP和VSS之间。这样的电压由电压发生器126内部产生来作为字线助增电压(boostingvoltage)或作为栅极电压，用于在存储单元的阵列104内的隔离和均衡单元。

第八去耦电容器146耦接在第八电压源的高和低节点VBB和VSS之间。这样的电压由电压发生器126内部产生来作为单元访问晶体管的反向偏压或作为在存储单元的阵列104内的字线预充电电压。这样的去耦电容器140、142、144和146形成用于内部产生的电压源VINT/VSS、VINTA/VSSA、VPP/VSS和VBB和VSS。

去耦电容器132、134、136、138、140、142、144和146被制造为半导体器件102的集成电路的一部分。期望每个这样的去耦电容器的电容大，以便于半导体器件的更稳定的运行。

例如，图3示出了具有耦接在节点VDDQ和VSSQ之间的上拉晶体管MP1和下拉晶体管MN1的示例输入/输出缓冲器120。读出放大器118提供控制信号DATA_UP和DATA_DN以导通晶体管MP1和MN1之一。图4示出了图3的输入/输出缓冲器120的操作的时序图。

参见图3和图4，在充电时段152期间，上拉晶体管MP1被导通以将输出的DQ充电到高电压VDDQ。其后，在放电时段154期间，下拉晶体管MN1被导通以将输出DQ放电到低压VSSQ。在这样的放电/充电时段152和154期间，在两个节点VDDQ和VSSQ之间的电压电平偏离预期电平。因为这样的偏离，DQ信号在放电/充电时段152和154期间具有不期望的抖动。

使用在VDDQ和VSSQ之间耦接的去耦电容器134的较高的电容来最小化在放电/充电时段152和154期间的VDDQ和VSSQ的不期望的偏离和DQ信号的不期望的抖动。类似地，期望每个去耦电容器132、134、136、138、140、142、144和146的电容大，以便于半导体器件102的更稳定的操作。但是，用于这样的去耦电容器的较大电容不期望地提高了半导体器件102的集成电路的面积。

参见图5，韩国专利申请第P2000-0037234号公开了电容控制部分30，用于将控制电容器10耦接到第一电压源Vext和第二电压源Vdd中之一。电压电平Vext和Vdd是相对于在图5中的同一地节点162。

进一步参见图5，控制部分30包括在Vext和控制电容器10之间耦接的第一PMOSFET PM2，并且包括在Vdd和控制电容器10之间耦接的第二PMOSFET PM3。第一PMOSFET PM2具有耦接到SEL(选择)信号的栅极，第二PMOSFET PM3具有通过反相器IV5耦接到SEL信号的栅极。

图6示出了用于图5的控制部分30的操作的时序图。在第一时段164和第三时段168期间，所述SEL信号是逻辑高状态，用于导通第二PMOSFETPM3以将控制电容器10耦接到Vdd来用于存储器的预充电操作。在第二时段166期间，所述SEL信号是逻辑低状态，用于导通第一PMOSFET PM2以将控制电容器10耦接到Vext以用于存储器的读取操作。

遗憾的是，在图5和6的现有技术中，电压源Vext和Vdd相对于同一地节点162产生较高的噪音。另外，在图5和6的现有技术中，控制电容器10的电容的分布依赖于存储器的运行模式而在存储器的操作期间在电压Vext和Vdd之间变化。但是，这样的分布可能不一定导致存储器的最佳性能。

因此，期望用于分布共用电容器的电容的替代结构来用于半导体器件的较低的噪音和较高的性能。

发明内容

在本发明的一个实施例中，由半导体器件使用的多个电压源的每个耦接在相应的高和低节点之间。电压源的高节点包括至少两个相异的节点，电压源的低节点包括至少两个相异的节点。另外，一个开关网络耦接到电压源和至少一个共用的电容器，用于将所述共用电容器耦接到所选择的一个电压源的相应的高和低节点。电压源的这样的明显高节点和低节点导致在电压源的较低的噪音。

在本发明的另一个实施例中，所述开关网络包括多个晶体管，它们每个被使用控制信号导通或关断。将在熔丝电路内的熔丝被切断和不切断，以用于在用于制造半导体器件的晶片阶段期间确定所选择的一个电压源。

或者，当共用的电容器和开关网络是存储器的一部分的时候，由存储器的MRS(模式寄存器集)译码器产生控制信号。在这种情况下，存储器控制器被编程以向MRS译码器提供信号，以在用于制造存储器的晶片阶段或封装阶段期间确定所选择的一个电压源。

在本发明的另一个实施例中，焊盘在焊盘电路中被偏置或浮置，以在制造半导体器件的晶片阶段期间确定所选择的一个电压源。

以这种方式，确定所选择的一个电压源以用于在测试期间的半导体器件的增强的性能。然后在客户典型的操作半导体器件之前在晶片阶段或封装阶段期间设置共用电容器与所选择的一个电压源的耦接。

在本发明的另一个实施例中，使用数据充电电压源来充电具有多个共用电容器的半导体器件的至少一个输出。开关网络依赖于半导体器件的位结构而将可变数量的共用电容器耦接到数据充电电压源。以这种方式，较高的去耦电容耦接到用于具有较高数量的输出引脚的位结构的数据充电电压源。

通过参照附图详细说明本发明，本发明的这些和其他特点和优点将会变得更加清楚。

附图说明

图1示出了诸如在本领域内公知的DRAM(动态随机存取存储器)的存储器的方框图；

图2示出了按照现有技术的、耦接在图1的存储器的多个电压源的每个的相应高和低节点之间的相应去耦电容器；

图3示出了按照现有技术的、用于充电/放电输出DQ的、耦接在电压节点VDDQ和VSSQ之间的输入/输出缓冲器；

图4示出了按照现有技术的、在图3的输入/输出缓冲器的操作期间的时序图；

图5示出了按照现有技术的电容器控制部分，它控制在相对于同一地节点的两个不同电压源之间的控制电容器的耦接；

图6示出了按照现有技术的、在图5的控制部分的操作期间的时序图；

图7示出了按照本发明的一个实施例的、用于在半导体器件的电压源之间分布共用的电容的开关网络的电路图；

图8示出了按照本发明的一个实施例的、用于控制图7的开关网络的熔丝电路的图；

图9示出了按照本发明的一个实施例的、用于控制图7的开关网络的存储器的命令译码器内的MRS(模式寄存器集)译码器；

图10示出了按照本发明的一个实施例的、用于控制图7的开关网络的焊盘电路的图；

图11示出了按照本发明的一个实施例的、用于根据半导体器件的位结构来将可变数量的共用电容器耦接到数据充电电压源的开关网络的电路图；

图12示出了按照本发明的一个实施例的、使用用于控制图11的开关网络的熔丝的实例控制信号发生器的方框图；

图13示出了按照本发明的一个实施例的、使用用于控制图11的开关网络的焊盘的实例控制信号发生器的方框图；

图14示出了用于本发明的一个实施例的、具有在VDD/VSS和VDDA/VSSA之间耦接的开关网络的图7的电路图；

图15A、15B和15C图解了被启动用于存储器的典型的读/写操作、刷新操作和并行位测试操作的不同字线；

图16示出了用于本发明的一个实施例的、具有在VINT/VSS和VINTA/VSS之间耦接的开关网络的图7的电路图；

图17示出了用于产生图16的VINT/VSS和VINTA/VSS的实例电压发生器；

图18示出了用于本发明的一个实施例的、具有在VDD/VSS和VDDL/VSSL之间耦接的开关网络的图7的电路图；

图19A和19B示出了每个使用图18的电压源VDDL/VSSL的实例延迟锁定环和实例锁相环的方框图；

图20示出了在本领域内公知的存储单元、均衡单元、隔离单元、读出放大器和列选择单元的电路图；

图21示出了用于本发明的一个实施例的、具有在VBB1/VSS和VBB2/VSS之间耦接的开关网络的图7的电路图；

图22A图解了图21的VBB1/VSS的使用，图22B图解了图21的VBB2/VSS的使用，它们都用于在现有技术中公知的存储器；

图23示出了用于本发明的一个实施例的、具有在VPP1/VSS和VPP2/VSS之间耦接的开关网络的图7的电路图；

图24示出了用于产生图21和23的VBB1/VSS、VBB2/VSS、VPP1/VSS和VPP2/VSS的实例电压发生器；

图25是图解按照本发明的一个实施例的、如何在半导体器件的制造期间的晶片阶段或封装阶段期间设置控制开关网络的控制信号的方框图。

在此引用的附图被绘制用于说明的清楚，不一定按照比例绘制。在图1、2、3、4、5、6、7、8、9、10、11、12、13、14、15A、15B、15C、16、17、18、19A、19B、20、21、22A、22B、23、24和25中具有相同的附图标号的元件指示具有类似结构和功能的元件。

具体实施方式

图7示出了用于提供多个电压的装置200，其中在电压之间分布共用电容器202的电容。第一电压源具有在高和低节点VDD/VSS之间耦接的第一初始去耦电容器204。另外，第二电压源具有在高和低节点VDDQ/VSSQ之间耦接的第二初始去耦电容器206。在本发明的一个实施例中，高节点VDD和VDDQ是两个明显不同的节点，低节点VSS和VSSQ是两个明显不同的节点。

进一步参见图7，装置200包括在电压源VDD/VSS和VDDQ/VSSQ之间耦接的开关网络208和共用电容器202。开关网络208包括第一PMOSFET210，它耦接在第一高节点VDD和共用电容器202的第一节点218之间。第一NMOSFET 212耦接在第一低节点VSS和共用电容器202的第二节点220之间。第二PMOSFET 214耦接在第二高节点VDDQ和共用电容器202的第一节点218之间。第二NMOSFET 216耦接在第二低节点VSSQ和共用电容器202的第二节点220之间。

第一PMOSFET 210和第二NMSOFET 216的栅极耦接到第一控制信号PS(电源选择)。第一NMOSFET 212和第二PMOSFET 214的栅极耦接到第二控制信号/PS，它是第一控制信号PS的互补信号(complement)。进一步参见图7，装置200包括：控制信号发生器222，用于产生第一控制信号PS；反相器224，用于产生第二控制信号/PS。

电压源VDD/VSS和VDDQ/VSSQ由诸如图1的存储器102的半导体器件使用。在这种情况下，在本发明的一个实施例中，图7的装置200的部件被制造为半导体器件的集成电路的一部分。参见图1和7，VDD/VSS通常用于从存储单元的核心阵列104提供数据路径的外围电路。VDDQ/VSSQ通常用于输入/输出缓冲器120内，输入/输出缓冲器120用于充电/放电输出DQ。

控制信号PS和/PS产生来将共用电容器202耦接到电压源VSS/VSS或VDDQ/VSSQ的所选择的一个。图8示出了一个实例控制信号发生器222，它包括使用熔丝226的熔丝电路223。熔丝电路223包括在高节点VDD和熔丝226的第一节点229之间耦接的PMOSFET 228。NMOSFET 230耦接在低节点VSS和熔丝226的第二节点232之间。

熔丝电路223也包括锁存器234，它于是耦接到熔丝226的第一节点229的反相器236和238的环路中。锁存器234的输出产生控制信号PS。初始化信号发生器240产生电压VCCH，它在加电后呈逻辑高状态。熔丝电路223和初始化信号发生器240形成控制信号发生器222。

在熔丝电路223的操作期间，当熔丝226被断开成开路时，PS信号呈低逻辑状态。或者，当熔丝226不断开时，PS信号呈高逻辑状态。熔丝226被断开或不断开用于在具有装置200的制造集成电路的晶片阶段期间设置PS信号的逻辑状态，如下进一步所述。

当PS信号是低逻辑状态时，选择第一电压源VDD/VSS耦接到共用电容器202。当PS信号是高逻辑状态时，选择第二电压源VDDQ/VSSQ耦接到共用电容器202。

图9图解了MRS(模式寄存器集)译码器242，它根据输入存储器的命令译码器244的命令信号产生PS信号。在这种情况下，MRS译码器242作为控制信号发生器222。参见图1和9，命令译码器244类似于图1的命令译码器124。

命令信号(或地址信号)被从存储器的存储器控制器提供，用于设置来自MRS译码器242的PS信号的逻辑状态。一般用于DRAM(动态随机存取存储器)的MRS译码器单独来说是本领域内的普通技术人员公知的。DRAM的存储器控制器被编程用于在具有装置200的DRAM的制造的晶片阶段或封装阶段期间设置PS信号的逻辑状态，如下进一步所述。

图10示出了使用用于产生PS信号的焊盘252的焊盘电路250。焊盘电路250包括第一电阻器，它耦接在焊盘252和具有经由第二电阻器258耦接到VDD的栅极的NMOSFET 256之间。NMOSFET 256和PMOSFET 260的漏极被一起耦接到一串反相器262、264和266。PMOSFET 260具有耦接到VDD的源极，并且具有耦接到VSS的栅极。反相器266的输出产生PS信号。

如果焊盘252被施加VDD或浮置，则PS信号被设置到逻辑低状态。或者，如果焊盘252被施加VSS，则PS信号被设置到逻辑高状态。

焊盘252和焊盘电路250形成控制信号发生器222。在焊盘252上的偏压被设置用于确定在具有装置200的DRAM的制造的晶片阶段或封装阶段期间的PS信号的逻辑状态，这一点在此将进一步说明。

图11图解了按照本发明的另一个实施例的另一种装置300，用于根据半导体器件的位结构来将可变数量的共用电容器耦接到数据充电电压源(即VDDQ/VSSQ)。在图7和图11中具有相同附图标号的元件指具有类似结构和功能的元件。

图11的装置300包括第一共用电容器302和第二共用电容器304。开关网络306包括第一PMOSFET 308，它耦接在第一高节点VDD和第一共用电容器302的第一节点310之间。第一NMOSFET 312耦接在第一低节点VSS和第一共用电容器302的第二节点314之间。

第二PMOSFET 316耦接在第一共用电容器302的第一节点310和第二共用电容器304的第一节点318之间。第二NMOSFET 320耦接在第一共用电容器302的第二节点314和第二共用电容器304的第二节点322之间。

第三PMOSFET 324耦接在第二高节点VDDQ和第二共用电容器304的第一节点318之间。第三NMOSFET 326耦接在第二低节点VSSQ和第二共用电容器304的第二节点322之间。

第一PMOSFET 308的栅极耦接到第一控制信号X16，并且第一NMOSFET 312的栅极耦接到第一控制信号的互补信号/X16。第二PMOSFET316的栅极耦接到第二控制信号X8，并且第二NMOSFET 320的栅极耦接到第二控制信号的互补信号/X8。第三PMOSFET 324的栅极耦接到第三控制信号X4，并且第三NMOSFET 326的栅极耦接到第三控制信号的互补信号/X4。

图11的装置300包括控制信号发生器330和反相器332、334和336，用于产生控制信号X4、/X4、X8、/X8、X16和/X16。图12图解了包括初始化信号发生器240的控制信号发生器330的实例实现方式，用于产生在加电后处于逻辑高状态的VCCH信号，与图8类似。

图12的控制信号发生器330也包括用于控制信号X4、X8和X16的每个的相应的熔丝电路223A、223B和223C。熔丝电路223A、223B和223C的每个其中具有相应的熔丝，它切断或不切断用于设置信号X4、X8和X16的每个的相应逻辑状态，这一点与图8的熔丝电路223类似。用于熔丝电路223A、223B和223C的每个的相应熔丝在具有装置300的制造集成电路的晶片阶段期间被切断或不切断，在此进一步详细说明。

图13示出了包括焊盘电路250A和250B的控制信号发生器330的另一种实例实现方式，每个类似于图10的焊盘电路250。第一焊盘电路250A包括第一焊盘252A，第二焊盘电路250B包括第二焊盘252B。

在焊盘252A和252B的每个上的相应偏压确定控制信号X16和X4的每个各自的逻辑状态，控制信号X16和X4被输入到或非门338，而非门338输出控制信号X8。在焊盘252A和252B上的偏压被设置用于确定在具有装置300的制造集成电路的晶片阶段期间X4、X8和X16信号的逻辑状态。

装置300是具有指示同时被充电/放电的多个输出引脚的位结构的半导体器件的一部分。例如，假定所述位结构用于同时充电/放电用于输出信号DQ的16个输出引脚。在这种情况下，共用电容器302和304都期望耦接到第二电压源VDDQ/VSSQ。因此，控制信号X4和X8被设置到逻辑低状态，而控制信号X16被设置到逻辑高状态。

或者，假定位结构用于同时充电/放电用于输出信号DQ的8个输出引脚。在这种情况下，仅仅第二共用电容器304期望耦接到第二电压源VDDQ/VSSQ。因此，控制信号X4和X16被设置到逻辑低状态，而控制信号X8被设置到逻辑高状态。

另外，假定所述位结构用于同时充电/放电用于输出信号DQ的四个输出引脚。在这种情况下，共用电容器302和304都不期望耦接到第二电压源VDD/VSSQ。因此，控制信号X4被设置到逻辑高状态，而控制信号X8和X16被设置到逻辑低状态。

以这种方式，图11的开关网络306根据具有装置300的半导体器件的位结构来将可变数量的共用电容器302和304耦接到数据充电电压源(即VDDQ/VSSQ)。较高数量的共用电容器302和304耦接到VDDQ/VSSQ以充电/放电输出信号DQ的较高数量的输出引脚。

图14示出了替代装置350，它具有耦接在第一电压源VDD/VSS和第二电压源VDDA/VSSA之间的开关网络208。在图7和14中具有相同附图标号的元件指示具有类似结构和功能的元件。

图15A示出了被划分为多个存储体352和354的存储单元的阵列104。图15A图解了被启动用于典型的读取/写入操作的一条字线。另一方面，图15B示出了在被启动用于刷新操作的存储体352和354中的多条字线。或者，图15C示出了在被启动用于PBT(并行位测试)操作的存储体352和354之一中的多条字线。在图15A、15B和15C中的这样的具有启动这样的字线的操作分别是本领域内的普通技术人员公知的。

第二电压源VDDA/VSSA是由存储单元阵列104使用的外部存储单元阵列电压源，用于图15B和15C的刷新和PBT操作。参见图14，如果要对存储单元阵列104执行刷新或PBT操作以将共用电容器202耦接到第二电压源VDDA/VSSA，则PS信号被设置到逻辑高状态。当多条字线耦接到第二电压源VINTA/VSSA的时候，来自共用电容器202的被提高的去耦电容在所述刷新或PBT操作期间增强了稳定性。

图16示出了具有开关网络208的替代装置360，开关网络208耦接在第一电压源VINT/VSS和第二电压源VINTA/VSSA之间。在图14和16中的具有相同附图标号的元件指示具有类似结构和功能的元件。

在图16中，第二电压源VINA/VSSA是由存储单元阵列104使用的内部存储单元阵列电压源，用于图15B和15C的刷新和PBT操作。因此，如果要对存储单元阵列104执行刷新或PBT操作以将共用电容器202耦接到第二电压源VINTA/VSSA，则PS信号被设置到逻辑高状态。第一电压源VINT/VSS由在存储单元阵列104外部的外围电路使用。

第一和第二电压VINT/VSS和VINTA/VSSA由诸如图17中的电压发生器126内部产生。参见图17，VREF发生器362产生用于VREFP发生器364和VREFA发生器366的主参考电压VREF。VREFP发生器364根据VREF产生外围参考电压VREFP，并且VREFA发生器366根据VREF产生阵列参考电压VERFA。

进一步参见图17，第一运算放大器368和第一PMOSFET 370产生基本等于VREFP的VINT。类似地，第二运算放大器372和第二PMOSFET 374产生基本等于VREFA的VINTA。用于产生VINT和VINTA的图17的这样的部件分别是本领域内的普通技术人员公知的。

图18示出了具有在第一电压源VDD/VSS和第二电压源VDDL/VSSL之间耦接的开关网络208的替代装置380。在图7和18中具有相同附图标号的元件指示具有类似结构和功能的元件。

第二电压源VDDL/VSSL是由DLL(或PLL)122使用的延迟锁定环(或锁相环)电压源，用于根据外部时钟信号CLK产生同步的时钟信号CLKDQ。参见图1和18，如果这样的同步时钟信号CLKDQ由半导体器件使用，则开关网络208将共用电容器202耦接到第二电压源VDDL/VSSL。

图19A图解了实例DLL(延迟锁定环)122，它包括相位检测器382、可变延迟单元384和用于输出信号DQ的数据输出路径386的复制品。在图19A中的用于产生同步时钟信号CLKDQ的DLL 122和DLL 122的这样的部件分别是本领域内的普通技术人员公知的。

图19B图解了实例PLL(锁相环)122，它包括相位检测器388、VCO(压控振荡器)390和LPF(低通滤波器)392。在图19B中的用于产生同步时钟信号CLKDQ的PLL 122和PLL 122的这样的部件分别是本领域内的普通技术人员公知的。

图19A的DLL 122或图19B的PLL 122的部件从电压源VDDL/VSSL得到电源。当提高通过高和低节点VDDL和VSSL的总的去耦电容的时候，同步时钟信号CLKDQ的抖动被有益地降低。在图18中，如果半导体器件要使用同步时钟信号CLKDQ来将共用电容器202耦接到第二电压源VDDL/VSSL，则PS信号被设置到逻辑高状态。

图20示出了耦接到字线108和位线110的图1的存储单元106。存储单元106包括耦接在晶体管402和电压源VP之间的单元访问晶体管402和充电存储电容器404。这样的存储单元106对于本领域内的普通技术人员公知的DRAM(动态存取存储器)来说是典型的。

参见图20，均衡单元406耦接在位线110和互补位线408之间。均衡单元406包括第一和第二NMOSFET 410和412，它们串联地耦接在位线110和互补位线408之间。均衡单元406也包括耦接在位线110和互补位线408之间的第三NMOSFET 414。NMOSFET 410、412和414的栅极耦接到均衡线416。均衡单元406用于在预充电操作期间均衡在位线110和互补位线408上的电压。

进一步参见图20，隔离单元416包括第四NMOSFET 418和第五NMOSFET 420，它们分别在读出放大器422之前通过位线110和互补位线408串联耦接。第四和第五NMOSFET 418和420的栅极耦接到隔离线424。如果要访问存储单元106，则隔离单元416将存储单元106耦接到读出放大器422。读出放大器422可以由存储单元106和另一个存储单元共用。如果要访问另一个存储单元，则隔离单元将存储单元106与读出放大器422电隔离。

读出放大器422包括第六NMOSFET 426和第七NMOSFET 428，它们串联地耦接在位线110和互补位线408之间。读出放大器422也包括第一PMOSFET 430和第二PMOSFET 432，它们串联耦接在位线110和互补位线408之间。

第六NMOSFET 426和第一PMOSFET 430的栅极一起耦接到互补位线408，并且第七NMOSFET 428和第二PMOSFET 432的栅极一起耦接到位线110。读出放大器422还包括第八NMOSFET 434和第三PMOSFET 436，分别用于偏置中间节点438和440。读出放大器422放大来自存储单元106的数据信号，这是本领域内的普通技术人员公知的。

进一步参见图20，列选择单元442耦接到位线110和互补位线408。列选择单元442包括第九NMOSFET 444，它具有分别耦接到输入/输出线446、列选择线448和位线110的漏极、栅极和源极。

列选择单元442也包括第十NMOSFET 450，它具有分别耦接到互补输入/输出线452、列选择线448和互补位线408的漏极、栅极和源极。当要访问存储单元106时，列选择单元442将位线110和互补位线408分别耦接到输入/输出线446和互补输入/输出线452。

与存储单元106相关联的这样的部件406、416、422和442分别是本领域内的普通技术人员公知的。

图21示出了具有开关网络208的替代装置460，所述开关网络208耦接在第一电压源VBB1/VSS和第二电压源VBB2/VSS之间。图7和21中具有相同的附图标号的元件指具有类似结构和功能的元件。

在高和低节点VBB1和VSS上的电压是大约-0.7伏特，并且在高和低节点VBB2和VSS的电压是大约-0.4伏特。图22A图解了用于图20的访问晶体管402的反向偏压的图21的第一电压源VBB1/VSS。

图22B图解了在字线电压波形462的等待模式期间被用作负字线预充电电压的第二电压源VBB2/VSS。在活动模式期间，所述字线具有被施加到其上的电压VPP，但是在等待模式期间具有被施加到其上的电压VBB2。对于VBB1/VSS和VBB2/VSS的这样的单独使用分别是本领域内的普通技术人员公知的。

在具有装置460的半导体器件的测试期间，确定是否具有耦接到第一电压源VBB1/VSS或耦接到第二电压源VBB2/VSS的共用电容器202的半导体器件执行得较好。控制信号PS被设置以便共用电容器202耦接到第一和第二电压源VBB1/VSS和VBB2/VSS的所选择的一个而产生存储器的较好的性能。

图23示出了具有开关网络208的另一种装置470，所述开关网络208耦接在第一电压源VPP1/VSS和第二电压源VPP2/VSS之间。图7和23中具有相同附图标号的元件指示具有类似结构和功能的元件。

在高和低节点VPP1和VSS上的电压是大约3.5伏特，并且在高和低节点VPP2和VSS上的电压是大约3.2伏特。参见图20，第一电压源VPP1/VSS被用作字线助增电压，并且第二电压源VPP2/VSS被用于偏置图20的隔离线424和均衡线416。电压源VPP1/VSS和VPP2/VSS的这样的使用分别是本领域内的普通技术人员公知的。

图24示出了用于产生相对于电压VSS的电压VBB1、VBB2、VPP1和VPP2的电压发生器126的示例实现方式。图24的电压发生器126包括电压电平检测器472、振荡器474、电荷泵476。用于电压VBB1、VBB2、VPP1和VPP2之一的期望电压电平被指示给电压电平检测器472。

电荷泵476产生所述的电压VBB1、VBB2、VPP1和VPP2之一。电荷泵476的输出由控制振荡器474的电压电平检测器472用来与所述期望的电压电平相比较，直到电荷泵476的输出基本上等于期望的电压电平。用于产生VBB1、VBB2、VPP1和VPP2的图24的这样的部件分别是本领域内的普通技术人员公知的。

在具有装置460的存储器的测试期间，确定是否具有耦接到第一电压源VBB1/VSS或耦接到第二电压源VBB2/VSS的共用电容器202的存储器性能较好。控制信号PS被设置使得共用电容器202耦接到第一和第二电压源VBB1/VSS和VBB2/VSS的所选择的一个而产生存储器的较好性能。

对于图7、11、14、16、18、21和23的每个实施例，在本发明的一个实施例中，在控制信号发生器222或330内设置诸如熔丝、焊盘或MRS译码器的元件的特性，用于指示在半导体器件的制造的晶片阶段或封装阶段期间的控制信号PS或X4、X8和X16的逻辑状态。参见图25，具有图7、11、14、16、18、21或23的装置的半导体器件被制造为在半导体晶片502的一个小片内的集成电路。

在制造这样的集成电路后，半导体晶片502被置于测试系统504中。测试系统504确定所选择的一个电压源，用于将共用电容器202与其耦接以获得半导体器件的最佳性能。

术语“晶片阶段”指当在半导体晶片502上的所述电路小片还未被切割为独立的小片时在半导体器件的制造中的阶段。在本发明的一个实施例中，在控制信号发生器222或330中设置熔丝、焊盘或MRS译码器的特性，用于指示在晶片阶段期间在半导体晶片502上的每个半导体器件的控制信号PS或X4、X8和X16的逻辑状态。

作为替代，术语“封装阶段”指在半导体晶片502上的所述小片已经被切割为独立的切片——它被置于相应的集成电路封装件506中——之后在半导体器件的制造中的阶段。在本发明的另一个实施例中，在控制信号发生器222或330中设置熔丝、焊盘或MRS译码器的特性，用于指示在封装阶段期间在IC封装件506内的半导体器件的控制信号PS或X4、X8和X16的逻辑状态。

因此，在控制信号发生器222或330中设置熔丝、焊盘或MRS译码器的特性，用于指示在晶片阶段或封装阶段的测试期间控制信号PS或X4、X8和X16的逻辑状态。结果，在客户对于半导体器件的通常操作之前，半导体器件的性能被增强。

以这种方式，共用电容器202的去耦电容被分布在多个电压源之间，用于诸如存储器的半导体器件的增强的性能。上述仅仅是举例而言，不意味着是限定性的。例如，在此使用的元件的任何数量、诸如电压源的数量和共用电容器的数量仅仅是举例而言。

另外，已经说明了本发明应用到诸如DRAM的存储器中。但是，本发明可以有益地被应用到任何其他类型的半导体器件。

本发明仅仅由下述权利要求及其等效物所限定的那样进行限定。

Claims (35)

1.一种用于在半导体器件中提供电压的装置，包括：

多个电压源，每个耦接在相应的高和低节点之间，所述高节点包括至少两个相异的节点，所述低节点包括至少两个相异的节点；

至少一个共用电容器；和

开关网络，用于将所述共用电容器耦接到所选择的一个电压源的相应的高和低节点。

2.按照权利要求1的装置，其中每个电压源具有各自的初始去耦电容器，它耦接在相应的高和低节点之间。

3.按照权利要求1的装置，其中共用电容器和开关网络形成集成电路的一部分。

4.按照权利要求3的装置，其中所述电压源在所述集成电路外部。

5.按照权利要求3的装置，其中所述电压源在所述集成电路内部。

6.按照权利要求3的装置，其中所述集成电路是存储器。

7.按照权利要求1的装置，其中开关网络包括多个晶体管，每个随着控制信号导通和关断。

8.按照权利要求7的装置，还包括：

至少一个熔丝电路，用于产生控制信号。

9.按照权利要求8的装置，其中共用电容器和开关网络是集成电路的一部分，其中在熔丝电路中的熔丝闭合或断开，用于在制造集成电路的晶片阶段期间确定所选择的一个电压源。

10.按照权利要求7的装置，其中共用电容器和开关网络是集成电路的一部分，并且其中通过存储器的模式寄存器集译码器来产生控制信号。

11.按照权利要求10的装置，其中存储器控制器被编程来向模式寄存器集译码器提供信号，用于在制造集成电路的晶片阶段或封装阶段期间确定所选择的一个电压源。

12.按照权利要求7的装置，还包括：

至少一个焊盘电路，用于输出控制信号。

13.按照权利要求12的装置，其中共用电容器和开关网络是集成电路的一部分，并且其中至少一个焊盘被偏置或浮置，用于在制造集成电路的晶片阶段期间确定所选择的一个电压源。

14.一种用于提供电压的装置，包括：

数据充电电压源，其作为用于充电半导体器件的至少一个输出的电压源；

多个共用去耦电容器；以及

开关网络，用于根据半导体器件的位结构来将可变数量的共用去耦电容器耦接到数据充电电压源。

15.按照权利要求14的装置，还包括：

多个电压源，其中包括数据充电电压源，其中每个电压源具有在相应的高和低节点之间耦接的相应的初始去耦电容器。

16.按照权利要求14的装置，其中共用去耦电容器和开关网络是半导体器件的一部分。

17.按照权利要求14的装置，其中开关网络包括多个晶体管，每个随着控制信号导通和关断。

18.按照权利要求17的装置，还包括：

至少一个熔丝电路，用于产生控制信号。

19.按照权利要求17的装置，其中半导体器件是存储器，其中通过存储器的MRS译码器来产生控制信号。

20.按照权利要求17的装置，还包括：

至少一个焊盘电路，用于产生控制信号。

21.一种用于在半导体器件中分布去耦电容的装置，包括：

多个电压源，每个耦接在相应的高和低节点之间，所述高节点包括至少两个相异的节点，所述低节点包括至少两个相异的节点；

至少一个共用电容器；

开关网络，用于将共用电容器耦接到多个电压源的所选择的一个的相应的高和低节点；以及

控制信号发生器，具有在半导体器件的制造的晶片阶段或封装阶段期间被设置的部件，用于指示所选择的一个电压源。

22.按照权利要求21的装置，其中控制信号发生器是熔丝电路，它具有在晶片阶段期间闭合或断开的熔丝，用于指示所选择的一个电压源。

23.按照权利要求21的装置，其中控制信号发生器是具有焊盘的焊盘电路，所述焊盘在晶片阶段期间被偏置或浮置，用于指示所选择的一个电压源。

24.按照权利要求21的装置，其中半导体器件是存储器，其中控制信号发生器是MRS译码器，它译码来自存储器控制器的信号，用于指示所选择的一个电压源。

25.按照权利要求24的装置，其中，在封装阶段期间，用于指示所选择的一个电压源的信号被编程到存储器控制器中。

26.按照权利要求21的装置，其中电压源之一是数据充电电压源，用于充电半导体器件的至少一个输出。

27.按照权利要求26的装置，还包括：

多个共用电容器，其中开关网络根据半导体器件的位结构来将可变数量的共用电容器耦接到数据充电电压源。

28.按照权利要求21的装置，其中半导体器件是存储器。

29.按照权利要求28的装置，其中电压源之一是外部存储器阵列电压源VDDA/VSSA，在存储器的刷新操作期间共用电容器与其耦接。

30.按照权利要求28的装置，其中电压源之一是外部存储器阵列电压源VDDA/VSSA，在存储器的PBT并行位测试操作期间共用电容器与其耦接。

31.按照权利要求28的装置，其中电压源之一是延迟锁定环电压源VDDL/VSSL，共用电容器与其耦接，用于存储器的同步数据输出。

32.按照权利要求28的装置，其中电压源之一是锁相环电压源VDDL/VSSL，共用电容器与其耦接，用于存储器的同步数据输出。

33.按照权利要求28的装置，其中电压源之一是内部存储器阵列电压源VINTA/VSSA，在存储器的刷新或并行位测试期间共用电容器与其耦接。

34.按照权利要求28的装置，其中两个电压源的每个分别提供用于存储器的内部反向偏置电压VBB1/VSS和内部负字线电压VBB2/VSS。

35.按照权利要求28的装置，其中两个电压源的每个分别提供用于存储器的内部字线助增电压VPP1/VSS和内部隔离与均衡栅极电压VPP2/VSS。

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