JP4795670B2 - 共有ディカップリングキャパシタンス - Google Patents

Description

本発明は、半導体装置の電源に係り、特に半導体装置において、電圧源の間にディカップリングキャパシタンスを分配する装置に関する。

図１は、従来技術によるＤＲＡＭなどのメモリ装置の一例を示す。ＤＲＡＭ１０２は、メモリセルアレイ１０４を含む。図１に示すメモリセル１０６のようなメモリセルは対応するワードライン１０８と対応するビットライン１１０とに結合されている。一般的に、一つの行（ｒｏｗ）にあるメモリセルは同じワードラインに結合されており、一つの列（ｃｏｌｕｍｎ）にあるメモリセルは同じビットラインに結合されている。

ＤＲＡＭ１０２は、またアレイ１０４内にあるアクセスされるメモリセルに対応するアドレスを受信するアドレス入力バッファ１１２を含む。カラムアドレス（ＣＡ）は、アクセスされるメモリセルに対応するビットラインを活性化するためにカラムデコーダ１１４によってデコードされる。ローアドレス（ＲＡ）は、アクセスされるメモリセルに対応するワードラインを活性化するためにローデコーダ１１６によってデコードされる。

感知増幅器１１８は、メモリセルにあるデータがＩ/Ｏバッファ１２０を介して出力データ（ＤＱ）として出力される前にこのデータを増幅する。メモリ装置１０２が同期装置である場合、外部クロック信号（ＣＬＫ）は、遅延同期ループ（ＤＬＬ）１２２（又は位相同期ループ（ＰＬＬ）によって同期されたクロック信号（ＣＬＫＤＱ）に変換される。同期されたクロック信号（ＣＬＫＤＱ）は出力データ（ＤＱ）のタイミングのためにＩ/Ｏバッファ１２０によって用いられる。

コマンドデコーダ１２４は、外部コマンド信号をデコードし、メモリセルアレイ１０４内での動作を制御するために“アクティブ（ａｃｔｉｖｅ）”、“ライト（ｗｒｉｔｅ）”、“リード（ｒｅａｄ）”、“リフレッシュ（ｒｅｆｒｅｓｈ）”及び“ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）”コマンドなどの内部コマンド信号を発生させる。メモリセルアレイ１０４内で対応する動作に関するコマンドはこの技術分野の通常の知識を有する者に知られている。

メモリ装置１０２の構成ブロックは、多様な電圧源から電源を得る。メモリ装置１０２は、外部電圧源によって提供される外部電圧と内部電圧発生器１２６によって内部的に発生された内部電圧とを全部用いる。

図１と図２を参照すると、このような電圧源のそれぞれは、それぞれの高電圧−低電圧ノード対の間に結合されたそれぞれのディカップリングキャパシタを有する。第１ディカップリングキャパシタ１３２は、第１電圧源の高電圧ノードと低電圧ノード（ＶＤＤとＶＳＳ）との間に結合されている。このような電圧源は、一般的にアレイ１０４からのデータ経路を提供する周辺回路のために用いられる。

第２ディカップリングキャパシタ１３４は、第２電圧源の高電圧ノードと低電圧ノード（ＶＤＤＱとＶＳＳＱ）との間に結合されている。このような電圧源は、一般的に出力（ＤＱ）を充電/放電するためＩ/Ｏバッファ１２０内で用いられる。第３ディカップリングキャパシタ１３６は、第３電圧源の高電圧ノードと低電圧ノード（ＶＤＤＡとＶＳＳＡ）との間に結合されている。このような電圧源は、一般的にメモリセルアレイ１０４の内部で用いられたり感知増幅器１１８のために用いられる。

第４ディカップリングキャパシタ１３８は、第４電圧源の高電圧ノードと低電圧ノード（ＶＤＤＬとＶＳＳＬ）との間に結合されている。このような電圧源は、一般的に遅延同期ループ１２２によって用いられる。ディカップリングキャパシタ（１３２，１３４，１３６及び１３８）は、外部電圧源（ＶＤＤ/ＶＳＳ，ＶＤＤＱ/ＶＳＳＱ，ＶＤＤＡ，ＶＳＳＡ，及びＶＤＤＬ/ＶＳＳＬ）のために形成される。

第５ディカップリングキャパシタ１４０は、第５電圧源の高電圧ノードと低電圧ノード（ＶＩＮＴとＶＳＳ）との間に結合されている。このような電圧は、メモリセルアレイ１０４の外部にある周辺回路のために電圧発生器１２６によって内部的に発生される。第６ディカップリングキャパシタ１４２は、第６電圧源の高電圧ノードと低電圧ノード（ＶＩＮＴＡとＶＳＳＡ）との間に結合されている。このような電圧はメモリセルアレイ１０４の内部で用いるために電圧発生器１２６によって内部的に発生される。

第７ディカップリングキャパシタ１４４は、第７電圧源の高電圧ノードと低電圧ノード（ＶＰＰとＶＳＳ）との間に結合されている。このような電圧は、ワードラインブースティング電圧又はメモリセルアレイ１０４内にあるアイソレイション部及び等化部で用いるために電圧発生器１２６によって内部的に発生される。

第８ディカップリングキャパシタ１４６は、第８電圧源の高電圧ノードと低電圧ノード（ＶＢＢとＶＳＳ）との間に結合されている。このような電圧は、メモリセルアレイ１０４内部にあるセルアクセストランジスタのバックバイアス又はワードラインプリチャージ電圧として用いるために電圧発生器１２６によって内部的に発生される。ディカップリングキャパシタ（１４０，１４２，１４４，及び１４６）は、内部的に発生される電圧源（ＶＩＮＴ/ＶＳＳ，ＶＩＮＴＡ/ＶＳＳＡ，ＶＰＰ/ＶＳＳ，及びＶＢＢ/ＶＳＳ）のために形成される。

ディカップリングキャパシタ（１３２，１３４，１３６，１３８,１４０，１４２，１４４，及び１４６）は、半導体装置１０２の集積回路の一部として製造される。このディカップリングキャパシタのそれぞれのキャパシタンスは、半導体装置の安定的な動作のために大きい方が望ましい。

例えば、図３は、二つのノード（ＶＤＤＱ，ＶＳＳＱ）の間に結合されたプルアップトランジスタ（ＭＰ１）とプルダウントランジスタ（ＭＮ１）とを有するＩ/Ｏバッファ１２０の一例を示す。感知増幅器１１８は、トランジスタ（ＭＰ１，ＭＮ１）のうち、一つをターンオンさせるために制御信号（ＤＡＴＡ＿ＵＰ，ＤＡＴＡ＿ＤＮ）を提供する。図４は、図３に示すＩ/Ｏバッファのタイミング図である。

図３と図４とを参照すると、充電時間区間１５２で、プルアップトランジスタ（ＭＰ１）は、出力（ＤＱ）を高電圧（ＶＤＤＱ）で充電するためにターンオンされる。その後、放電時間区間において、プルダウントランジスタ（ＭＮ１）は出力（ＤＱ）を低電圧（ＶＳＳＱ）に充電するためにターンオンされる。充電/放電の時間区間（１５２，１５４）において、二つのノード（ＶＤＤＱ，ＶＳＳＱ）での電圧レベルは意図したレベルから外れる。このような偏差のため、充電/放電時間の区間（１５２，１５４）においてＤＱ信号は希望しないジッターを有する可能性もある。

充電/放電時間の区間（１５２，１５４）において、ＶＤＤＱとＶＳＳＱとの希望しない偏差とＤＱの希望しないジッタとはＶＤＤＱとＶＳＳＱとの間に更に高いキャパシタンスを有するディカップリングキャパシタ１３４を結合することで最小化される。また、ディカップリングキャパシタ（１３２，１３４，１３６，１３８，１４０，１４２，１４４，及び１４６）それぞれのキャパシタンスは半導体装置１０２のより安定的な動作のために大きな値を有することが望ましい。しかし、ディカップリングキャパシタのための大きいキャパシタンスは、半導体装置１０２の集積回路の面積を増加させるため望ましくない。

図５を参照すると、特許文献１には調節キャパシタ１０を第１電圧源（Ｖｅｘｔ）と第２電圧源（Ｖｄｄ）のいずれかに結合するためのキャパシタンス調節部３０を開示している。電圧レベル（Ｖｅｘｔ，Ｖｄｄ）は図５の同じ接地ノード１６２に対するレベルである。

図５を更に参照すると、調節部３０は、Ｖｅｘｔと調節キャパシタ１０との間に結合された第１ＰＭＯＳＦＥＴ（ＰＭ２）と、Ｖｄｄと調節キャパシタ１０との間に結合された第２ＰＭＯＳＦＥＴ（ＰＭ３）とを含む。第１ＰＭＯＳＦＥＴ（ＰＭ２）は選択信号（ＳＥＬ）に結合されたゲートを有し、第２ＰＭＯＳＦＥＴ（ＰＭ３）はインバータ（ＩＶ５）を介して選択信号（ＳＥＬ）に結合されたゲートを有する。

図６は、図５の調節部３０の動作のためのタイミング図を示す。第１時間区間１６４と第３時間区間１６８とにおいて、ＳＥＬ信号は、論理“ハイ”状態であるため、第２ＰＭＯＳＦＥＴ（ＰＭ３）はターンオンされる。ここで、メモリ装置のプリチャージ動作のために調節キャパシタ１０はＶｄｄに結合される。第２時間区間１６６において、ＳＥＬ信号は論理“ロー”の状態であるため、第１ＰＭＯＳＦＥＴ（ＰＭ２）はターンオンされる。ここで、メモリ装置のリード動作のために調節キャパシタ１０はＶｅｘｔに結合される。

図５と図６に示す従来技術において、電圧源（Ｖｅｘｔ，Ｖｄｄ）は同じ接地ノード１６２に対する電圧レベルを有するのでノイズが多く発生する問題点がある。また、図５と図６に示す従来技術において、調節キャパシタ１０のキャパシタンスの分配は、メモリ装置の動作モードによってメモリ装置の動作期間に、電圧（Ｖｅｘｔ，Ｖｄｄ）の間で変化する。しかし、このような分配は必ずしもメモリ装置の最善の性能をもたらすものではない。

従って、半導体装置の更に低いノイズと更に高い性能のために、共有キャパシタのキャパシタンスを分配するための他のメカニズムが要求される。
韓国特許出願特２０００−００３７２３４号

本発明は、前述した従来の問題点を解決するためになされたもので、その目的は、互いに類似する電圧値を有する二つの電源にそれぞれ連結されたディカップリングキャパシタンスを選択的に調節することができる電源供給装置を提供することにある。

本発明の他の目的は、半導体メモリ装置の不良率を低下させることができる電源供給装置を提供することにある。
本発明のまた他の目的は、最小のチップのサイズを有してディカップリングキャパシタでのノイズを低下させることができる電源供給装置を提供することにある。

本発明の一つの実施例では、半導体装置に用いられる複数の電圧源のそれぞれは、それぞれの高電圧ノードと低電圧ノードとの間に連結されている。電圧源の高電圧ノードは、少なくとも二つの別個のノードを含み、電圧源の低電圧ノードは少なくとも二つの別個のノードを含む。また、共有キャパシタを電圧源のうち、選択された一つのためのそれぞれの高電圧ノードと低電圧ノードとに結合するために、スイッチングネットワークが電圧源と少なくとも一つの共有キャパシタとに結合されている。このような電圧源に対する別個の高電圧ノードと低電圧ノードとは電圧源に更に低いノイズを発生させる。

本発明の他の一実施例で、スイッチングネットワークは、制御信号によってオン又はオフされる複数のトランジスタで構成されている。半導体装置の製造のためのウエハ段階において、選択された一つを決定するためにヒューズ回路内にあるヒューズは切断されない。

選択的に、共有キャパシタとスイッチングネットワークとがメモリ装置の一部である場合、制御信号はメモリ装置のＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）デコーダによって発生される。その場合、メモリ装置を製造するためのウエハ段階又はパッケージ段階において、電圧源のうちの選択された一つを決定するために、メモリコントローラは信号をＭＲＳデコーダに提供するようプログラムされる。

本発明のまた他の実施例で、メモリ装置を製造するためのウエハ段階又はパッケージ段階において、電圧源のうちに選択された一つを決定するために、ボンディングパッド回路内にあるボンディングパッドはバイアス又はフローティングされる。

このように、テストの期間に半導体装置の性能を向上させるために電圧源のうち、選択された一つが決定される。半導体装置の一般的な動作の前にウエハ段階又はパッケージ段階において、客によって電圧源のうち、選択された一つに共有キャパシタの結合が行われる。

本発明のまた他の一実施例で、複数の共有キャパシタを有する半導体装置の少なくとも一つの出力を充電するためにデータチャージ電圧源が用いられる。スイッチングネットワークは半導体装置のビット構造によって複数の共有キャパシタをデータチャージ電圧源に結合させる。このように、更に多い数の出力ピンを有するビット構造に対して、更に高いディカップリングキャパシタがデータチャージ電圧源に結合される。

前述したように、本発明による電圧供給装置は互いに類似の電圧値を有する二つの電源にそれぞれ連結されたディカップリングキャパシタンスを選択的に調節することができ、半導体メモリ装置の不良率を低下させることができ、チップのサイズを減らすことができる。

以下、添付した図面と以下の本発明の詳細な説明とを参照することにより、本発明の異なる特徴と長所とを更に理解することができる。
ここに参照された図面は、説明を明瞭にするためのものであって、必ずしもスケールを正確に示すものではない。図１乃至２９の同一又は類似の構成要素には、同一の番号が付されている。

図７は、電圧の間に共有キャパシタ２０２のキャパシタンスの分配し、複数の電圧を提供するための装置の回路図を示す。第１電圧源は、高電圧ノード（ＶＤＤ）と低電圧ノード（ＶＳＳ）との間に結合された第１初期ディカップリングキャパシタ２０４を有する。また、第２電圧源は、高電圧ノード（ＶＤＤＱ）と低電圧ノード（ＶＳＳＱ）との間に結合された第２初期ディカップリングキャパシタ２０６を有する。本発明の一つの実施例で、高電圧ノード（ＶＤＤ，ＶＤＤＱ）は確かに異なる二つのノードであり、低電圧ノード（ＶＳＳ，ＶＳＳＱ）は確かに異なる二つのノードである。

図７を参照すると、装置２００は、電圧源（ＶＤＤ/ＶＳＳ，ＶＤＤＱ/ＶＳＳＱ）と共有キャパシタ２０２との間に結合されたスイッチングネットワーク２０８を含む。スイッチングネットワーク２０８は第１高電圧ノード（ＶＤＤ）と共有キャパシタ２０２の第１ノード２１８との間に結合された第１ＰＭＯＳＦＥＴ２１０を含む。第１ＮＭＯＳＦＥＴ２１２は、第１低電圧ノード（ＶＳＳ）と共有キャパシタ２０２の第２ノード２２０との間に結合されている。第２ＰＭＯＳＦＥＴ２１４は、第２高電圧ノード（ＶＤＤＱ）と共有キャパシタ２０２の第１ノード２１８との間に結合されている。第２ＮＭＯＳＦＥＴ２１６は、第２電圧ノード（ＶＳＳＱ）と共有キャパシタ２０２の第２ノード２２０との間に結合されている。

第１ＰＭＯＳＦＥＴ２１０と第２ＮＭＯＳＦＥＴ２１６とは、第１制御信号（ＰＳ）に結合されている。第１ＮＭＯＳＦＥＴ２１２と第２ＰＭＯＳＦＥＴ２１４とは第１制御信号（ＰＳ）の反転信号である第２制御信号（/ＰＳ）に結合されている。図７を参照すると、装置２００は、第１制御信号（ＰＳ）を発生させるための制御信号発生器２２２、及び第２制御信号（/ＰＳ）を発生させるためのインバータ２２４を含む。

例えば、電圧源（ＶＤＤ/ＶＳＳ，ＶＤＤＱ/ＶＳＳＱ）は、図１のメモリ装置１０２のような半導体装置に使用される。その場合、本発明の一実施例によると、図７の装置２００の構成要素は半導体装置の集積回路の一部として製造される。図１と図７とを参照すると、ＶＤＤ/ＶＳＳは、一般的にメモリセルアレイ１０４からのデータ経路を提供する周辺回路に用いられる。ＶＤＤＱ/ＶＳＳＱは、一般的に出力（ＤＱ）を充電/放電するためのＩ/Ｏバッファ１２０内で用いられる。

制御信号（ＰＳ，/ＰＳ）は、共有キャパシタ２０２を電圧源（ＶＤＤ/ＶＳＳ又はＶＤＤＱ/ＶＳＳＱ）のうちの選択された一つに結合するために発生する。図８は、ヒューズ２２６を用いるヒューズ回路２２３を含む制御信号発生器２２２の一例を示す。ヒューズ回路２２３は、高電圧ノード（ＶＤＤ）とヒューズ２２６の第１ノード２２９との間に結合されたＰＭＯＳＦＥＴ２２８を含む。ＮＭＯＳＦＥＴ２３０は低電圧ノード（ＶＳＳ）とヒューズ２２６の第２ノード２３２との間に結合される。

ヒューズ回路２２３も、ヒューズ２２６の第１ノード２２９に結合されたインバータ（２３６，２３８）で構成されたラッチ２３４を含む。ラッチ２３４の出力は制御信号（ＰＳ）を発生する。初期化信号発生器２４０は、パワーアップの後に論理“ハイ”の状態である電圧（ＶＣＣＨ）を発生させる。ヒューズ回路２２３と初期化信号発生器２４０とは制御信号発生器２２２を形成する。

ヒューズ回路２２３の動作期間に、ヒューズ２２６が切断され、オープン回路になると、信号（ＰＳ）は論理“ロー”の状態になる。選択的に、ヒューズ２２６が切断されないと、信号（ＰＳ）は論理“ハイ”の状態になる。ここで、以下に説明するように、ヒューズ２２６は、装置２００を有する集積回路を製造するためのウエハ段階において、信号（ＰＳ）の論理状態を設定するために、切断された状態又は切断されない状態で残るようになる。

信号（ＰＳ）が論理“ロー”の状態であるとき、第１電圧源（ＶＤＤ/ＶＳＳ）が選択されて共有キャパシタ２０２に結合される。信号（ＰＳ）が論理“ハイ”の状態であるとき、第２電圧源（ＶＤＤＱ/ＶＳＳＱ）が選択されて共有キャパイシタ２０２に結合される。

図９は、メモリ装置のコマンドデコーダ２４４に入るコマンド信号から信号（ＰＳ）を発生させるＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）デコーダ２４２を示す。その場合、ＭＲＳデコーダ２４２は制御信号発生器として動作する。図１と図９とを参照すると、ＭＲＳデコーダ２４４は、図１のコマンドデコーダ１２４と類似する。

コマンド信号（又はアドレス信号）は、ＭＲＳデコーダ２４２から信号（ＰＳ）の論理状態を設定するためにメモリ装置のコントローラによって提供される。一般的にＤＲＡＭのためのＭＲＳデコーダは、この技術分野の通常の知識を有する者に知られている。ＤＲＡＭのためのメモリコントローラは、以下に説明するように、装置２００を有するＤＲＡＭの製造のためのウエハ段階又はパッケージ段階において、信号（ＰＳ）の論理信号を設定するためにプログラムされる。

図１０は、信号（ＰＳ）を発生させるためにボンディングパッド２５２を用いるボンディングパッド回路２５０を示す。ボンディングパッド回路２５０は、ボンディングパッド２５２、及び第２抵抗２５８を介してＶＤＤに結合されたゲートを有するＮＭＯＳＦＥＴ２５６の間に結合された第１抵抗２５４を含む。ＮＭＯＳＦＥＴ２５６とＰＭＯＳＦＥＴ２６０のドレイン同士は、インバータのチェーン（２６２，２６４，２６６）に共に結合されている。ＰＭＯＳＦＥＴ２６０は、ＶＤＤに結合されたソースとＶＳＳに結合されたゲートとを有する。インバータ２６６の出力は信号（ＰＳ）を発生させる。

ボンディングパッド２５２がＶＤＤの入力を受けたり、フローティングされているとき、信号（ＰＳ）は論理“ロー”の状態に設定される。選択的に、ボンディングパッド２５２がＶＳＳの入力を受けると、信号（ＰＳ）は論理“ハイ”の状態に設定される。

ここで、以下に説明するように、ボンディングパッド２５２とボンディングパッド回路２５０とは制御信号発生回路２２２を形成する。装置２００を有する集積回路を製造するためのウエハ段階において、信号（ＰＳ）の論理状態を決定するために、ボンディングパッド２５２のバイアスが設定される。

図１１は、半導体装置のビット構造によって複数の共有キャパシタをデータ充電電圧源（即ち、ＶＤＤＱ/ＶＳＳＱ）に結合するための本発明の他の実施例による装置３００の回路図を示す。図７と図１１とで同一参照番号を有する構成要素は類似の構造と機能とを有する。

図１１の装置３００は、第１共有キャパシタ３０２と第２共有キャパシタ３０４とを含む。スイッチングネットワーク３０６は、第１高電圧ノード（ＶＤＤ）と第１共有キャパシタ３０２の第１ノード３１０との間に結合された第１ＰＭＯＳＦＥＴ３０８を含む。第１ＮＭＯＳＦＥＴ３１２は第１低電圧ノード（ＶＳＳ）と第１共有キャパイシタ３０２の第２ノード３１４との間に結合されている。

第２ＰＭＯＳＦＥＴ３１６は、第１共有キャパシタ３０２の第１ノード３１０と第２共有キャパシタ３０４の第１ノード３１８との間に結合されている。第２ＮＭＯＳＦＥＴ３２０は第１共有キャパシタ３０２の第２ノード３１４と第２共有キャパシタ３０４の第２ノード３２２との間に結合されている。

第３ＰＭＯＳＦＥＴ３２４は、第２高電圧ノード（ＶＤＤＱ）と第２共有キャパシタ３０４の第１ノード３１８との間に結合されている。第３ＮＭＯＳＦＥＴ３２６は、第２低電圧ノード（ＶＳＳＱ）と第２共有キャパシタ３０４の第２ノード３２２との間に結合されている。

第１ＰＭＯＳＦＥＴ３０８のゲートは、第１制御信号（Ｘ１６）に結合されていて、第１ＮＭＯＳＦＥＴ３１２のゲートは第１制御信号の反転信号（/Ｘ１６）に結合されている。第２ＰＭＯＳＦＥＴ３１６のゲートは、第２制御信号（Ｘ８）に結合されていて、第２ＮＭＯＳＦＥＴ３２０のゲートは第２制御信号の反転信号（/Ｘ８）に結合されている。第３ＰＭＯＳＦＥＴ３２４のゲートは、第３制御信号（Ｘ４）に結合されていて、第３ＮＭＯＳＦＥＴ３２６のゲートは第３制御信号の反転信号（/Ｘ４）に結合されている。

図１１の装置３００は、制御信号（Ｘ４，/Ｘ４，Ｘ８，/Ｘ８，Ｘ１６，及び/Ｘ１６）を発生させるために、制御信号発生器３３０とインバータ（３３２，３３４，及び３３６）とを含む。図１２は、図８と同じく、パワーアップ以後、論理“ハイ”の状態であるＶＣＣＨ信号を発生させるための初期化信号発生器２４０を含む本発明の一実施例による制御信号発生器３３０を示す。

図１２の制御信号発生器３３０は、制御信号（Ｘ４，Ｘ８，及びＸ１６）のそれぞれに対するヒューズ回路（２２３Ａ，２２３Ｂ，及び２２３Ｃ）を含む。ヒューズ回路（２２３Ａ，２２３Ｂ，及び２２３Ｃ）は、それぞれ図８のヒューズ回路２２３と同じく、制御信号（Ｘ４，Ｘ８，及びＸ１６）それぞれの論理状態を設定するために切断された状態又は、切断されない状態のヒューズを有する。ここで、以下に説明するように、ヒューズ回路（２２３Ａ，２２３Ｂ，及び２２３Ｃ）は、それぞれ装置３００を有する集積回路を製造するためのウエハ段階において、切断された状態又は切断されない状態になる。

図１３は、図１０のボンディングパッド回路２５０と類似のボンディングパッド回路（２５０Ａ及び２５０Ｂ）を含む本発明の一実施例による制御信号発生器を示す。第１ボンディングパッド回路２５０Ａは、第１ボンディングパッド（２５２Ａ）を含み、第２ボンディングパッド回路（２５０Ｂ）は第２ボンディングパッド（２５２Ｂ）を含む。

ボンディングパッド（２５２Ａ及び２５２Ｂ）それぞれのバイアスは、制御信号（Ｘ８）を出力するＮＯＲゲート３３８に入力される制御信号（Ｘ１６及びＸ４）それぞれの論理状態を決定する。ここで、以下に説明するように、装置３００を有する集積回路を製造するためのウエハ段階において、Ｘ４、Ｘ８、及びＸ１６の論理状態を決定するために、ボンディングパッド（２５２Ａ及び２５２Ｂ）のバイアスが設定される。

措置３００は、同時に充電/放電させることができる出力ピンの数を示すビット構造を有する半導体装置の一部である。例えば、ビット構造が出力信号（ＤＱ）のための１６個の出力ピンを同時に充電/放電させるものと仮定する。その場合に、共有キャパシタ（３０２及び３０４）はすべて第２電圧源（ＶＤＤＱ/ＶＳＳＱ）に結合される。従って、制御信号（Ｘ４及びＸ８）は論理“ロー”の状態に設定され、制御信号（Ｘ１６）は論理“ハイ”の状態に設定される。

選択的に、ビット構造が出力信号（ＤＱ）のための八つの出力ピンを同時に充電/放電させるものと仮定する。その場合に、第２共有キャパシタ３０４のみを第２電圧源（ＶＤＤＱ/ＶＳＳＱ）に結合することが望ましい。従って、制御信号（Ｘ４及びＸ１６）は、論理“ロー”の状態に設定され、制御信号（Ｘ８）は、論理“ハイ”の状態に設定される。

また、ビット構造が出力信号（ＤＱ）のための四つの出力ピンを同時に充電/放電させるものと仮定する。その場合に、共有キャパシタ（３０２及び３０４）のいずれも第２電圧源（ＶＤＤＱ/ＶＳＳＱ）に結合しないほうが望ましい。従って、制御信号（Ｘ４）は論理“ロー”状態に設定され、制御信号（Ｘ８及びＸ１６）は論理“ロー”の状態に設定される。

このように、図１１のスイッチングネットワーク３０６は、装置３００を有する半導体装置のビット構造によって多様な数の共有キャパシタ（３０２及び３０４）をデータ充電電圧源（即ち、ＶＤＤＱ/ＶＳＳＱ）に結合する。更に多い数の出力信号（ＤＱ）の出力ピンを充電/放電するために、更に多い数の共有キャパシタ（３０２及び３０４）をＶＤＤＱ/ＶＳＳＱに結合させる必要がある。

図１４は、第１電圧源（ＶＤＤ/ＶＳＳ）と第２電圧源（ＶＤＤＡ/ＶＳＳＡ）との間に結合されたスイッチングネットワークまた他の装置３５０の回路図を示す。図７と図１４とで同一参照番号を有する構成要素は類似の構造と機能とを有する。

図１５は、複数のメモリバンク（３５２及び３５４）に分れたメモリセルアレイ１０４を示す。図１５は、一般的なリード（ｒｅａｄ）/ライト（ｗｒｉｔｅ）の動作期間に活性化された一つのワードラインを示す。また、図１６はリフレッシュ動作期間に両側のメモリバンク（３５２，３５４）内にある活性化された複数のワードラインを示す。さらに、図１７は、ＰＢＴ動作期間に、メモリバンク（３５２，３５４）の一つ内にある活性化された複数のワードラインを示す。図１５、図１６、及び図１７内にあるワードラインの活性化に関する動作はこの技術分野の通常の知識を有する者に知られている。第２電圧源（ＶＤＤＡ/ＶＳＳＡ）は、図１６と図１７のリフレッシュとＰＢＴ動作期間にメモリセルアレイ１０４によって用いられる外部メモリセルアレイ電圧源である。図１４を参照すると、メモリセルアレイ１０４に対してリフレッシュ又はＰＢＴ動作が実行され、共有キャパシタ２０２が第２電圧源（ＶＤＤＡ/ＶＳＳＡ）に結合されるには、信号（ＰＳ）は論理“ハイ”状態に設定されなければならない。複数のワードラインが第２電圧源（ＶＤＤＡ/ＶＳＳＡ）に結合されているので、共有キャパシタ２０２によって増加されたディカップリングキャパシタは、リフレッシュ又はＰＢＴ動作期間に安定度を増加させる。

図１８は、第１電圧源（ＶＩＮＴ/ＶＳＳ）と第２電圧源（ＶＩＮＴＡ/ＶＳＳＡ）との間に結合されたスイッチングネットワーク２０８を有するさらに他の装置の回路図を示す。図１４と図１８とで同一参照番号を有する構成要素は類似の構造と機能とを有する。

図１８で、第２電圧源（ＶＩＮＴＡ/ＶＳＳＡ）は、図１６と図１７のリフラッシュ又はＰＢＴ動作期間にメモリセルアレイ１０４に用いられる内部メモリセルアレイ電圧源である。従って、メモリセルアレイ１０４に対してリフレッシュ又はＰＢＴ動作が実行され、共有キャパシタ２０２が第２電圧源（ＶＩＮＴＡ/ＶＳＳＡ）に結合されるには、信号（ＰＳ）は論理“ハイ”の状態に設定されなければならない。第１電圧源（ＶＩＮＴ/ＶＳＳ）はメモリセルアレイ１０４の外部にある周辺回路によって用いられる。

第１及び第２電圧（ＶＩＮＴ/ＶＳＳ）は、例えば図１９に示すのと同じ電圧発生器１２６によって内部的に発生される。図１９を参照すると、ＶＲＥＦ発生器３６２は、ＶＲＥＦＰ発生器３６４及びＶＲＥＦＡ発生器３６６のための主基準電圧（ＶＲＥＦ）を発生させる。ＶＲＥＦＰ発生器３６４は、ＶＲＥＦから周辺基準電圧（ＶＲＥＦＰ）を発生させ、ＶＲＥＦＡ発生器３６６はＶＲＥＦからアレイ基準電圧（ＶＲＥＦＡ）を発生させる。

また、図１９を参照すると、第１演算増幅器３６８と第１ＰＭＯＳＦＥＴ３７０とは、実質的にＶＲＥＦＰと同じＶＩＮＴを発生させる。同じく、第２演算増幅器３７２と第２ＰＭＯＳＦＥＴ３７４とは実質的にＶＲＥＦＡと同じＶＩＮＴＡを発生させる。ＶＩＮＴとＶＩＮＴＡとを発生させるための図１９の構成要素は、この技術分野の通常の知識を有する者に知られている。

図２０は、第１電圧源（ＶＤＤ/ＶＳＳ）と第２電圧源（ＶＤＤＬ/ＶＳＳＬ）との間に結合されたスイッチングネットワークを有するさらに他の装置３８０の回路図を示す。図７と図２０とで同一参照番号を有する構成要素は類似の構造と機能とを有する。

第２電圧源（ＶＤＤＬ/ＶＳＳＬ）は、外部クロック信号（ＣＬＫ）から同期されたクロック信号（ＣＬＫＤＱ）を発生させるためにＤＬＬ（又はＰＬＬ）１２２によって用いられる遅延同期ループ（又は移送同期ループ）電圧源である。図１と図２０を参照すると、同期されたクロック信号（ＣＬＫＤＱ）が半導体のメモリ装置によって用いられるには、スイッチングネットワーク２０８は共有キャパシタ２０２を第２電圧源（ＶＤＤＬ/ＶＳＳＬ）に結合しなければならない。

図２１は、位相検出器３８２、可変遅延部３８４、及び出力信号（ＤＱ）のためのデータ出力経路のレプリカ３８６を含む一実施例による遅延同期ループ（ＤＬＬ）１２２を示す。図２１の同期されたクロック信号（ＣＬＫＤＱ）を発生させるためのＤＬＬ１２２とＤＬＬ１２２の構成要素とはこの技術分野の通常の知識を有している者に知られている。

図２２は、位相検出器３８８、電圧制御発振器（ＶＣＯ）３９０、及び低域通過フィルター（ＬＰＦ）３９２を含む一実施例による位相同期ループ（ＰＬＬ）の回路図を示す。図２２の同期されたクロック信号（ＣＬＫＤＱ）を発生させるためのＰＬＬ１２２とＰＬＬ１２２の構成要素とは、この技術分野の通常の知識を有している者に知られている。

図２１のＤＬＬ１２２又は図２２のＰＬＬ１２２の構成要素は電圧源（ＶＤＤＬ/ＶＳＳＬ）から電源を得る。高電圧ノード（ＶＤＤＬ）と低電圧ノード（ＶＳＳＬ）との両端の全体のディカップリングキャパシタンスが増加すると、同期されたクロック信号（ＣＬＫＤＱ）のジッタは減少する。図２０で、共有キャパシタ２０２を第２電圧源（ＶＤＤＬ/ＶＳＳＬ）に結合して、同期されたクロック信号（ＣＬＫＤＱ）を半導体メモリ装置に用いるには、信号（ＴＥＳＴ）（図７のＰＳに対応）は、論理“ハイ”の状態に設定しなければならない。

図２３は、ワードライン１０８とビットライン１１０とに結合された図１のメモリセル１０６を示す。メモリセル１０６は、セルアクセストランジスタ４０２、及びトランジスタ４０２と電圧源（ＶＰ）との間に結合された電荷充電キャパシタ４０４で構成されている。メモリセル１０６は、この技術分野の通常の知識を有している者に知られたＤＲＡＭにある一般的なものである。

図２３を参照すると、ビットライン１１０と反転ビットライン４０８との間に等化部４０６が結合されている。等化部４０６は、ビットライン１１０と反転ビットライン４０８との間に直列に結合された第１及び第２ＮＭＯＳＦＥＴ４１０、４１２を含む。等化部４０６は、またビットライン１１０と反転ビットライン４０８との間に結合された第３ＮＭＯＳＦＥＴ４１４を含む。ＮＭＯＳＦＥＴ（４１０，４１２，及び４１４）のゲートは等化ライン４１６に結合されている。等化部４０６は、プリチャージの動作期間にビットライン１１０と反転ビットライン４０８上の電圧を等化させるのに用いられる。

図２３を更に参照すると、分離部４１６は、感知増幅器４２２の前にビットライン１１０と反転ビットライン４０８にそれぞれ結合された第４ＮＭＯＳＦＥＴ４１８と第５ＮＭＯＳＦＥＴ４２０とを含む。第４及び第５ＮＭＯＳＦＥＴ（４１８、４２０）のゲートは分離ライン４２４に結合されている。分離部４１６は、アクセスされるメモリセル１０６を感知増幅器４２２に結合する。感知増幅器４２２はメモリセル１０６と異なるメモリセルによって共有される。他のメモリセルをアクセスするには、分離部４１６はメモリセル１０６を感知増幅器４２２から電気的に分離させる。

感知増幅器４２２は、ビットライン１１０と反転ビットライン４０８との間に直列結合された第６ＮＭＯＳＦＥＴ４２６と第７ＮＭＯＳＦＥＴ４２８とを含む。感知増幅器４２２は、またビットライン１１０と反転ビットライン４０８との間に直列結合された第１ＰＭＯＳＦＥＴ４３０と第２ＰＭＯＳＦＥＴ４３２とを含む。

第６ＮＭＯＳＦＥＴ４２６と第１ＰＭＯＳＦＥＴ４３０のゲートは共に反転ビットライン４０８に結合されており、第７ＮＭＯＳＦＥＴ４２８と第２ＰＭＯＳＦＥＴ４３２のゲートは共にビットライン１１０に結合されている。感知増幅器４２２は、中間電圧ノード（４３８，４４０）をそれぞれバイアスするための第８ＮＭＯＳＦＥＴ４３４と第３ＰＭＯＳＦＥＴ４３６とを更に含む。感知増幅器４２２はこの技術分野の通常の知識を有した者に知られたように、メモリセル１０６から受信されたデータ信号を増幅する。

図２３を更に参照すると、カラム選択部４４２は、ビットライン１１０と反転ビットライン４０８とに結合されている。カラム選択部４４２は、ＩＯ（ｉｎｐｕｔ/ｏｕｔｐｕｔ）ライン４４６、カラム選択ライン４４８、及びビットライン１１０にそれぞれ結合されたドレイン、ゲート、及びソースを有する第９ＮＭＯＳＦＥＴ４４４を含む。

カラム選択部４４２はまた、反転ＩＯライン４５２、カラム選択ライン４４８、及び反転ビットライン４０８にそれぞれ結合されたドレイン、ゲート、及びソースを有する第１０ＮＭＯＳＦＥＴ４５０を含む。カラム選択部４４２は、メモリセル１０６がアクセスされるとき、ヒットライン１１０と反転ビットライン４０８とをＩＯライン４４６と反転ＩＯライン４５２とにそれぞれ結合する。

メモリセル１０６に関する構成要素（４０６，４１６，及び４２２）はこの技術分野の通常の知識を有した者に知られている。
図２４は、第１電圧源（ＶＢＢ１/ＶＳＳ）と第２電圧源（ＶＢＢ２/ＶＳＳ）との間に結合されたスイッチングネットワーク２０８を有するまた他の装置４６０の回路図を示す。図７と図２４とで同一参照番号を有する構成要素は類似の構造と機能とを有する。

高電圧ノード（ＶＢＢ１）と低電圧（ＶＳＳ）との間の電圧は約０．７Ｖであり、高電圧ノード（ＶＢＢ２）と低電圧ノード（ＶＳＳ）との間の電圧は約０．４Ｖである。図２５は、図２３のアクセストランジスタ４０２のバックバイアスに用いられる図２４の第１電圧源（ＶＢＢ１/ＶＳＳ）を示す。

図２６は、ワードライン電圧波形４６２の待機モードの期間に、負のワードラインプリチャージ電圧に用いられる第２電圧源（ＶＢＢ２/ＶＳＳ）を示す。ワードラインは、アクティブモードの期間にはそこに印加されたＶＰＰの電圧を有し、待機モードの期間にはそこに印加されたＶＢＢ２の電圧を有する。このような電圧源（ＶＢＢ１/ＶＳＳ及びＶＢＢ２/ＶＳＳ）の使用はこの技術分野の通常の知識を有する者に知られている。

装置４６０を有する半導体措置をテストするうちに、共有キャパシタ２０２が第１電圧源（ＶＢＢ１/ＶＳＳ）と第２電圧源（ＶＢＢ２/ＶＳＳ）とのうちどこに結合されているときに更によい性能を示すかが決定される。制御信号（ＰＳ）は、共有キャパシタ２０２が第１及び第２電圧源（ＶＢＢ１/ＶＳＳ及びＶＢＢ/ＶＳＳ）のうち、選択されたいずれか一つに結合され、半導体装置が更によい性能を示すように設定される。

図２７は、第１電圧源（ＶＰＰ１/ＶＳＳ）と第２電圧源（ＶＰＰ/ＶＳＳ）との間に結合されたスイッチングネットワーク２０８を有するさらにまた他の装置の回路図を示す。図７と図２７とで
同一参照番号を有する構成要素は、類似の構造と機能とを有する。

高電圧ノード（ＶＰＰ１）と低電圧ノード（ＶＳＳ）との間の電圧は約３．５Ｖであり、高電圧ノード（ＶＰＰ２）と低電圧ノード（ＶＳＳ）との間の電圧は約３．２Ｖである。図２３を参照すると、第１電圧源（ＶＰＰ１/ＶＳＳ）はワードラインブースティング電圧として用いられ、第２電圧源（ＶＰＰ２/ＶＳＳ）は図２０の分離ライン４２４と等化ライン４１６とをバイアスするのに用いられる。このような電圧源（ＶＰＰ１/ＶＳＳ及びＶＰＰＢ２/ＶＳＳ）の使用はこの技術分野の通常の知識を有した者に知られている。

図２８は、電圧（ＶＳＳ）に対して、電圧（ＶＢＢ１，ＶＢＢ２，ＶＰＰ１，及びＶＰＰ２）を発生させるための電圧発生器１２６の一例を示す図である。図２８の電圧発生器１２６は、電圧レベル検出器４７２、発振器４７４、及びチャージポンプ４７６を含む。電圧（ＶＢＢ１，ＶＢＢ２，ＶＰＰ１，及びＶＰＰ２）のうちいずれか一つに対する希望する電圧レベルが電圧レベル検出器４７２に示される。

チャージポンプ４７６は、電圧（ＶＢＢ１，ＶＢＢ２，ＶＰＰ１，及びＶＰＰ２）のうち一つを発生させる。チャージポンプ４７６の出力はチャージポンプ４７６の出力が希望する電圧レベルと実質的に同じくなるように発振器４７４を制御する電圧レベル検出器４７２によって希望する電圧レベルと比較される。ＶＢＢ１，ＶＢＢ２，ＶＰＰ１，及びＶＰＰ２を発生させるための図２８の構成要素はこの技術分野の通常の知識を有した者に知られている。

装置４６０を具備したメモリ装置をテストするうちに、共有キャパシタ２０２が第１電圧源（ＶＢＢ１/ＶＳＳ）と第２電圧源（ＶＢＢ２/ＶＳＳ）とのうち、どこに結合されているとき更によい性能を示すかが決定される。制御信号（ＰＳ）は、共有キャパシタ２０２を第１及び第２電圧源（ＶＢＢ１/ＶＳＳ及びＶＢＢ２/ＶＳＳ）のうち、選択されたいずれか一つに結合し、半導体装置が更によい性能を示すように設定する。

図７、１１、１４、１８、２０、２４、及び２７の実施例のそれぞれに対して、ヒューズ、ボンディングパッド、又はＭＲＳデコーダのような構成要素の特性は、半導体装置の製造のためのウエハ段階又はパッケージ段階において、信号（ＰＳ，Ｘ４，Ｘ８，及びＸ１６）の論理状態を示すように制御信号発生器（２２２又は３３０）内で設定される。図２９を参照すると、図７、１１、１４、１８、２０、２４又は２７の装置を有する半導体装置は、半導体ウエハ５０２のダイ（ｄｉｅ）内にある集積回路として製造される。このような集積回路を製造した後、半導体ウエハ５０２は、テストシステム５０４内に移される。テストシステム５０４は、半導体装置が一番よい性能を示すことができるように、共有キャパシタ２０２を結合するために電圧源のうち選択された一つを決定する。

“ウエハ段階”という用語は、半導体ウエハ５０２が個別ダイに分れる前の半導体装置の製造段階を称する。本発明の一つの実施例で、ヒューズ、ボンディングパッド、又はＭＲＳデコーダのような構成要素の特性は、ウエハ段階において、半導体ウエハ５０２上の半導体装置のそれぞれに対して信号（ＰＳ，Ｘ４，Ｘ８，及びＸ１６）の論理状態を示すように制御信号発生器（２２２又は３３０）内で設定される。

また、“パッケージ段階”という用語は半導体ウエハ５０２が個別ダイに分れてそれぞれのＩＣ（集積回路）パッケージ５０６内に移された後の半導体装置の製造段階を称する。本発明の他の一つの実施例で、ヒューズ、ボンディングパッド、又はＭＲＳデコーダのような構成要素の特性は、パッケージ段階において、ＩＣパッケージ５０６内にある半導体装置に対して信号（ＰＳ，Ｘ４，Ｘ８，及びＸ１６）の論理状態を示すように制御信号発生器（２２２又は３３０）内に設定される。

従って、ヒューズ、ボンディングパッド、又はＭＲＳデコーダのような構成要素の特性は、半導体装置の製造のためのウエハ段階又はパッケージ段階でテストするうちに、信号（ＰＳ，Ｘ４，Ｘ８，及びＸ１６）の論理状態を示すように、制御信号発生器（２２２又は３３０）内に設定される。結果的に、ユーザが半導体装置を用いる前に半導体装置の性能は増加される。

このように、共有キャパシタ２０２のディカップリングキャパシタンスは、メモリ装置などの半導体装置の性能を増加させるように複数の電圧源の間に分配される。前述した内容は一例として記述されたが、本発明はこれによって制限を受けない。例えば、ここで用いられた電圧源の数と、共有キャパシタの数と同じ構成要素の数は、一例として用いられただけである。

また、本発明は、ＤＲＡＭなどのメモリ装置内においての応用について記述されている。しかし、本発明は他の任意の種類の半導体装置に役に立つように適用しうる。本発明は、請求の範囲とそれの均等物内で定義されたもののみで制限される。

以上、本発明の実施例を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

従来技術によるＤＲＡＭなどのメモリ装置を示すブロック図である。 図１のメモリ装置のための複数の電圧源それぞれの高電圧ノードと低電圧ノード両端に結合された従来技術によるディカップリングキャパシタを示す図である。 出力（ＤＱ）を充電/放電するための電圧ノード（ＶＤＤＱ及びＶＳＳＱ）の間に結合された従来技術によるＩ/Ｏバッファを示す図である。 図３に示す従来技術によるＩ/Ｏバッファのタイミング図である。 同一接地ノードに対して二つの異なる電圧源の間に調節キャパシタの結合を制御する従来技術によるキャパシタ制御部を示す図である。 図５に示す従来技術による制御部のタイミング図である。 半導体装置の電圧源の間に共有されたキャパシタンスを分布させるためのスイッチングネットワークの回路図である。 図７のスイッチングネットワークを制御するための本発明によるヒューズ回路を示す図である。 図７のスイッチングネットワークを制御するためのメモリ装置のコマンドデコーダ内にある本発明の一つの実施例によるＭＲＳデコーダを示す図である。 図７のスイッチングネットワークを制御するための本発明の一実施例によるボンディングパッド回路を示す図である。 半導体装置のビット構造によって複数の共有キャパシタをデータ充電電圧源に結合するための本発明の実施例によるスイッチングネットワークの回路図である。 図１１のスイッチングネットワークを制御するためにヒューズを用いる本発明の一実施例による制御信号発生器を示すブロック図である。 図１１のスイッチングネットワークを制御するためにボンディングパッドを用いる本発明の一実施例による制御信号発生器を示すブロック図である。 ＶＤＤ/ＶＳＳとＶＤＤＡ/ＶＳＳＡとの間に結合されたスイッチングネットワークを有する図７の回路を示す本発明の一実施例による回路図である。 メモリ装置の一般的なリード/ライト動作、リフラッシュ動作、及び並列ビットテスト動作に対して活性化された他のワードラインを示す図である。 メモリ装置の一般的なリード/ライト動作、リフラッシュ動作、及び並列ビットテスト動作に対して活性化された他のワードラインを示す図である。 メモリ装置の一般的なリード/ライト動作、リフラッシュ動作、及び並列ビットテスト動作に対して活性化された他のワードラインを示す図である。 ＶＩＮＴ/ＶＳＳとＶＩＮＴＡ/ＶＳＳとの間に結合されたスイッチングネットワークを有する図７の回路を示す本発明の一実施例による回路図である。 図１８のＶＩＮＴ/ＶＳＳとＶＩＮＴＡ/ＶＳＳを発生させるための電圧発生器の一例を示す図である。 ＶＤＤ/ＶＳＳとＶＤＤＬ/ＶＳＳＬとの間に結合されたスイッチングネットワークを有する図７の回路を示す本発明の一実施例による回路図である。 図２０の電圧源（ＶＤＤＬ/ＶＳＳＬ）を用いる遅延同期ループと位相同期ループとを示す本発明の一実施例による回路図である。 図２０の電圧源（ＶＤＤＬ/ＶＳＳＬ）を用いる遅延同期ループと位相同期ループとを示す本発明の一実施例による回路図である。 従来の技術によるメモリセル、等化部、孤立部、感知増幅器、及びカラム選択部の回路図である。 ＶＢＢ１/ＶＳＳとＶＢＢ２/ＶＳＳとの間に結合されたスイッチングネットワークを有する図７の回路を示す本発明の一実施例による回路図である。 従来のメモリ装置に図２４のＶＢＢ１/ＶＳＳの使用を示す図である。 従来のメモリ装置に図２４のＶＢＢ２/ＶＳＳの使用を示す図である。 ＶＰＰ１/ＶＳＳとＶＰＰ２/ＶＳＳとの間に結合されたスイッチングネットワークを有する図７の回路を示す本発明の一実施例による回路図である。 図２４及び図２７のＶＢＢ１/ＶＳＳ、ＶＢＢ２/ＶＳＳ、ＶＰＰ１/ＶＳＳ、及びＶＰＰ２/ＶＳＳを発生させるための電圧発生器の一例を示す図である。 スイッチングネットワークを制御する制御信号がウエハ段階又はパッケージ段階において設定される方法を示す図である。

符号の説明

１０ 調節キャパシタ
３０ キャパシタンス調節部
１０２ ＤＲＡＭ
１０４ セルアレイ
１０６ メモリセル
１０８ ワードライン
１１０ ビットライン
１１２ アドレス入力バッファ
１１４ カラムデコーダ
１１６ ローデコーダ
１１８、４２２ 感知増幅器
１２０ Ｉ/Ｏバッファ
１２４、２４４ コマンドデコーダ
１２６ 電圧発生器
１３２ 第１ディカップリングキャパシタ
１３４ 第２ディカップリングキャパシタ
１３６ 第３ディカップリングキャパシタ
１３８ 第４ディカップリングキャパシタ
１４０ 第５ディカップリングキャパシタ
１４２ 第６ディカップリングキャパシタ
１４４ 第７ディカップリングキャパシタ
１４６ 第８ディカップリングキャパシタ
１５２、１５４ 充電時間区間
１６２ 接地ノード
１６４ 第１時間区間
１６６ 第２時間区間
１６８ 第３時間区間
２００、３００、３５０、３８０、４６０ 装置
２０２ 共有キャパシタ
２０４ 第１初期ディカップリングキャパシタ
２０６ 第２初期ディカップリングキャパシタ
２０８、３０６ スイッチングネットワーク
２１０、３０８、３７０、４３０ 第１ＰＭＯＳＦＥＴ
２１２、３１２、４１０ 第１ＭＮＯＳＦＥＴ
２１４、３１６、３７４、４３２ 第２ＰＭＯＳＦＥＴ
２１６、３２０、４１２ 第２ＮＭＯＳＦＥＴ
２１８、２２９、３１０、３１８ 第１ノード
２２０、２３２、３１４、３２２ 第２ノード
２２２、３３０ 制御信号発生器
２２３ ヒューズ回路
２２４、２３６、２３８、３３２、３３４、３３６ インバータ
２２６ ヒューズ
２２８、２６０ ＰＭＯＳＦＥＴ
２３０、２５６ ＮＭＯＳＦＥＴ
２３４ ラッチ
２４０ 初期化信号発生器
２４２ ＭＲＳデコーダ
２５０ ボンディングパッド回路
２５２ ボンディングパッド
２５４ 第１抵抗
２５８ 第２抵抗
２６２、２６４、２６６ チェーン
３０２ 第１共有キャパシタ
３０４ 第２共有キャパシタ
３２４、４３６ 第３ＰＭＯＳＦＥＴ
３２６、４１４ 第３ＮＭＯＳＦＥＴ
３５２、３５４ メモリバンク
３６２ ＶＲＥＦ発生器
３６４ ＶＲＥＦＰ発生器
３６６ ＶＲＥＦＡ発生器
３６８ 第１演算増幅器
３７２ 第２演算増幅器
３８２、３８８ 位相検出器
３８４ 可変遅延部
３８６ データ出力経路のレプリカ
３９０ 電圧制御発振器
３９２ 低域通過フィルタ
４０２ セルアクセストランジスタ
４０４ 充電キャパシタ
４０６ 等化部
４０８ 反転ビットライン
４１６ 分離部
４１８ 第４ＮＭＯＳＦＥＴ
４２０ 第５ＮＭＯＳＦＥＴ
４２４ 分離ライン
４２６ 第６ＮＭＯＳＦＥＴ
４２８ 第７ＮＭＯＳＦＥＴ
４３４ 第８ＮＭＯＳＦＥＴ
４３８、４４０ 中間電圧ノード
４４２ カラム選択部
４４６、４５２ ＩＯライン
４４８ カラム選択ライン
４６２ ワードライン電圧波形
４７２ 電圧レベル検出器
４７４ 発振器
４７６ チャージポンプ
５０２ 半導体ウエハ
５０４ テストシステム
５０６ ＩＣパッケージ

Claims (27)

1. 第１高電圧ノードと第１低電圧ノードとの間に接続された第１初期ディカップリングキャパシタを有し、半導体装置の第１機能構成ブロックに電圧を供給する第１電圧源と、
   第２高電圧ノードと第２低電圧ノードとの間に接続された第２初期ディカップリングキャパシタを有し、前記半導体装置の前記第１機能構成ブロックとは異なる第２機能構成ブロックに電圧を供給する第２電圧源と、
   第１ノードと第２ノードとの間に接続された共有キャパシタと、
   前記第１ノード及び前記第２ノードを、それぞれ、前記第１高電圧ノード及び前記第１低電圧ノードに結合するか、又は、前記第２高電圧ノード及び前記第２低電圧ノードに結合するかを選択するスイッチングネットワークと、を具備し、
   前記半導体装置の性能を増加させるように前記選択を行なうことを特徴とする電圧供給装置。
2. 前記共有キャパシタと前記スイッチングネットワークとは、集積回路の一部として形成されることを特徴とする請求項１記載の電圧供給装置。
3. 前記第１電圧源と前記第２電圧源とは、
   前記集積回路の外部にあることを特徴とする請求項２記載の電圧供給装置。
4. 前記第１電圧源と前記第２電圧源とは、
   前記集積回路の内部にあることを特徴とする請求項２記載の電圧供給装置。
5. 前記集積回路は、
   メモリ装置であることを特徴とする請求項２記載の電圧供給装置。
6. 前記スイッチングネットワークは、
   制御信号によってそれぞれターンオン又はターンオフされる複数のトランジスタで構成されることを特徴とする請求項１記載の電圧供給装置。
7. 前記電圧供給装置は、
   前記制御信号を発生させるための少なくとも一つのヒューズ回路を更に具備することを特徴とする請求項６記載の電圧供給装置。
8. 前記共有キャパシタと前記スイッチングネットワークとは、集積回路の一部であり、前記ヒューズ回路内にあるヒューズは、前記集積回路の製造のためのウエハ段階において、前記第１電圧源と前記第２電圧源のうちの選択された一つを決定するために開閉することを特徴とする請求項７記載の電圧供給装置。
9. 前記共有キャパシタと前記スイッチングネットワークとは、メモリ装置の一部であり、前記制御信号は、前記メモリ装置のＭＲＳ（モードレジスタセット）デコーダによって発生させられることを特徴とする請求項６記載の電圧供給装置。
10. 前記メモリ装置の製造のためのウエハ段階又はパッケージ段階において、前記第１電圧源と前記第２電圧源のうちの選択された一つを決定するために前記ＭＲＳデコーダに信号を提供するようにメモリコントローラがプログラムされることを特徴とする請求項９記載の電圧供給装置。
11. 前記電圧供給装置は、
    前記制御信号を発生させるための少なくとも一つのボンディングパッド回路を更に具備することを特徴とする請求項６記載の電圧供給装置。
12. 前記共有キャパシタと前記スイッチングネットワークとは、集積回路の一部であり、前記集積回路の製造のためのウエハ段階において、前記第１電圧源と前記第２電圧源のうちの選択された一つを決定するために少なくとも一つのボンディング回路がバイアスされ、又はフローティングされることを特徴とする請求項１１記載の電圧供給装置。
13. 第１高電圧ノードと第１低電圧ノードとの間に接続された第１初期ディカップリングキャパシタを有し、半導体装置の第１機能構成ブロックに電圧を供給する第１電圧源と、
    第２高電圧ノードと第２低電圧ノードとの間に接続された第２初期ディカップリングキャパシタを有し、前記半導体装置の前記第１機能構成ブロックとは異なる第２機能構成ブロックに電圧を供給する第２電圧源と、
    第１ノードと第２ノードとの間に接続された共有キャパシタと、
    前記第１ノード及び前記第２ノードを、それぞれ、前記第１高電圧ノード及び前記第１低電圧ノードに結合するか、又は、前記第２高電圧ノード及び前記第２低電圧ノードに結合するかを選択するスイッチングネットワークと、
    前記第１電圧源と前記第２電圧源のうちの選択された一つを示すために、前記半導体装置のウエハ段階又はパッケージ段階において、設定される成分を有する制御信号発生器と、を具備し、
    前記半導体装置の性能を増加させるように前記選択を行うことを特徴とする電圧供給装置。
14. 前記制御信号発生器は前記第１電圧源と前記第２電圧源のうち、前記選択された一つを示すために、前記ウエハ段階において、開閉するヒューズを具備するヒューズ回路であることを特徴とする請求項１３記載の電圧供給装置。
15. 前記制御信号発生器は、前記第１電圧源と第２電圧源のうち、前記選択された一つを示すために、前記ウエハ段階において、バイアスされ、又はフローティングされるボンディングパッドを具備するボンディングパッド回路であることを特徴とする請求項１３記載の電圧供給装置。
16. 前記半導体装置は、メモリ装置であり、前記制御信号発生器は、前記第１電圧源と前記第２電圧源のうち、前記選択された一つを示すためにメモリコントローラから入力される信号をデコードするＭＲＳデコーダであることを特徴とする請求項１３記載の電圧供給装置。
17. 前記第１電圧源と前記第２電圧源のうち、前記選択された一つを示すための信号は、前記パッケージ段階において、前記メモリコントローラにプログラムされて入ることを特徴とする請求項１６記載の電圧供給装置。
18. 前記第１電圧源と前記第２電圧源のうち、一つは前記半導体装置の少なくとも一つの出力で充電するのに用いられるデータ充電電圧源であることを特徴とする請求項１３記載の電圧供給装置。
19. 前記電圧供給装置は、複数の共有キャパシタを更に具備し、前記スイッチングネットワークは、前記半導体装置のビット構造によって多様な数の前記共有キャパシタを前記データ充電電圧源に結合することを特徴とする請求項１８記載の電圧供給措置。
20. 前記半導体装置は、メモリ装置であることを特徴とする請求項１３記載の電圧供給装置。
21. 前記第１電圧源と前記第２電圧源のうち、一つは前記メモリ装置のリフレッシュ動作において、前記共有キャパシタが結合される外部メモリアレイ電圧源（ＶＤＤＡ/ＶＳＳＡ）であることを特徴とする請求項２０記載の電圧供給装置。
22. 前記第１電圧源と前記第２電圧源のうち、一つは前記メモリ装置のＰＢＴ（並列ビットテスト）動作期間に、前記共有キャパシタが結合される外部メモリアレイ電圧源（ＶＤＤＡ/ＶＳＳＡ）であることを特徴とする請求項２０記載の電圧供給装置。
23. 前記第１電圧源と前記第２電圧源のうち、一つは前記メモリ装置の同期されたデータ出力のために前記共有キャパシタが結合される遅延同期ループ電圧源（ＶＤＤＬ/ＶＳＳＬ）であることを特徴とする請求項２０記載の電圧供給装置。
24. 前記第１電圧源と前記第２電圧源のうち、一つは前記メモリ装置の同期されたデータ出力のために前記共有キャパシタが結合される位相同期ループ電圧源（ＶＤＤＬ/ＶＳＳＬ）であることを特徴とする請求項２０記載の電圧供給装置。
25. 前記第１電圧源と前記第２電圧源のうち、一つは前記メモリ装置のリフラッシュ動作又はＰＢＴ（並列ビットテスト）動作期間に、前記共有キャパシタが結合される内部メモリアレイ電圧源（ＶＩＮＴＡ/ＶＳＳＡ）であることを特徴とする請求項２０記載の電圧供給装置。
26. 前記二つの電圧源のそれぞれは、前記メモリ装置のために内部バックバイアス電圧（ＶＢＢ１/ＶＳＳ）及び内部の負ワードライン電圧（ＶＢＢ２/ＶＳＳ）をそれぞれ供給することを特徴とする請求項２０記載の電圧供給装置。
27. 前記二つの電圧源のそれぞれは、前記メモリ装置のために内部のワードラインブースティング電圧（ＶＰＰ１/ＶＳＳ）及び内部分離及び等化ゲート電圧（ＶＰＰ２/ＶＳＳ）をそれぞれ供給することを特徴とする請求項２０記載の電圧供給装置。

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