KR100611506B1 - 반도체 메모리 장치의 디커플링 커패시턴스 조절회로 - Google Patents

반도체 메모리 장치의 디커플링 커패시턴스 조절회로 Download PDF

Info

Publication number
KR100611506B1
KR100611506B1 KR1020040045429A KR20040045429A KR100611506B1 KR 100611506 B1 KR100611506 B1 KR 100611506B1 KR 1020040045429 A KR1020040045429 A KR 1020040045429A KR 20040045429 A KR20040045429 A KR 20040045429A KR 100611506 B1 KR100611506 B1 KR 100611506B1
Authority
KR
South Korea
Prior art keywords
capacitor
decoupling
power supply
control signal
terminal
Prior art date
Application number
KR1020040045429A
Other languages
English (en)
Other versions
KR20050120174A (ko
Inventor
최형찬
김치욱
정병훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040045429A priority Critical patent/KR100611506B1/ko
Priority to US10/951,053 priority patent/US7110316B2/en
Priority to TW093130810A priority patent/TWI303426B/zh
Priority to JP2004328174A priority patent/JP4795670B2/ja
Priority to DE102004059327A priority patent/DE102004059327A1/de
Priority to CNB2004100983521A priority patent/CN100505092C/zh
Publication of KR20050120174A publication Critical patent/KR20050120174A/ko
Application granted granted Critical
Publication of KR100611506B1 publication Critical patent/KR100611506B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

조절 커패시터를 사용하여 서로 비슷한 전압 값을 갖는 두 전원에 각각 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있는 디커플링 커패시턴스 조절회로가 개시되어 있다. 디커플링 커패시턴스 조절회로는 한 쌍의 제 1 전원라인들, 한 쌍의 제 2 전원라인들, 제 1 디커플링 커패시터, 제 2 디커플링 커패시터, 조절 커패시터, 및 커패시턴스 조절부를 구비한다. 한 쌍의 제 1 전원라인들은 제 1 전원전압을 공급하고, 한 쌍의 제 2 전원라인들은 제 2 전원전압을 공급하고 한 쌍의 제 1 전원라인들과 분리되어(isolated) 있다. 제 1 디커플링 커패시터는 한 쌍의 제 1 전원라인들 사이에 연결되어 있고, 제 2 디커플링 커패시터는 한 쌍의 제 2 전원라인들 사이에 연결되어 있다. 커패시턴스 조절부는 제 1 전원라인들 사이의 커패시턴스 또는 제 2 전원라인들 사이의 커패시턴스를 변화시키기 위하여, 제어신호에 응답하여 조절 커패시터의 양단을 상기 제 1 전원라인들 사이 또는 상기 제 2 전원라인들 사이에 전기적으로 연결한다. 따라서, 디커플링 커패시턴스 조절회로는 서로 비슷한 전압 값을 갖는 두 전원에 각각 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있고, 반도체 메모리 장치의 불량률을 줄일 수 있고 칩 사이즈를 줄일 수 있다.

Description

반도체 메모리 장치의 디커플링 커패시턴스 조절회로{CIRCUIT FOR CONTROLLING DECOUPLING CAPACITANCE OF A SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 DRAM 장치를 간략히 나타낸 회로도이다.
도 2는 도 1의 DRAM 장치 내에 있는 전원전압들에 연결된 디커플링 커패시터들을 나타내는 도면이다.
도 3은 도 1의 DRAM 장치내에 있는 입출력회로의 일부를 나타내는 도면이다.
도 4는 DRAM 장치의 출력 데이터와 입출력회로에 공급되는 전원전압의 파형을 함께 나타낸 도면이다.
도 5는 본 발명의 제 1 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다.
도 6은 도 5의 디커플링 커패시턴스 조절회로를 위한 제어신호 발생회로의 하나의 예를 나타내는 도면이다.
도 7은 본 발명의 제 2 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다.
도 8은 도 7의 디커플링 커패시턴스 조절회로를 위한 제어신호 발생회로의 하나의 예를 나타내는 도면이다.
도 9는 도 7의 디커플링 커패시턴스 조절회로를 위한 제어신호 발생회로의 다른 예를 나타내는 도면이다.
도 10은 본 발명의 제 3 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다.
도 11은 본 발명의 제 4 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다.
도 12는 본 발명의 제 5 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다.
도 13은 본 발명의 제 6 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다.
도 14는 본 발명의 제 7 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 디커플링 커패시턴스 조절회로에 관한 것이다.
반도체 메모리 장치를 위한 전원전압에는 여러 종류가 있다. 그리고, 각 전원전압에는 일정한 값의 전압을 유지하고 노이즈의 영향을 감소시키기 위한 디커플링 커패시터가 연결되어 있다. 도 1은 종래 기술에 따른 DRAM(Dynamic Random Access Memory) 장치를 간략히 나타낸 회로도이다. 도 1을 참조하면, DRAM 장치는 칩 외부로부터 어드레스 신호(ADDR)를 수신하여 버퍼링하는 어드레스 입력버퍼(110), 어드레스 입력버퍼(110)로부터 로우 어드레스(RA)를 수신하여 디코딩하는 로우 디코더(160), 어드레스 입력버퍼(110)로부터 칼럼 어드레스(CA)를 수신하여 디코딩하는 칼럼 디코더(170), 데이터를 저장하는 메모리 셀 어레이(190), 데이터를 증폭하는 센스앰프(180), 및 입력 또는 출력되는 데이터를 버퍼링하는 입출력 버퍼(140)를 구비한다. 또한, DRAM 장치는 외부 클럭신호(CLK)를 수신하여 동기된 클럭신호(CLKDQ)를 발생시키고 입출력 버퍼(140)에 제공하는 지연동기루프(120)를 구비한다. 지연동기루프(120) 대신에 위상동기루프(Phase-locked loop)를 사용하여 DRAM 장치의 클럭신호를 동기시킬 수도 있다. 또한, 도 1의 DRAM 장치는 칩 외부로부터 커맨드를 수신하여 액티브 신호(ACTIVE), 라이트 신호(WRITE), 리드 신호(READ), 리프레쉬 신호(REFRESH), 및 MRS(Mode Register Set) 신호를 발생시키는 커맨드 디코더(150)를 구비한다. 또한, 도 1의 DRAM 장치는 칩 외부로부터 전원전압들(VDD, VSS, VDDQ, VSSQ, VDDA, VSSA, VDDL, VSSL)을 수신하고 전원전압들(VPP1, VPP2, VBB1, VBB2)들과 내부 전원전압들(VINT, VINTA)을 발생시키는 전압 발생기(130)를 구비한다.
전원전압(VDD, VSS)은 DRAM 장치에서 일반적으로 사용되는 전원전압이다. 전원전압(VDDQ, VSSQ)은 DRAM 장치의 입출력 버퍼(140)에 공급되는 전원전압이다. 전원전압(VDDA, VSSA)은 DRAM 장치의 메모리 셀 어레이(190)에 공급되는 전원전압이다. 전원전압(VDDL, VSSL)은 DRAM 장치의 지연동기루프(120)에 공급되는 전원전압이다. 승압전압(VPP1, VPP2)은 워드라인 제어전압 등 DRAM 장치 내에서 전원전압 (VDDA, VSSA) 보다 높은 전압이 필요한 회로 부분에 공급된다. 전원전압(VBB1)은 메모리 셀을 구성하는 MOS(Metal Oxide Semiconductor) 트랜지스터의 바디(body) 부분에 공급되는 전원전압이며, 전원전압(VBB2)은 부 워드라인 프리차지 전압(negative word line precharge voltage)으로서 사용되는 전원전압이다. 내부 전원전압(VINTA)은 메모리 셀 어레이(190)에 공급하기 위해 DRAM 장치 내부에서 발생되는 전원전압이고, 내부 전원전압(VINT)은 메모리 셀 어레이(190)를 제외한 회로 부분에 공급하기 위해 DRAM 장치 내부에서 발생되는 전원전압이다. 상기와 같이, 반도체 메모리 장치의 특성을 향상시키기 위해 다양한 전원전압이 사용되고 있다.
도 2는 도 1의 DRAM 장치 내에 있는 전원전압들에 연결된 디커플링 커패시터들을 나타내는 도면이다. 도 2를 참조하면, 고전원전압들(VDD, VDDQ, VDDA, VDDL, VPP1, VPP2, VBB1, VBB2, VINT, VINTA)과 저전원전압들(VSS, VSSQ, VSSA, VSSL) 사이에 디커플링 커패시터들(C1 ~ C8)이 연결되어 있음을 알 수 있다. 디커플링 커패시터는 일정한 값의 전압을 유지하고 노이즈의 영향을 감소시키는 기능을 한다. 일반적으로, 디커플링 커패시터는 병렬 연결된 복수의 MOS 버랙터(varactor)로 구성된다. MOS 버랙터는 MOS 트랜지스터의 드레인과 소스가 단락된 단자와 게이트 단자를 가지며, 이들 단자 사이에 인가되는 전압의 변화에 따라 변화되는 커패시턴스를 갖는 소자이다. MOS 버랙터는 NMOS 트랜지스터, PMOS 트랜지스터, 또는 AMOS 트랜지스터로 구성할 수 있다.
도 3은 도 1의 DRAM 장치내에 있는 입출력회로의 일부를 나타내는 도면이고, 도 4는 DRAM 장치의 출력 데이터와 입출력회로에 공급되는 전원전압의 파형을 함께 나타낸 도면이다. 도 3을 참조하면, 풀업 트랜지스터(MP1)가 온되면 업 신호(DATA_UP)에 응답하여 DQ 핀에 "하이" 상태인 데이터(DATA)가 출력되고, 풀다운 트랜지스터(MN1)가 온되면 다운 신호(DATA_DN)에 응답하여 DQ 핀에 "로우" 상태인 데이터(DATA)가 출력된다. 도 4를 참조하면, SSN(Simultaneous Switching Noise)은 DRAM 장치 내에 있는 수많은 입출력회로들이 동시에 스위칭을 할 때 발생하는 노이즈를 나타낸다. DQ 핀으로 출력되는 데이터(DATA)가 "로우" 상태에서 "하이" 상태로 또는 "하이" 상태에서 "로우" 상태로 천이할 때 SSN이 발생하고 있음을 알 수 있다.
반도체 메모리 장치의 입출력 회로가 동시에 스위칭을 할 때는 스위칭 노이즈가 많이 발생한다. 또한, 반도체 웨이퍼를 구성하는 수많은 칩들 중에는 상대적으로 노이즈 특성이 열악한 칩들이 존재할 수 있다. 반도체 메모리 장치 내의 입출력 회로에 전원전압을 공급하는 전원라인에 연결된 디커플링 커패시터와 입출력 회로를 제외한 회로에 전원전압을 공급하는 전원라인에 연결된 디커플링 커패시터를 충분히 크게 설계하면, 상기 문제점을 해결할 수 있다. 그러나, 반도체 칩상에 큰 커패시턴스를 갖는 커패시터를 구현하려면 칩 면적을 많이 차지하는 문제가 있다. 따라서, 칩 면적을 효율적으로 이용하여 출력되는 데이터에 포함된 노이즈를 줄이는 방법이 필요하다.
조절 커패시터를 사용하여 두 전원전압에 연결되는 디커플링 커패시턴스를 조절하는 장치가 한국공개특허 공개번호 제2002-0002883호에 개시되어 있다. 이 특허에는 두 전원전압 중 하나를 선택하여 조절 커패시터를 선택된 전원전압에 연결 하여 두 전원전압의 디커플링 커패시턴스를 조절하는 방법이 기술되어 있다. 그런데, 제2002-0002883호에는 두 전원전압 중 어느 하나에 조절 커패시터를 연결할 때, 두 전원전압쌍(Vext와 접지, Vdd와 접지) 중 고전원전압(Vext 또는 Vdd) 사이에서만 스위칭을 하고, 저전원전압(접지)은 항상 조절 커패시터에 연결되어 있다. 따라서, 저전원전압 라인을 통해 노이즈가 발생할 수 있고 두 전원전압에 의한 조절 커패시터의 공유 효율이 줄어들 수 있다. 또한, 제2002-0002883호에는 전압 차이가 큰 외부 전압과 내부전압(Vext, Vdd) 사이에서 조절 커패시터를 공유함으로써 두 전원전압의 디커플링 커패시턴스를 변화시키는 회로를 개시하고 있다. 그런데, 두 전원전압 사이의 전압 차가 클 때는 커패시터를 공유하는 데 문제가 있다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 조절 커패시터를 사용하여 서로 비슷한 전압 값을 갖는 두 전원에 각각 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있는 디커플링 커패시턴스 조절회로를 제공하는 것이다.
본 발명의 다른 목적은 웨이퍼 테스트 단계에서 서로 비슷한 전압 값을 갖는 두 전원에 각각 연결된 디커플링 커패시턴스를 선택적으로 조절함으로써, 불량률을 줄일 수 있는 디커플링 커패시턴스 조절회로를 제공하는 것이다.
본 발명의 또 다른 목적은 입출력되는 데이터의 비트 구조(bit organization)에 따라 서로 비슷한 전압 값을 갖는 두 전원에 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있는 디커플링 커패시턴스 조절회로를 제공하는 것이다.
본 발명의 또 다른 목적은 서로 비슷한 전압 값을 갖는 두 전원에 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 디커플링 커패시턴스 조절장치는 한 쌍의 제 1 전원라인들, 한 쌍의 제 2 전원라인들, 제 1 디커플링 커패시터, 제 2 디커플링 커패시터, 조절 커패시터, 및 커패시턴스 조절부를 구비한다. 한 쌍의 제 1 전원라인들은 제 1 전원전압을 공급하고, 한 쌍의 제 2 전원라인들은 제 2 전원전압을 공급하고 상기 한 쌍의 제 1 전원라인들과 전기적으로 분리되어 있다. 제 1 디커플링 커패시터는 상기 한 쌍의 제 1 전원라인들 사이에 연결되어 있고, 제 2 디커플링 커패시터는 상기 한 쌍의 제 2 전원라인들 사이에 연결되어 있다. 커패시턴스 조절부는 상기 제 1 전원라인들 사이의 커패시턴스 또는 상기 제 2 전원라인들 사이의 커패시턴스를 변화시키기 위하여, 제어신호에 응답하여 상기 조절 커패시터의 양단을 상기 제 1 전원라인들 사이 또는 상기 제 2 전원라인들 사이에 전기적으로 연결한다.
상기 제 1 디커플링 커패시터, 상기 제 2 디커플링 커패시터, 및 상기 조절 커패시터는 각각 병렬 연결된 하나 이상의 MOS 버랙터로 구성될 수 있다.
상기 제어신호는 반도체 메모리 장치 내에 있는 커맨드 디코더에서 발생되는 모드 레지스터 셋(MRS) 신호에 응답하여 발생될 수 있다. 또한, 상기 제어신호는 파워 업 신호(VCCH)에 응답하여 퓨즈를 구비하는 제어신호 발생회로에 의해 발생될 수 있다. 또한, 상기 제어신호는 본딩 인에이블 신호들에 응답하여 본딩 패드들을 고전원전압 또는 저전원전압에 본딩함에 의해 발생될 수 있다.
상기 커패시턴스 조절부는 제 1 스위치, 제 2 스위치, 제 3 스위치, 및 제 4 스위치를 구비한다. 제 1 스위치는 상기 제어신호에 응답하여 상기 조절 커패시터의 제 1 단자를 상기 제 1 디커플링 커패시터의 제 1 단자에 전기적으로 연결한다. 제 2 스위치는 반전 제어신호에 응답하여 상기 조절 커패시터의 제 2 단자를 상기 제 1 디커플링 커패시터의 제 2 단자에 전기적으로 연결한다. 제 3 스위치는 상기 반전 제어신호에 응답하여 상기 조절 커패시터의 상기 제 1 단자를 상기 제 2 디커플링 커패시터의 제 1 단자에 전기적으로 연결한다. 제 4 스위치는 상기 제어신호에 응답하여 상기 조절 커패시터의 상기 제 2 단자를 상기 제 2 디커플링 커패시터의 제 2 단자에 전기적으로 연결한다.
본 발명의 제 2 실시형태에 따른 디커플링 커패시턴스 조절장치는 본 발명의 제 1 실시형태에 따른 디커플링 커패시턴스 조절장치에서 조절 커패시터로서 제 1 조절 커패시터와 제 2 조절 커패시터를 구비한다.
본 발명의 제 2 실시형태에 따른 디커플링 커패시턴스 조절장치의 커패시턴스 조절부는 제 1 스위치, 제 2 스위치, 제 3 스위치, 제 4 스위치, 제 5 스위치, 및 제 6 스위치를 구비한다. 제 1 스위치는 제 1 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 1 단자를 상기 제 1 디커플링 커패시터의 제 1 단자에 전기적으로 연결한다. 제 2 스위치는 반전된 제 1 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 2 단자를 상기 제 1 디커플링 커패시터의 제 2 단자에 전기적으로 연결한다. 제 3 스위치는 제 2 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 1 단자를 상기 제 2 조절 커패시터의 제 1 단자에 전기적으로 연결한다. 제 4 스위치는 반전된 제 2 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 2 단자를 상기 제 2 조절 커패시터의 제 2 단자에 전기적으로 연결한다. 제 5 스위치는 제 3 제어신호에 응답하여 상기 제 2 조절 커패시터의 제 1 단자를 상기 제 2 디커플링 커패시터의 제 1 단자에 전기적으로 연결한다. 제 6 스위치는 반전된 제 3 제어신호에 응답하여 상기 제 2 조절 커패시터의 제 2 단자를 상기 제 2 디커플링 커패시터의 제 2 단자에 전기적으로 연결한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 5는 본 발명의 제 1 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다. 도 5를 참조하면, 디커플링 커패시턴스 조절회로(500)는 한 쌍의 전원전압(VDD, VSS)에 연결된 제 1 디커플링 커패시터(C11), 한 쌍의 전원전압(VDDQ, VSSQ)에 연결된 제 2 디커플링 커패시터(C13), 조절 커패시터(C12), MOS 트랜지스터들(MP2, MN2, MP3, MN3)을 구비한다. 한 쌍의 전원전압(VDD, VSS)과 한 쌍의 전원전압(VDDQ, VSSQ)은 서로 전기적으로 분리되어 있다. PMOS 트랜지스터(MP2)는 조절 커패시터(C12)의 제 1 단자와 제 1 디커플링 커패시터(C11)의 제 1 단자 사이에 연결되어 있고, NMOS 트랜지스터(MN2)는 조절 커패시터(C12)의 제 2 단자와 제 1 디커플링 커패시터(C11)의 제 2 단자 사이에 연결되어 있다. 또한, PMOS 트랜지스터(MP3)는 조절 커패시터(C12)의 제 1 단자와 제 2 디커플링 커패시터(C13)의 제 1 단자 사이에 연결되어 있고, NMOS 트랜지스터(MN3)는 조절 커패시터(C12)의 제 2 단자와 제 2 디커플링 커패시터(C13)의 제 2 단자 사이에 연결되어 있다. 한 쌍의 전원전압(VDDQ, VSSQ)은 반도체 메모리 장치의 입출력회로에 공급되는 전압이고, 한 쌍의 전원전압(VDD, VSS)은 반도체 메모리 장치의 입출력회로를 제외한 회로 부분에 공급되는 전압이다.
이하, 도 5를 참조하여 본 발명의 제 1 실시예에 따른 디커플링 커패시턴스 조절회로의 동작을 설명한다.
제어신호(PS)가 "하이" 상태이면, 반전된 제어신호(PSB)는 "로우" 상태이므로, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)는 오프되고, PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN3)는 온된다. 따라서, 조절 커패시터(C12)는 제 2 디커플링 커패시터(C13)에 전기적으로 연결되고, 입출력 회로에 전원을 공급하는 전원라인쌍에 연결된 디커플링 커패시턴스가 증가한다.
제어신호(PS)가 "로우" 상태이면, 반전된 제어신호(PSB)는 "하이" 상태이므로, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)는 온되고, PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN3)는 오프된다. 따라서, 조절 커패시터(C12)는 제 1 디커플링 커패시터(C11)에 전기적으로 연결되고, 입출력 회로를 제외한 회로 부분에 전원을 공급하는 전원라인쌍에 연결된 디커플링 커패시턴스가 증가한다.
도 5의 디커플링 커패시턴스 조절회로(500)는 데이터가 출력될 때, 입출력 회로에 전원을 공급하는 전원라인쌍에 연결된 디커플링 커패시턴스를 증가시켜 노이즈를 줄일 수 있다. 또한, 웨이퍼 테스트 단계에서 조절 커패시터(C12)를 입출력 회로에 전원을 공급하는 전원라인쌍에 전기적으로 연결시킴으로써, 반도체 장치의 노이즈 특성을 개선할 수 있고 불량률을 줄일 수 있다.
도 5의 디커플링 커패시턴스 조절회로의 제어신호(PS)는 반도체 메모리 장치 내에 있는 커맨드 디코더에서 발생되는 모드 레지스터 셋(MRS) 신호에 응답하여 발생시킬 수 있다. 또한, 도 5의 디커플링 커패시턴스 조절회로는 도 6에 도시된 제어신호 발생회로를 사용하여 발생시킬 수도 있다. 도 6을 참조하면, 제어신호 발생회로(600)는 PMOS 트랜지스터(MP4), NMOS 트랜지스터(MN4), 퓨즈(FUSE), 래치회로(LAT1), 및 인버터(INV1)를 구비한다.
이하, 도 6의 제어신호 발생회로의 동작을 설명한다.
파워 업 신호(VCCH)가 "하이" 상태로 바뀌면, PMOS 트랜지스터(MP4)는 오프되고, NMOS 트랜지스터(MN4)는 온되고, 래치회로(LAT1)의 출력은 "하이" 상태가 되며, 제어신호 발생회로(600)의 출력신호(PS)는 "로우" 상태가 된다. 퓨즈(FUSE)를 절단하면, 래치회로(LAT1)의 출력은 "로우" 상태가 되며, 제어신호 발생회로(600)의 출력신호(PS)는 "하이" 상태가 된다.
반도체 장치의 입출력 회로의 노이즈 특성이 불량할 때는 퓨즈(FUSE)를 절단하고 제어신호 발생회로(600)의 출력신호(PS)를 "하이" 상태로 만들어, 조절 커패시터(C12)를 VDDQ와 VSSQ 사이에 전기적으로 연결시킨다. 그러면, VDDQ와 VSSQ 사이의 커플링 커패시턴스를 증가되고 노이즈가 감소한다. 따라서, 데이터의 유효구간이 증가하고 입출력 회로의 ac 특성이 향상된다.
도 7은 본 발명의 제 2 실시예에 따른 디커플링 커패시턴스 조절회로를 나타 내는 도면이다. 도 7의 디커플링 커패시턴스 조절회로는 반도체 메모리 장치에서 입출력되는 비트 구조(bit organization)에 따라 전원전압(VDD)과 전원전압(VDDQ) 사이에서 디커플링 커패시턴스를 조절할 수 있는 회로이다. 도 7을 참조하면, 디커플링 커패시턴스 조절회로(700)는 한 쌍의 전원전압(VDD, VSS)에 연결된 제 1 디커플링 커패시터(C21), 한 쌍의 전원전압(VDDQ, VSSQ)에 연결된 제 2 디커플링 커패시터(C24), 제 1 조절 커패시터(C22), 제 2 조절 커패시터(C23), 및 MOS 트랜지스터들(MP5, MN5, MP6, MN6, MP7, MN7)을 구비한다. PMOS 트랜지스터(MP5)는 제 1 조절 커패시터(C22)의 제 1 단자와 제 1 디커플링 커패시터(C21)의 제 1 단자 사이에 연결되어 있고, NMOS 트랜지스터(MN5)는 제 1 조절 커패시터(C22)의 제 2 단자와 제 1 디커플링 커패시터(C21)의 제 2 단자 사이에 연결되어 있다. PMOS 트랜지스터(MP6)는 제 1 조절 커패시터(C22)의 제 1 단자와 제 2 조절 커패시터(C23)의 제 1 단자 사이에 연결되어 있고, NMOS 트랜지스터(MN6)는 제 1 조절 커패시터(C22)의 제 2 단자와 제 2 조절 커패시터(C23)의 제 2 단자 사이에 연결되어 있다. 또한, PMOS 트랜지스터(MP7)는 제 2 조절 커패시터(C12)의 제 1 단자와 제 2 디커플링 커패시터(C24)의 제 1 단자 사이에 연결되어 있고, NMOS 트랜지스터(MN8)는 제 2 조절 커패시터(C23)의 제 2 단자와 제 2 디커플링 커패시터(C24)의 제 2 단자 사이에 연결되어 있다. 한 쌍의 전원전압(VDDQ, VSSQ)은 반도체 메모리 장치의 입출력회로에 공급되는 전압이고, 한 쌍의 전원전압(VDD, VSS)은 반도체 메모리 장치의 입출력회로를 제외한 회로 부분에 공급되는 전압이다. 도 7의 디커플링 커패시턴스 조절회로의 제어신호들(S16, S8, S4)은 반도체 메모리 장치의 데이터 입출력 핀(DQ 핀)의 수에 대응하는 신호들이고, 제어신호들(S16B, S8B, S4B)은 각각 제어신호들(S16, S8, S4)이 반전된 신호들이다. 제어신호(S16)는 16 개의 DQ 핀에 대응하는 제어신호이고, 제어신호(S8)는 8 개의 DQ 핀에 대응하는 제어신호이고, 제어신호(S4)는 4 개의 DQ 핀에 대응하는 제어신호이다.
이하, 도 7을 참조하여 본 발명의 제 2 실시예에 따른 디커플링 커패시턴스 조절회로의 동작을 설명한다.
제어신호(S16)가 "하이" 상태이고, 제어신호(S8) 및 제어신호(S4)가 "로우" 상태이면, 반전된 제어신호(S16B)는 "로우" 상태이고, 반전된 제어신호(S8B) 및 반전된 제어신호(S4B)는 "하이" 상태이다. 이 때, MOS 트랜지스터들(MP5, MN5)은 오프되고, MOS 트랜지스터들(MP6, MN6, MP7, MN7)은 온된다. 따라서, 조절 커패시터들(C22, C23)은 제 2 디커플링 커패시터(C24)에 전기적으로 연결되고, 입출력 회로에 전원을 공급하는 전원라인쌍에 연결된 디커플링 커패시턴스가 증가한다.
제어신호(S8)가 "하이" 상태이고, 제어신호(S16) 및 제어신호(S4)가 "로우" 상태이면, 반전된 제어신호(S8B)는 "로우" 상태이고, 반전된 제어신호(S16B) 및 반전된 제어신호(S4B)는 "하이" 상태이다. 이 때, MOS 트랜지스터들(MP6, MN6)은 오프되고, MOS 트랜지스터들(MP5, MN5, MP7, MN7)은 온된다. 따라서, 조절 커패시터(C22)는 제 1 디커플링 커패시터(C21)에 전기적으로 연결되고, 조절 커패시터(C23)는 제 2 디커플링 커패시터(C24)에 전기적으로 연결된다. 이 때, 입출력 회로에 전원을 공급하는 전원라인쌍에 연결된 디커플링 커패시턴스는 조절 커패시터(C23)만큼 증가하고, 입출력 회로를 제외한 회로에 전원을 공급하는 전원라인쌍에 연결된 디커플링 커패시턴스는 조절 커패시터(C22)만큼 증가한다.
제어신호(S4)가 "하이" 상태이고, 제어신호(S16) 및 제어신호(S8)가 "로우" 상태이면, 반전된 제어신호(S4B)는 "로우" 상태이고, 반전된 제어신호(S16B) 및 반전된 제어신호(S8B)는 "하이" 상태이다. 이 때, MOS 트랜지스터(MP7, MN7)은 오프되고, MOS 트랜지스터들(MP5, MN5, MP6, MN6)은 온된다. 따라서, 조절 커패시터들(C22, C23)은 제 1 디커플링 커패시터(C24)에 전기적으로 연결되고, 입출력 회로를 제외한 회로에 전원을 공급하는 전원라인쌍에 연결된 디커플링 커패시턴스가 증가한다.
도 7의 디커플링 커패시턴스 조절회로(700)는 한 번에 출력되는 데이터의 비트 수 즉 입출력 핀(DQ 핀)의 수에 따라서 입출력 회로에 공급되는 전원전압쌍(VDDQ, VSSQ)의 디커플링 커패시턴스를 변화시킬 수 있다. 즉, DQ 핀의 수가 16이면 조절 커패시터들(C22, C23)을 모두 전원전압쌍(VDDQ, VSSQ) 사이에 연결함으로써 VDDQ의 전원전압을 일정한 값으로 유지하고 노이즈를 감소시킬 수 있다. DQ 핀의 수가 4이면 조절 커패시터들(C22, C23)을 모두 전원전압쌍(VDD, VSS) 사이에 연결하여 VDD의 전원전압을 일정한 값으로 유지하고 노이즈를 감소시킬 수 있다. 왜냐하면, DQ 핀의 수가 4일 때는 디커플링 커패시터(C24)만으로도 VDDQ의 전원전압을 일정한 값으로 유지하고 노이즈를 감소시킬 수 있기 때문이다.
실제로 조절 커패시터(C22)의 커패시턴스는 디커플링 커패시터(C24)의 커패시턴스의 2 배이고, 조절 커패시터(C23)의 커패시턴스는 디커플링 커패시터(C24)의 커패시턴스와 동일하게 설계한다. 즉, 디커플링 커패시터(C24)의 사이즈를 4X라 할 때 조절 커패시터(C22)의 사이즈는 8X이고 조절 커패시터(C23)의 사이즈는 4X가 되게 설계한다.
도 8은 도 7의 디커플링 커패시턴스 조절회로를 위한 제어신호 발생회로의 하나의 예를 나타내는 도면이다. 도 8의 제어신호 발생회로는 도 6의 제어신호 발생회로(600)를 3 개 사용하여 설계한다. 도 8을 참조하면, 파워 업 신호(VCCH)를 수신하여 제어신호(S4)를 발생시키는 제 1 제어신호 발생회로(610), 파워 업 신호(VCCH)를 수신하여 제어신호(S8)를 발생시키는 제 2 제어신호 발생회로(620), 및 파워 업 신호(VCCH)를 수신하여 제어신호(S16)를 발생시키는 제 3 제어신호 발생회로(630)를 구비한다. 제어신호 발생회로들(610, 620, 630)은 도 6의 제어신호 발생회로에서 퓨즈를 온 또는 오프시켜 구성한다.
도 9는 도 7의 디커플링 커패시턴스 조절회로를 위한 제어신호 발생회로의 다른 예를 나타내는 도면이다. 도 9의 제어신호 발생회로는 본딩옵션 회로로서, 본딩 인에이블 신호들(BHE, BFE)에 응답하여 본딩 패드들을 고전원전압(VDD) 또는 저전원전압(VSS)에 연결시키거나 플로팅(floating)시킴으로써 제어신호들(S16, S8, S4)을 발생시킨다. 도 9를 참조하면, 제어신호 발생회로는 본딩 패드들(BPAD1, BPAD2), NMOS 트랜지스터들(NBO1, NBO2), PMOS 트랜지스터들(PBO1, PBO2), 저항들(R1 ~ R4), 인버터들(INBO1 ~ INBO8), 및 NOR 회로(NORBO)를 구비한다.
이하, 도 9를 참조하여 본딩옵션을 사용한 제어신호 발생회로의 동작을 설명한다.
PMOS 트랜지스터들(PBO1, PBO2)은 각각 인버터(INBO1)의 입력단자와 인버터 (INBO2)의 입력단자의 초기상태를 잡아주는 기능을 한다. 본딩 인에이블 신호(BHE)에 응답하여 본딩 패드(BPAD1)가 저전원전압(VSS)에 본딩되고, 본딩 인에이블 신호(BFE)에 응답하여 본딩 패드(BPAD2)가 플로팅된 경우, 제어신호(S16)는 "하이" 상태이고, 제어신호들(S8, S4)은 "로우" 상태가 된다. 본딩 인에이블 신호(BHE)에 응답하여 본딩 패드(BPAD1)가 플로팅되고, 본딩 인에이블 신호(BFE)에 응답하여 본딩 패드(BPAD2)가 저전원전압(VSS)에 본딩된 경우, 제어신호(S4)는 "하이" 상태이고, 제어신호들(S16, S8)은 "로우" 상태가 된다. 본딩 인에이블 신호(BHE)에 응답하여 본딩 패드(BPAD1)가 플로팅되고, 본딩 인에이블 신호(BFE)에 응답하여 본딩 패드(BPAD2)가 플로팅된 경우, 제어신호(S8)는 "하이" 상태이고, 제어신호들(S16, S4)은 "로우" 상태가 된다. 이들 제어신호(S16, S8, S4)는 도 7의 디커플링 커패시턴스 조절회로에 인가된다.
도 10은 본 발명의 제 3 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다. 도 10의 디커플링 커패시턴스 조절회로는 도 5의 디커플링 커패시턴스 조절회로와 회로구성은 동일하고 도 5의 전원전압쌍(VDDQ, VSSQ) 대신에 전원전압쌍(VDDA, VSSA)이 전원전압으로 사용되었다는 점이 도 5의 회로와 다르다. 전원전압(VDDA, VSSA)은 DRAM 장치의 메모리 셀 어레이(도 1의 190)에 공급되는 전원전압이다. 일반적으로 DRAM 장치가 리프레쉬 모드에서 동작할 때는 정상 모드에서 동작할 때에 비해 한 번에 동작시키는 메모리 셀의 수의 2 배 내지 4 배된다. 따라서, DRAM 장치가 리프레쉬 모드에서 동작할 때는 정상 동작모드에서 동작할 때에 비해 전력을 많이 소모한다. 또한, DRAM 장치를 병렬 비트 테스트(Parallel BIT Test)할 경우에도 정상 동작모드에 비해 많은 전력을 소모한다. 따라서, DRAM 장치를 리프레쉬 모드에서 동작시킬 때 또는 병렬 비트 테스트를 진행할 때, 큰 값을 갖는 디커플링 커패시턴스가 필요하다. 이 경우, 도 10의 디커플링 커패시턴스 조절회로에서 "하이" 상태인 제어신호(PS)를 인가하면, 조절 커패시터(C26)가 전기적으로 전원전압쌍(VDDA, VSSA) 사이에 연결되므로 디커플링 커패시턴스의 값이 증가하게 된다.
도 11은 본 발명의 제 4 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다. 도 11의 디커플링 커패시턴스 조절회로는 도 5의 디커플링 커패시턴스 조절회로와 회로구성은 동일하고 도 5의 전원전압쌍(VDDQ, VSSQ) 대신에 전원전압쌍(VDDL, VSSL)이 전원전압으로 사용되었다는 점이 도 5의 회로와 다르다. 전원전압(VDDL, VSSL)은 DRAM 장치의 지연동기루프(도1의 120)에 공급되는 전원전압이다. 도 5의 회로와 마찬가지로, 도 11의 회로에서도 조절 커패시터를 사용하여 전원전압(VDD) 또는 전원전압(VDDL)의 디커플링 커패시턴스를 증가시킬 수 있다.
도 12는 본 발명의 제 5 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다. 도 15의 디커플링 커패시턴스 조절회로는 도 5의 디커플링 커패시턴스 조절회로와 회로구성은 동일하고 도 5의 전원전압쌍(VDD, VSS) 대신에 반도체 메모리 장치 내부에서 발생된 내부 전원전압쌍(VINT, VSS)이 사용되고 전원전압쌍(VDDQ, VSSQ) 대신에 전원전압쌍(VINTA, VSSA)이 전원전압으로 사용되었다는 점이 도 5의 회로와 다르다. 전원전압(VINTA)은 DRAM 장치의 메모리 셀 어레이(도 1의 190)에 공급되는 내부 전원전압이다. 도 5의 회로와 마찬가지로, 도 12의 회로 에서도 조절 커패시터를 사용하여 내부 전원전압(VINT) 또는 내부 전원전압(VINTA)의 디커플링 커패시턴스를 증가시킬 수 있다.
도 13은 본 발명의 제 6 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다. 도 13의 디커플링 커패시턴스 조절회로는 도 5의 디커플링 커패시턴스 조절회로와 회로구성은 동일하고 도 5의 전원전압쌍(VDD, VSS) 대신에 전원전압쌍(VBB1, VSS)이 사용되고 전원전압쌍(VDDQ, VSSQ) 대신에 전원전압쌍(VBB2, VSS)이 전원전압으로 사용되었다는 점이 도 5의 회로와 다르다. 전원전압(VBB1)은 메모리 셀을 구성하는 MOS 트랜지스터의 바디(body) 부분에 공급되는 전원전압이며, 전원전압(VBB2)은 부 워드라인 프리차지 전압(negative word line precharge voltage)으로서 사용되는 전원전압이다. 도 5의 회로와 마찬가지로, 도 11의 회로에서도 조절 커패시터를 사용하여 전원전압(VBB1) 또는 전원전압(VBB2)의 디커플링 커패시턴스를 증가시킬 수 있다.
도 14는 본 발명의 제 7 실시예에 따른 디커플링 커패시턴스 조절회로를 나타내는 도면이다. 도 14의 디커플링 커패시턴스 조절회로는 도 5의 디커플링 커패시턴스 조절회로와 회로구성은 동일하고 도 5의 전원전압쌍(VDD, VSS) 대신에 전원전압쌍(VPP1, VSS)이 사용되고 전원전압쌍(VDDQ, VSSQ) 대신에 전원전압쌍(VPP2, VSS)이 전원전압으로 사용되었다는 점이 도 5의 회로와 다르다. 승압전압(VPP1, VPP2)은 워드라인 제어전압 등 DRAM 장치 내에서 전원전압(VDDA, VSSA) 보다 높은 전압이 필요한 회로 부분에 공급된다. 도 5의 회로와 마찬가지로, 도 11의 회로에서도 조절 커패시터를 사용하여 전원전압(VPP1) 또는 전원전압(VPP2)의 디커플링 커패시턴스를 증가시킬 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 디커플링 커패시턴스 조절장치는 조절 커패시터를 사용하여 서로 비슷한 전압 값을 갖는 두 전원에 각각 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있다. 또한, 본 발명에 따른 디커플링 커패시턴스 조절장치는 웨이퍼 테스트 단계에서 서로 비슷한 전압 값을 갖는 두 전원에 각각 연결된 디커플링 커패시턴스를 선택적으로 조절함으로써, 불량률을 줄일 수 있고 칩 사이즈를 줄일 수 있다. 또한, 본 발명에 따른 디커플링 커패시턴스 조절장치는 데이터 입출력 핀(DQ 핀)의 수에 따라 서로 비슷한 전압 값을 갖는 두 전원에 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있다.

Claims (38)

  1. 제 1 전원전압을 공급하는 한 쌍의 제 1 전원라인들;
    제 2 전원전압을 공급하고 상기 한 쌍의 제 1 전원라인들과는 전기적으로 분리된 한 쌍의 제 2 전원라인들;
    상기 한 쌍의 제 1 전원라인들 사이에 연결된 제 1 디커플링 커패시터;
    상기 한 쌍의 제 2 전원라인들 사이에 연결된 제 2 디커플링 커패시터;
    조절 커패시터; 및
    상기 제 1 전원라인들 사이의 커패시턴스 또는 상기 제 2 전원라인들 사이의 커패시턴스를 변화시키기 위하여, 제어신호에 응답하여 상기 조절 커패시터의 양단을 상기 제 1 전원라인들 사이 또는 상기 제 2 전원라인들 사이에 전기적으로 연결하기 위한 커패시턴스 조절부를 구비하는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  2. 제 1 항에 있어서,
    상기 제 1 전원전압과 상기 제 2 전원전압은 모두 반도체 메모리 장치의 외부에서 공급되는 외부 전원전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  3. 제 1 항에 있어서,
    상기 제 1 전원전압과 상기 제 2 전원전압은 모두 반도체 메모리 장치의 내부에서 발생되어 공급되는 내부 전원전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  4. 제 1 항에 있어서,
    상기 제 1 디커플링 커패시터, 상기 제 2 디커플링 커패시터, 및 상기 조절 커패시터는 각각 병렬 연결된 하나 이상의 MOS 버랙터로 구성된 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  5. 제 1 항에 있어서, 상기 제어신호는
    반도체 메모리 장치 내에 있는 커맨드 디코더에서 발생되는 모드 레지스터 셋(MRS) 신호에 응답하여 발생되는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  6. 제 1 항에 있어서,
    상기 제어신호는 파워 업 신호(VCCH)에 응답하여 퓨즈를 구비하는 제어신호 발생회로에 의해 발생되고, 상기 퓨즈가 절단되면 상기 조절 커패시터는 상기 제 2 디커플링 커패시터에 전기적으로 연결되는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  7. 제 1 항에 있어서, 상기 디커플링 커패시턴스 조절회로는
    상기 제어신호가 제 1 논리상태에 있을 때는 상기 조절 커패시터를 상기 제 2 전원라인들 사이에 전기적으로 연결시키고, 상기 제어신호가 제 2 논리상태에 있을 때는 상기 조절 커패시터를 상기 제 1 전원라인들 사이에 전기적으로 연결시키는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  8. 제 1 항에 있어서, 상기 커패시턴스 조절부는
    상기 제어신호에 응답하여 상기 조절 커패시터의 제 1 단자를 상기 제 1 디커플링 커패시터의 제 1 단자에 전기적으로 연결하는 제 1 스위치;
    반전 제어신호에 응답하여 상기 조절 커패시터의 제 2 단자를 상기 제 1 디커플링 커패시터의 제 2 단자에 전기적으로 연결하는 제 2 스위치;
    상기 반전 제어신호에 응답하여 상기 조절 커패시터의 상기 제 1 단자를 상기 제 2 디커플링 커패시터의 제 1 단자에 전기적으로 연결하는 제 3 스위치; 및
    상기 제어신호에 응답하여 상기 조절 커패시터의 상기 제 2 단자를 상기 제 2 디커플링 커패시터의 제 2 단자에 전기적으로 연결하는 제 4 스위치를 구비하는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  9. 제 8 항에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치는 극성이 서로 반대인 트랜지스터로 구성되고, 상기 제 3 스위치와 상기 제 4 스위치는 극성이 서로 반대인 트랜지스터 로 구성된 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  10. 제 1 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 입출력회로를 제외한 회로에 공급되는 전원전압이고, 상기 제 2 전원전압은 상기 반도체 메모리 장치의 상기 입출력회로에 공급되는 전원전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  11. 제 1 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 메모리 셀 어레이를 제외한 회로에 공급되는 전원전압이고, 상기 제 2 전원전압은 상기 반도체 메모리 장치의 상기 메모리 셀 어레이에 공급되는 전원전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  12. 제 11 항에 있어서, 상기 조절 커패시터는
    상기 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때, 상기 제 2 디커플링 커패시터에 전기적으로 연결되는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  13. 제 11 항에 있어서, 상기 조절 커패시터는
    상기 반도체 메모리 장치가 병렬 비트 테스트 모드에서 동작할 때, 상기 제 2 디커플링 커패시터에 전기적으로 연결되는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  14. 제 1 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 지연동기루프를 제외한 회로에 공급되는 전원전압이고, 상기 제 2 전원전압은 상기 반도체 메모리 장치내의 상기 지연동기루프에 공급되는 전원전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  15. 제 1 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 메모리 셀 어레이를 제외한 회로에 공급되는 내부 전원전압이고, 상기 제 2 전원전압은 상기 반도체 메모리 장치내의 상기 메모리 셀 어레이에 공급되는 내부 전원전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  16. 제 15 항에 있어서, 상기 조절 커패시터는
    상기 반도체 메모리 장치가 리프레쉬 모드에서 동작할 때, 상기 제 2 디커플링 커패시터에 전기적으로 연결되는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  17. 제 15 항에 있어서, 상기 조절 커패시터는
    상기 반도체 메모리 장치가 병렬 비트 테스트 모드에서 동작할 때, 상기 제 2 디커플링 커패시터에 전기적으로 연결되는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  18. 제 1 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 제 1 백바이어스 전압이고, 상기 제 2 전원전압은 상기 제 1 백바이어스 전압과는 전압레벨이 다른 상기 반도체 메모리 장치의 제 2 백바이어스 전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  19. 제 1 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 제 1 승압전압 전압이고, 상기 제 2 전원전압은 상기 제 1 승압전압과는 전압레벨이 다른 상기 반도체 메모리 장치의 제 2 승압전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  20. 제 1 항에 있어서, 상기 조절 커패시터는
    제 1 조절 커패시터와 제 2 조절 커패시터로 구성된 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  21. 제 20 항에 있어서, 상기 제어신호는
    반도체 메모리 장치의 데이터가 입력 또는 출력되는 데이터 입출력 핀(DQ 핀)의 수에 대응하는 제 1 제어신호, 제 2 제어신호, 및 제 3 제어신호로 구성된 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  22. 제 21 항에 있어서, 상기 커패시턴스 조절부는
    상기 제 1 내지 제 3 제어신호들에 응답하여 상기 조절 커패시터들 중 일부 또는 전부를 상기 제 1 디커플링 커패시터 또는 상기 제 2 디커플링 커패시터에 전기적으로 연결하는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  23. 제 21 항에 있어서,
    상기 제 1 제어신호 내지 제 3 제어신호들은 각각 DQ 핀의 수가 16 개, 8개, 및 4 개에 대응하는 신호들인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  24. 제 21 항에 있어서, 상기 커패시턴스 조절부는
    상기 제 1 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 1 단자를 상기 제 1 디커플링 커패시터의 제 1 단자에 전기적으로 연결하는 제 1 스위치;
    반전된 제 1 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 2 단자를 상기 제 1 디커플링 커패시터의 제 2 단자에 전기적으로 연결하는 제 2 스위치;
    상기 제 2 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 1 단자를 상 기 제 2 조절 커패시터의 제 1 단자에 전기적으로 연결하는 제 3 스위치;
    반전된 제 2 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 2 단자를 상기 제 2 조절 커패시터의 제 2 단자에 전기적으로 연결하는 제 4 스위치;
    상기 제 3 제어신호에 응답하여 상기 제 2 조절 커패시터의 제 1 단자를 상기 제 2 디커플링 커패시터의 제 1 단자에 전기적으로 연결하는 제 5 스위치; 및
    반전된 제 3 제어신호에 응답하여 상기 제 2 조절 커패시터의 제 2 단자를 상기 제 2 디커플링 커패시터의 제 2 단자에 전기적으로 연결하는 제 6 스위치를 구비하는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  25. 제 24 항에 있어서,
    상기 제 1 조절 커패시터의 커패시턴스는 상기 제 2 디커플링 커패시터의 커패시턴스의 2 배이고, 상기 제 2 조절 커패시터의 커패시턴스는 상기 제 2 디커플링 커패시터의 커패시턴스와 동일한 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  26. 제 24 항에 있어서,
    상기 제 2 디커플링 커패시터의 사이즈를 4X라 할 때 상기 제 1 조절 커패시터의 사이즈는 8X이고 상기 제 2 조절 커패시터의 사이즈는 4X인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  27. 제 21 항에 있어서, 상기 제 1, 제 2, 및 제 3 제어신호는
    본딩 인에이블 신호들에 응답하여 본딩 패드들을 고전원전압 또는 저전원전압에 본딩함에 의해 발생되는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  28. 제 1 전원전압을 공급하는 한 쌍의 제 1 전원라인들;
    제 2 전원전압을 공급하고 상기 한 쌍의 제 1 전원라인들과는 전기적으로 분리된 한 쌍의 제 2 전원라인들;
    상기 한 쌍의 제 1 전원라인들 사이에 연결된 제 1 디커플링 커패시터;
    상기 한 쌍의 제 2 전원라인들 사이에 연결된 제 2 디커플링 커패시터;
    조절 커패시터; 및
    상기 제 1 전원라인들 사이의 커패시턴스 또는 상기 제 2 전원라인들 사이의 커패시턴스를 변화시키기 위하여, 제어신호에 응답하여 상기 조절 커패시터의 양단을 상기 제 1 전원라인들 사이 또는 상기 제 2 전원라인들 사이에 전기적으로 연결하기 위한 커패시턴스 조절부를 구비하는 디커플링 커패시턴스 조절회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 1 전원전압을 공급하는 한 쌍의 제 1 전원라인들;
    제 2 전원전압을 공급하고 상기 한 쌍의 제 1 전원라인들과는 전기적으로 분리된 한 쌍의 제 2 전원라인들;
    상기 한 쌍의 제 1 전원라인들 사이에 연결된 제 1 디커플링 커패시터;
    상기 한 쌍의 제 2 전원라인들 사이에 연결된 제 2 디커플링 커패시터;
    조절 커패시터; 및
    상기 제 1 전원라인들 사이의 커패시턴스 또는 상기 제 2 전원라인들 사이의 커패시턴스를 변화시키기 위하여 입출력 데이터의 비트구조(bit organization)에 대응하는 제어신호들에 응답하여 상기 조절 커패시터의 양단을 상기 제 1 전원라인들 사이 또는 상기 제 2 전원라인들 사이에 전기적으로 연결하기 위한 커패시턴스 조절부를 구비하는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  30. 제 29 항에 있어서,
    상기 제 1 디커플링 커패시터, 상기 제 2 디커플링 커패시터, 및 상기 조절 커패시터는 각각 병렬 연결된 하나 이상의 MOS 버랙터로 구성된 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  31. 제 29 항에 있어서,
    상기 제 1 전원전압은 반도체 메모리 장치의 입출력회로를 제외한 회로에 공급되는 전원전압이고, 상기 제 2 전원전압은 상기 반도체 메모리 장치의 상기 입출력회로에 공급되는 전원전압인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  32. 제 31 항에 있어서, 상기 조절 커패시터는
    제 1 조절 커패시터와 제 2 조절 커패시터로 구성된 것을 특징으로 하는 디 커플링 커패시턴스 조절회로.
  33. 제 32 항에 있어서, 상기 제어신호는
    반도체 메모리 장치의 데이터가 입력 또는 출력되는 데이터 입출력 핀(DQ 핀)의 수에 대응하는 제 1 제어신호, 제 2 제어신호, 및 제 3 제어신호로 구성된 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  34. 제 33 항에 있어서, 상기 커패시턴스 조절부는
    상기 제 1 내지 제 3 제어신호들에 응답하여 상기 조절 커패시터들 중 일부 또는 전부를 상기 제 1 디커플링 커패시터 또는 상기 제 2 디커플링 커패시터에 전기적으로 연결하는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  35. 제 34 항에 있어서,
    상기 제 1 제어신호 내지 제 3 제어신호들은 각각 DQ 핀의 수가 16 개, 8개, 및 4 개에 대응하는 신호들인 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  36. 제 35 항에 있어서, 상기 커패시턴스 조절부는
    상기 제 1 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 1 단자를 상기 제 1 디커플링 커패시터의 제 1 단자에 전기적으로 연결하는 제 1 스위치;
    반전된 제 1 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 2 단자를 상기 제 1 디커플링 커패시터의 제 2 단자에 전기적으로 연결하는 제 2 스위치;
    상기 제 2 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 1 단자를 상기 제 2 조절 커패시터의 제 1 단자에 전기적으로 연결하는 제 3 스위치;
    반전된 제 2 제어신호에 응답하여 상기 제 1 조절 커패시터의 제 2 단자를 상기 제 2 조절 커패시터의 제 2 단자에 전기적으로 연결하는 제 4 스위치;
    상기 제 3 제어신호에 응답하여 상기 제 2 조절 커패시터의 제 1 단자를 상기 제 2 디커플링 커패시터의 제 1 단자에 전기적으로 연결하는 제 5 스위치; 및
    반전된 제 3 제어신호에 응답하여 상기 제 2 조절 커패시터의 제 2 단자를 상기 제 2 디커플링 커패시터의 제 2 단자에 전기적으로 연결하는 제 6 스위치를 구비하는 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  37. 제 36 항에 있어서,
    상기 제 1 조절 커패시터의 커패시턴스는 상기 제 2 디커플링 커패시터의 커패시턴스의 2 배이고, 상기 제 2 조절 커패시터의 커패시턴스는 상기 제 2 디커플링 커패시터의 커패시턴스와 동일한 것을 특징으로 하는 디커플링 커패시턴스 조절회로.
  38. 제 36 항에 있어서,
    상기 제 2 디커플링 커패시터의 사이즈를 4X라 할 때 상기 제 1 조절 커패시터의 사이즈는 8X이고 상기 제 2 조절 커패시터의 사이즈는 4X인 것을 특징으로 하 는 디커플링 커패시턴스 조절회로.
KR1020040045429A 2004-06-18 2004-06-18 반도체 메모리 장치의 디커플링 커패시턴스 조절회로 KR100611506B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020040045429A KR100611506B1 (ko) 2004-06-18 2004-06-18 반도체 메모리 장치의 디커플링 커패시턴스 조절회로
US10/951,053 US7110316B2 (en) 2004-06-18 2004-09-27 Shared decoupling capacitance
TW093130810A TWI303426B (en) 2004-06-18 2004-10-12 Shared decoupling capacitance
JP2004328174A JP4795670B2 (ja) 2004-06-18 2004-11-11 共有ディカップリングキャパシタンス
DE102004059327A DE102004059327A1 (de) 2004-06-18 2004-12-01 Vorrichtung zur Spannungsbereitstellung durch Kapazitätsaufteilung
CNB2004100983521A CN100505092C (zh) 2004-06-18 2004-12-08 共用的去耦电容

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040045429A KR100611506B1 (ko) 2004-06-18 2004-06-18 반도체 메모리 장치의 디커플링 커패시턴스 조절회로

Publications (2)

Publication Number Publication Date
KR20050120174A KR20050120174A (ko) 2005-12-22
KR100611506B1 true KR100611506B1 (ko) 2006-08-11

Family

ID=35480408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040045429A KR100611506B1 (ko) 2004-06-18 2004-06-18 반도체 메모리 장치의 디커플링 커패시턴스 조절회로

Country Status (5)

Country Link
US (1) US7110316B2 (ko)
KR (1) KR100611506B1 (ko)
CN (1) CN100505092C (ko)
DE (1) DE102004059327A1 (ko)
TW (1) TWI303426B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130088289A1 (en) * 2011-10-10 2013-04-11 Samsung Electronics Co., Ltd Semiconductor chip package including voltage generation circuit with reduced power noise

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070127169A1 (en) * 2005-12-07 2007-06-07 Rambus, Inc. Integrated circuit with configurable bypass capacitance
JP2009099156A (ja) * 2007-10-12 2009-05-07 Elpida Memory Inc フューズラッチ回路及びフューズラッチ方法
US8692574B2 (en) 2009-10-01 2014-04-08 Rambus Inc. Methods and systems for reducing supply and termination noise
KR101052927B1 (ko) * 2009-12-29 2011-07-29 주식회사 하이닉스반도체 집적회로
CN101847432B (zh) * 2010-05-28 2015-04-15 上海华虹宏力半导体制造有限公司 存储器的供电结构
CN102298957B (zh) * 2010-06-23 2015-01-21 上海华虹宏力半导体制造有限公司 去耦控制电路及半导体电路
KR101163220B1 (ko) 2010-08-27 2012-07-06 에스케이하이닉스 주식회사 반도체 집적회로
US9083575B2 (en) * 2011-03-25 2015-07-14 Micron Technology, Inc. Devices having different effective series resistance states and methods for controlling such devices
US9459672B2 (en) * 2013-06-28 2016-10-04 International Business Machines Corporation Capacitance management
US8941434B1 (en) 2013-07-12 2015-01-27 Samsung Display Co., Ltd. Bus encoding scheme based on non-uniform distribution of power delivery network components among I/O circuits
KR102528314B1 (ko) * 2016-10-17 2023-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102556276B1 (ko) * 2018-06-26 2023-07-18 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US11194726B2 (en) 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
US20220223596A1 (en) * 2021-01-08 2022-07-14 Micron Technology, Inc. Decoupling capacitors for semiconductor devices
US11804826B2 (en) * 2021-04-27 2023-10-31 Mediatek Singapore Pte. Ltd. Semiconductor devices with flexibility in capacitor design for power noise reduction

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535075B2 (en) 1999-12-16 2003-03-18 International Business Machines Corporation Tunable on-chip capacity
US6441671B1 (en) * 2000-01-25 2002-08-27 Maxim Integrated Products, Inc. Digital trim capacitor programming
KR100541370B1 (ko) * 2004-09-06 2006-01-10 주식회사 하이닉스반도체 반도체메모리소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130088289A1 (en) * 2011-10-10 2013-04-11 Samsung Electronics Co., Ltd Semiconductor chip package including voltage generation circuit with reduced power noise
US8933747B2 (en) * 2011-10-10 2015-01-13 Samsung Electronics Co., Ltd. Semiconductor chip package including voltage generation circuit with reduced power noise

Also Published As

Publication number Publication date
DE102004059327A1 (de) 2006-02-02
TW200601332A (en) 2006-01-01
CN1710665A (zh) 2005-12-21
US20050281114A1 (en) 2005-12-22
CN100505092C (zh) 2009-06-24
US7110316B2 (en) 2006-09-19
TWI303426B (en) 2008-11-21
KR20050120174A (ko) 2005-12-22

Similar Documents

Publication Publication Date Title
KR100611506B1 (ko) 반도체 메모리 장치의 디커플링 커패시턴스 조절회로
JP5006334B2 (ja) セルフリフレッシュを用いた低消費電力の半導体集積回路
US7817460B2 (en) Semiconductor memory device
US5541885A (en) High speed memory with low standby current
US6850453B2 (en) Deep power down control circuit
KR100993517B1 (ko) 집적 회로, 집적 회로 구동 회로, 및 관련방법
US5805508A (en) Semiconductor memory device with reduced leak current
KR20070000959A (ko) 전압 공급 회로 및 반도체 메모리
WO2020210113A1 (en) Apparatuses and methods for controlling word line discharge
CN111554332B (zh) 使用内部电压为时钟树电路供电
JP2012038389A (ja) 半導体装置
US6411560B1 (en) Semiconductor memory device capable of reducing leakage current flowing into substrate
JPH1186548A (ja) 半導体記憶装置
JP2008047190A (ja) 半導体装置
US5956278A (en) Semiconductor circuit device with internal power supply circuit
JP4960419B2 (ja) 半導体記憶装置及び半導体装置
US10211832B1 (en) Input buffer circuit
KR100282049B1 (ko) 내부 전원 회로를 갖는 반도체 회로 장치
US5995431A (en) Bit line precharge circuit with reduced standby current
JP3690919B2 (ja) メモリデバイス
US9001610B2 (en) Semiconductor device generating internal voltage
KR100823817B1 (ko) 반도체 집적 회로
JP4795670B2 (ja) 共有ディカップリングキャパシタンス
US7616521B2 (en) Semiconductor memory device selectively enabling address buffer according to data output
JP2006040536A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 14