CN111554332B - 使用内部电压为时钟树电路供电 - Google Patents

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Abstract

本申请案涉及使用内部电压为时钟树电路供电。在一些实施例中，时钟输入缓冲器电路及分频器电路使用外部供应电压及内部生成电压的组合来提供由半导体装置使用的各种时钟信号。例如，时钟输入缓冲器经配置以使用耦合到供应电压的交叉耦合缓冲器电路响应于经接收的第一互补时钟信号而提供第二互补时钟信号，且使用耦合到内部电压的驱动器电路驱动所述第一互补时钟信号。在另一实例中，分频器电路可经由耦合到所述内部电压的分频器基于所述第二互补时钟信号而提供分频时钟信号且使用耦合到所述供应电压的驱动器电路驱动所述分频时钟信号。所述供应电压的量值可小于所述内部电压的量值。

Description

使用内部电压为时钟树电路供电
技术领域
本申请案涉及半导体装置，且特定来说，涉及半导体装置的时钟树电路。
背景技术
高数据可靠性、高存储器存取速度、低功率及减小的芯片尺寸是半导体存储器所要求的特征。在存储器内，通常期望电路直接使用外部供应电压。然而，因为外部供应电压通常与系统内的许多其它装置相关，所以其可能有抖动或可能波动。电压波动可能影响对噪声敏感的一些应用，例如时钟信号生成器。随着时钟速度增加，时钟信号生成器可能变得对由带噪声的电力供应引起的时序问题更敏感，这可能影响存储器装置的可靠性及稳定性。
发明内容
本发明的一方面提供一种设备，其包括：时钟输入缓冲器，其经配置以接收第一互补时钟信号且经耦合到第一供应电压及第二供应电压，其中响应于所述第一互补时钟信号，所述时钟输入缓冲器经配置以基于所述第一供应电压及所述第二供应电压而驱动第二互补时钟信号；及分频器电路，其经耦合到内部电压及所述第二供应电压且经配置以基于所述第二互补时钟信号以及所述内部电压及所述第二供应电压而提供分频时钟信号，其中所述内部电压与所述第一供应电压不同。
本发明的另一方面提供一种设备，其包括：时钟输入缓冲器，其包括缓冲器电路及驱动器电路，其中所述缓冲器电路经耦合到第一电压及第二电压且响应于第一时钟信号而基于供应电压及所述第一电压及所述第二电压提供第二时钟信号，其中所述驱动器电路经耦合到第三电压及所述第二电压且响应于所述第二时钟信号而基于所述第三电压及所述第二电压提供第三时钟信号。
本发明的另一方面提供一种方法，其包括：在时钟输入缓冲器处接收第一互补时钟信号；响应于所述第一互补时钟信号，基于第一电压及第二电压而提供第二互补时钟信号；及经由分频器电路，基于所述互补时钟信号以及第三电压及所述第二电压而提供分频时钟信号，其中所述第一电压的量值与所述第三电压的量值不同。
附图说明
图1是根据本发明的实施例的半导体装置的示意性框图。
图2是根据本发明的实施例的半导体装置的部分的框图。
图3是根据本发明的实施例的WCK输入电路的部分的框图。
图4是根据本发明的实施例的描绘时钟信号生成器的操作的示范性时序图的说明。
具体实施方式
下文阐述某些细节以提供对本发明的实施例的充分理解。然而，对于所属领域技术人员将清楚的是，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例是以实例方式提供且不应用来将本发明的范围限制于这些特定实施例。在其它情况下，未详细展示熟知电路、控制信号、时序协议及软件操作以避免不必要地模糊本发明。
本发明中所描述的一些材料包含使用时钟缓冲器内的不同电压来提供时钟信号以供在半导体装置中使用(例如用于存储器装置中的读取及写入操作)的装置及技术。例如，许多存储器装置(例如双倍数据速率(DDR)DRAM装置，其包含DDR4、DDR5、低功率DDR5(LPDDR5)、图形DDR(GDDR)DRAM装置)包含用来执行读取及写入操作的电路。可采用许多不同时钟信号以允许存储器装置提供从存储器的高性能存储器读取及到存储器的高性能写入。
可提供时钟信号以控制读取及写入电路使得根据指定时序提供及接收数据。在高速应用中，时钟信号时序的小偏差可能影响存储器的可靠性。为时钟缓冲器供电的电压的波动可能影响这个时序。因此，可能期望内部生成电压减轻外部供应电压的电压波动，但是这会增加用来生成内部电压的对供应电压的电流汲取。
因此，本发明描述使用外部供应电压及内部生成电压的组合来提供由半导体装置使用的各种时钟信号的时钟输入缓冲器电路及分频器电路的实例。
例如，时钟输入缓冲器可经配置以接收第一互补时钟信号且可包含各自耦合到第一供应电压及第二供应电压的第一级及第二级。响应于第一互补时钟信号，第一级及第二级可基于第一供应电压及第二供应电压而提供第二互补时钟信号。时钟输入缓冲器可进一步包含耦合到内部电压及第二供应电压且经配置以接收第二互补时钟信号的一对驱动器电路。响应于第二互补时钟信号，所述驱动器电路对可响应于第二互补时钟信号且基于内部电压及第二供应电压而提供第三互补时钟信号。
此外，分频器电路可经耦合到内部电压及第二供应电压且经配置以响应于第三互补时钟信号且基于内部电压及第二供应电压而提供分频时钟信号(例如，或多个分频时钟信号)。分频器电路可包含耦合到第一供应电压及第二供应电压且经配置以响应于分频时钟信号而基于第一供应电压及第二供应电压提供第二分频时钟信号的输出缓冲器。使用内部电压来生成分频时钟信号可减轻由第一供应电压的电压波动引起的抖动，而使用第一供应电压来驱动分频时钟信号可限制用于生成内部电压的功率消耗。
图1是根据本发明的实施例的半导体装置100的示意性框图。半导体装置100可包含WCK输入电路105、分频器及缓冲器电路107、地址/命令输入电路115、地址解码器120、命令解码器125、多个行(例如，第一存取线)解码器130、包含感测放大器150及传输门195的存储器单元阵列145、多个列(例如，第二存取线)解码器140、串行化器/解串行化器(SERDES)电路165、输入/输出(I/O)电路160及电压生成器电路190。半导体装置100可包含多个外部端子，其包含耦合到命令/地址总线110的地址及命令端子、时钟端子CK及/CK、数据端子DQ、DQS及DM及电力供应端子VDD1、VDD2、VSS、VDDQ及VSSQ。半导体装置可经安装在衬底上，例如存储器模块衬底、母板等。
存储器单元阵列145包含多个存储体0到N，其中每一存储体0到N包含多个字线WL、多个位线BL、及布置在多个字线WL及多个位线BL的交叉点处的多个存储器单元MC。每一存储体的字线WL的选择是由对应行解码器130执行且位线BL的选择是由对应列解码器140执行。多个感测放大器150经提供用于其对应位线BL且经由用作开关的传输门TG 195耦合到至少一个相应本地I/O线，所述本地I/O线进一步耦合到至少两个主I/O线对中的相应者。在一些实例中，感测放大器150可包含经配置以补偿感测放大器的组件之间的阈值电压差的阈值电压补偿电路。由于各种组件当中的过程、电压及温度(PVT)变化，可能存在阈值电压差。
地址/命令输入电路115可在命令/地址端子处经由命令/地址总线110从外部(例如，经由存储器控制器)接收地址信号及存储体地址信号，且可将地址信号及存储体地址信号传输到地址解码器120。地址解码器120可对从地址/命令输入电路115接收的地址信号进行解码并将行地址信号XADD提供到行解码器130，且将列地址信号YADD提供到列解码器140。地址解码器120还可接收存储体地址信号且将存储体地址信号BADD提供到行解码器130及列解码器140。
地址/命令输入电路115还可在命令/地址端子处经由命令/地址总线110从外部(例如，从存储控制器)接收命令信号及芯片选择信号，且可将命令信号及芯片选择信号提供到命令解码器125。命令信号可包含各种存储器命令，例如存取(例如，读取/写入)命令。芯片选择信号选择半导体装置100以使其响应于提供到命令及地址端子的命令及地址。即，响应于在半导体装置100处接收活动芯片选择信号，可对在命令/地址端子处经由命令/地址总线110的命令及地址进行解码以执行存储器操作。命令解码器125可对命令信号进行解码以生成各种内部命令信号。例如，内部命令信号可包含用来选择字线的行命令信号、用来选择位线的列命令信号，例如读取命令或写入命令。内部命令信号还可包含输出及输入激活命令，例如时控命令。
因此，当发布读取命令且及时向行地址及列地址供应读取命令时，从由行地址及列地址指定的存储器单元阵列145中的存储器单元读取读取数据。读取命令可由命令解码器125接收。SERDES电路165的读取/写入放大器可接收读取数据DQ且将读取数据DQ提供到I/O电路160。I/O电路160可经由数据端子DQ将读取数据DQ连同数据屏蔽端子DM处的数据屏蔽信号一起提供到外部。可在由读取时延RL信息定义的时间提供读取数据，所述读取时延RL信息可经编程在半导体装置100中(例如，在模式寄存器(图1中未展示)中。可根据CK时钟信号的时钟循环定义读取时延RL信息。例如，当在输出处经由数据端子DQ及DM提供相关联读取数据时，读取时延RL信息可被定义为在半导体装置100处接收读取命令之后的CK信号的时钟循环的数目。
类似地，当发布写入命令且及时向行地址及列地址供应写入命令时，I/O电路160接着可在数据端子DQ处接收写入数据连同数据屏蔽DM信号且经由SERDES电路165的读取/写入放大器提供写入数据。SERDES电路165可将写入数据提供到存储器单元阵列145。写入命令可由命令解码器125接收。因此，可将写入数据写入在由行地址及列地址指定的存储器单元中。可在由写入时延WL信息定义的时间将写入数据及数据屏蔽信号分别提供到数据端子DQ及DM。写入时延WL信息可经编程在半导体装置100中(例如，在模式寄存器(图1中未展示)中)。可根据时钟信号CK的时钟循环定义写入时延WL信息。例如，当在数据端子DQ及DM处接收相关联写入数据及数据屏蔽信号时，写入时延WL信息可为在半导体装置100处接收写入命令之后的CK信号的时钟循环的数目。
转向对半导体装置100中包含的外部端子的解释，电力供应端子可接收电力供应电压VDD1、VDD2及VSS。这些电力供应电压VDD1、VDD2及VSS可经供应到电压生成器电路190。电压生成器电路190可基于电力供应电压VDD1、VDD2及VSS而生成各种内部电压VPP、VOD、VARY、VPERI、VIB等。具体来说，可使用VDD1电压生成内部电压VIB。内部电压VIB可具有大于供应电压VDD2的量值。内部电压VPP主要用于行解码器130及列解码器140中，内部电压VOD及VARY主要用于存储器单元阵列145中包含的感测放大器150中，内部电压VIB(连同电力供应电压VDD2及VSS)用于WCK输入电路105以及分频器及缓冲器电路107中，且内部电压VPERI用于许多其它电路模块中。I/O电路160可接收电力供应电压VDDQ及VSSQ。例如，电力供应电压VDDQ及VSSQ可分别为与电力供应电压VDD1及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于I/O电路160。
时钟端子WCK_T及WCK_N可分别接收外部时钟信号WCK_T及互补外部时钟信号WCK_N。在一些实例中，WCK_T时钟信号及WCK_N时钟信号可为写入时钟信号。WCK_T时钟信号及WCK_N时钟信号可经供应到WCK输入电路105。WCK输入电路105可基于WCK_T时钟信号及WCK_N时钟信号而生成互补内部时钟信号T及N。WCK输入电路105可将T时钟信号及N时钟信号提供到分频器及缓冲器电路107。分频器及缓冲器电路107可基于T时钟信号及N时钟信号以及时钟启用信号CKE(图1中未展示)而生成相控及频控的内部时钟信号PHASE 0到3。PHASE 0到3时钟信号可相对于彼此相移90度。例如，PHASE 0时钟信号相对于内部时钟信号T相移0度，PHASE 1时钟信号相对于内部时钟信号T相移90度，PHASE 2时钟信号相对于内部时钟信号T相移180度，且PHASE 3时钟信号相对于内部时钟信号T相移270度。
分频器及缓冲器电路107可将PHASE 0到3时钟信号提供到SERDES电路165及I/O电路160。SERDES电路165可通过解串行化高速写入数据且串行化高速读取数据来支持高速读取及写入操作。例如，在高速写入操作期间，I/O电路160可响应于PHASE 0到3时钟信号而接收且缓冲(例如，经由输入缓冲器)经串行化的写入数据。SERDES电路165可经配置以响应于PHASE 0到3时钟信号而从I/O电路160的输入缓冲器检索经串行化的写入数据，且解串行化(例如，使其并行化)经串行化的写入数据以提供经解串行化的写入数据。SERDES电路165可将经解串行化的写入数据提供到存储器单元阵列145。因此，在高速写入操作期间，数据经由数据端子DQ在I/O电路160处接收且使用SERDES电路165利用PHASE 0到3时钟信号来解串行化。
因为PHASE 0到3时钟信号用于高速读取操作中，所以PHASE 0到3时钟信号的相对时序的准确度及精确度对于确保读取数据在预期时间根据读取时延RL信息提供到数据端子DQ及DM可能很重要。因此，为了生成内部时钟信号T及N以及PHASE 0到3时钟信号，可分别将WCK输入电路105以及分频器及缓冲器电路107中的某个电路耦合到电力供应VDD2(例如，由电力供应VDD2供电)，且可将WCK输入电路105以及分频器及缓冲器电路107中的另一电路耦合到内部电压VIB。因为供应电压VDD2是外部电压且可经提供到其它半导体装置，所以当所述其它连接的半导体装置的功率消耗随时间变化时，供应电压VDD2可能波动(例如，变为带噪声)。供应电压VDD2上的噪声可能影响WCK输入电路105以及分频器及缓冲器电路107的电路时序(例如，转变时序)。因为内部电压VIB是在电压生成器电路190内部生成，所以其可能比供应电压VDD2更稳定(例如，更不易受噪声或波动影响)。因此，为了防止供应电压VDD2中的噪声，内部电压VIB可用来为WCK输入电路105以及分频器及缓冲器电路107中的电路供电。然而，WCK输入电路105以及分频器及缓冲器电路107对内部电压VIB的使用的增加可增加电压生成器电路190为生成内部电压VIB而对供应电压VDD1汲取的电流。在一些实施方案中，半导体装置100限于对供应电压VDD1的特定电流汲取。为了减轻为生成内部电压VIB而汲取的电流的增加，使用内部电压VIB来为WCK输入电路105以及分频器及缓冲器电路107供电可由WCK输入电路105以及分频器及缓冲器电路107中的电路的时序关键的子集所使用，且WCK输入电路105以及分频器及缓冲器电路107中的另一电路可经耦合到供应电压VDD2。
另外，在高速读取操作期间，可从存储器单元阵列145接收经解串行化的读取数据，且SERDES电路165可经配置以响应于读取时钟信号(未展示)而串行化经解串行化的读取数据以提供经串行化的读取数据。SERDES电路165可响应于读取时钟信号而将经串行化的读取数据提供到I/O电路160。读取时钟信号可由SERDES电路165的收发器用来支持高速读取操作以串行化从存储器单元阵列145接收的经解串行化的读取数据。即，SERDES电路165可基于读取时钟信号的时序而串行化经解串行化的读取数据并提供经串行化的读取数据。
图2是根据本发明的实施例的半导体装置200的部分的框图。半导体装置200可包含WCK输入电路220、分频器及缓冲器电路230、及I/O电路265。在一些实例中，图1的半导体装置100可实施半导体装置200。例如，图1的105可实施WCK输入电路220，图1的分频器及缓冲器电路107可实施分频器及缓冲器电路230，图1的I/O电路160可实施I/O电路265，或其任何组合。WCK输入电路220以及分频器及缓冲器电路230可经配置以基于经接收的互补(例如，相对于彼此相移180度)时钟信号WCK_T及WCK_N而生成频移及相移的时钟信号PHASE 0到3。在一些实例中，WCK_T时钟信号及WCK_N时钟信号可为写入时钟信号。I/O电路265可经配置以例如在写入操作期间响应于PHASE 0到3时钟信号而将数据锁存在数据输入缓冲器中。
WCK输入电路220可包含第一级222、第二级224、驱动器226及驱动器228。第一级222可接收WCK_T时钟信号及WCK_N时钟信号且可提供互补N1N时钟信号及N1T时钟信号。第二级224可接收N1N时钟信号及N1T时钟信号且可提供互补N2T时钟信号及N2N时钟信号。第二级224可经交叉耦合使得N2T及N2N也具有互补工作循环。驱动器226及驱动器228可分别响应于N2T时钟信号及N2N时钟信号而分别提供内部时钟信号T及N。T时钟信号及N时钟信号可互补。在WCK输入电路220内，第一级222及第二级224的电路可经耦合到供应电压VDD2(例如，第一电压或第一供应电压)(例如，由其供电)。驱动器226及驱动器228的电路可经耦合到内部电压VIB(例如，第二电压或第二供应电压)。内部电压VIB可由供应电压VDD1生成。内部电压VIB可具有大于供应电压VDD2的量值。例如，内部电压VIB可具有1.2伏特的量值，且供应电压VDD2可具有在0.96伏特与1.12伏特之间的量值。供应电压VDD1可具有1.6伏特的量值。
分频器及缓冲器电路230可包含分频器电路232及驱动器234(0)到(3)。分频器电路232可接收T时钟信号及N时钟信号，且可对T时钟信号及N时钟信号进行分频以提供频率及相位经调整的分相时钟信号DP0到3。DP0到3时钟信号可具有为T时钟信号及N时钟信号的频率的一半的频率，且可彼此相移90度。例如，DP0时钟信号可相对于T时钟信号相移0度，DP1时钟信号可相对于T时钟信号相移90度，DP2时钟信号可相对于T时钟信号相移180度，且DP3时钟信号可相对于T时钟信号相移270度。驱动器234(0)到(3)中的每一者可在输出处驱动DP0到3时钟信号中的相应者作为PHASE 0到3时钟信号。与DP0到3时钟信号类似，PHASE 0到3时钟信号可相对于彼此相移90度。例如，PHASE 0时钟信号可相对于T时钟信号相移0度，PHASE 1时钟信号可相对于T时钟信号相移90度，PHASE 2时钟信号可相对于T时钟信号相移180度，且PHASE 3时钟信号可相对于T时钟信号相移270度。在分频器及缓冲器电路230内，分频器电路232中的电路可经耦合到内部电压VIB，且由于从供应电压VDD1导出的电流限制，驱动器234(0)到(3)中的每一者的电路可经耦合到供应电压VDD2。
I/O电路265可包含各自对应于相应数据端子DQ0到DQX(例如，或数据屏蔽端子DM)的数据(例如，写入数据)输入缓冲器电路266(0)到(X)。数据输入缓冲器电路266(0)到(X)中的每一者可包含相应四个数据输入缓冲器267(00)到(03)到数据输入缓冲器267(X0)到(X3)。响应于PHASE 0到3时钟信号中的相应者，数据输入缓冲器267(00)到(03)到数据输入缓冲器267(X0)到(X3)中的每一者既可锁存/存储写入数据(例如，从外部装置/控制器接收)又可提供经锁存/经存储的数据。例如，响应于PHASE 0时钟信号，数据输入缓冲器267(00)、数据输入缓冲器267(10)、…及数据输入缓冲器267(X0)中的每一者可锁存/存储相应数据端子DQ0到DQX上接收的写入数据且将经锁存/经存储的写入数据提供到存储器阵列(例如，图1的存储器单元阵列145)。响应于PHASE 1时钟信号，数据输入缓冲器267(01)、数据输入缓冲器267(11)、…及数据输入缓冲器267(X1)中的每一者可锁存/存储相应数据端子DQ0到DQX上接收的写入数据且将经锁存/经存储的写入数据提供到存储器阵列。响应于PHASE 2时钟信号，数据输入缓冲器267(02)、数据输入缓冲器267(12)、…及数据输入缓冲器267(X2)中的每一者可锁存/存储相应数据端子DQ0到DQX上接收的写入数据且将经锁存/经存储的写入数据提供到存储器阵列。响应于PHASE 3时钟信号，数据输入缓冲器267(03)、数据输入缓冲器267(13)、…及数据输入缓冲器267(X3)中的每一者可锁存/存储相应数据端子DQ0到DQX上接收的写入数据且将经锁存/经存储的写入数据提供到存储器阵列。在一些实例中，经锁存/经存储的写入数据可经由串行化器/解串行化器电路(例如图1的串行化器/解串行化器电路165)提供到存储器阵列。
在操作中，WCK输入电路220可接收WCK_T时钟信号及WCK_N时钟信号且可基于WCK_T时钟信号及WCK_N时钟信号而提供T时钟信号及N时钟信号。WCK输入电路220中的某个电路可经耦合到供应电压VDD2(例如，第一级222及第二级224)，而WCK输入电路220中的另一电路可经耦合到内部电压VIB(例如，驱动器226及驱动器228)。第一级222及第二级224经配置以基于WCK_T时钟信号及WCK_N时钟信号而提供具有互补相位及工作循环的N2T时钟信号及N2N时钟信号。第一级222是WCK输入电路220的第一级，其经配置以将N1N时钟信号及N1T时钟信号提供到第二级224的驱动电路。N1N时钟信号及N1T时钟信号是基于WCK_T时钟信号及WCK_N时钟信号。第二级224是WCK输入电路220的第二级，其经配置以使用交叉耦合电路提供N2T时钟信号及N2N时钟信号以在N2T信号及N2N信号上提供互补相位及工作循环。N1T、T1N、N2N及N2T时钟信号的逻辑高值及逻辑低值可分别基于供应电压VDD2及VSS。
驱动器226可经配置以基于N2T时钟信号而驱动T时钟信号且驱动器228可经配置以基于N2N时钟信号而驱动N时钟信号。T时钟信号及N时钟信号可由分频器及缓冲器电路230用来提供PHASE 0到3时钟信号。因为PHASE 0到3时钟信号用于高速写入操作中，所以PHASE 0到3时钟信号的相对时序的准确度及精确度对于确保在数据输入缓冲器处捕获写入数据可能很重要。当从T时钟信号及N时钟信号导出多个频率经调整及相移的DP0到3时钟信号时，随时间维持相对转变时序对于确保维持这个准确度是重要的。因此，驱动器226及驱动器228可生成T时钟信号及N时钟信号，且分频器电路232可使用内部电压VIB生成DP0到3时钟信号，内部电压VIB可比供应电压VDD2更稳定且噪声更低。T时钟信号及N时钟信号以及DP0到3时钟信号的逻辑高值及逻辑低值可分别基于内部电压VIB及供应电压VSS。
分频器电路232可提供具有T时钟信号及N时钟信号的频率的一半的DP0到3时钟信号，且可相对于彼此相移90度。驱动器234(0)到(3)中的每一者接收DP0到3时钟信号中的相应者，且可在输出处驱动DP0到3时钟信号中的相应者作为PHASE 0到3时钟信号中的相应者。PHASE 0到3时钟信号的逻辑高值及逻辑低值可分别基于供应电压VDD2及VSS。
I/O电路265可将数据端子DQ0到DQX上接收的相应写入数据锁存/存储在数据输入缓冲器电路266(0)到(X)处且可将经锁存/经存储的写入数据提供到存储器阵列。在一些实例中，数据输入缓冲器电路266(0)到(X)中的一者可对应于数据屏蔽DM信号。数据输入缓冲器电路266(0)到(X)内的数据输入缓冲器267(00)到(03)到数据输入缓冲器267(X0)到(X3)中的每一者分别可响应于PHASE 0到3时钟信号中的相应者而锁存/存储且提供相应数据端子DQ0到DQX上接收的数据。可由串行化器/解串行化器存取数据输入缓冲器电路266(0)到(X)中的每一者的数据输入缓冲器267(00)到(03)以响应于PHASE 0到3时钟信号而解串行化经锁存/经存储的写入数据。应明白，在一些实例中，在不脱离本发明的范围的情况下，第一级222、第二级224及/或驱动器234(0)到(3)中的一或多者可经耦合到内部电压VIB。另外，PHASE 0到3时钟信号可经施加以读取从存储器单元阵列并行提供的(例如，经解串行化的)数据。例如，可通过响应于PHASE 0到3时钟信号而在I/O电路265的个别输出缓冲器处锁存/存储经解串行化的读取数据的部分来解串行化经解串行化的读取数据(例如，经由串行化器/解串行化器)，且I/O电路265可响应于PHASE 0到3时钟信号而将经串行化的读取数据提供到相应数据端子DQ0到DQX。
图3是根据本发明的实施例的WCK输入电路320的部分的框图。WCK输入电路320可包含电流模式逻辑(CML)缓冲器304、第一级(例如，差分放大器电路)322、第二级(例如，具有去加重电阻器388及389的交叉耦合缓冲器电路)324、驱动器326及驱动器328。在一些实例中，图1的WCK输入电路105及/或图2的WCK输入电路220可实施WCK输入电路320。WCK输入电路320可经配置以基于经接收的互补时钟信号WCK_T及WCK_N而生成互补(例如，相对于彼此相移180度)时钟信号T及N。
CML缓冲器304可经配置为第一级322的电路。可提供CML缓冲器304以支持在高频下操作的WCK_T时钟信号及WCK_N时钟信号，其中CML缓冲器304的电流源372通过提供恒定电流输出来控制功率消耗。CML缓冲器304可包含由WCK_T信号控制以将第一信号提供到第一级322的p型晶体管374及由WCK_N时钟信号控制以将第二信号提供到第一级322的p型晶体管376。可从p型晶体管374与耦合到供应电压VSS的电阻之间的节点提供第一信号，且可从p型晶体管376与耦合到供应电压VSS的电阻之间的节点提供第二信号。第一信号可与WCK_T信号互补且第二信号可与WCK_N信号互补。电流源372可经耦合到供应电压VDD2。
第一级322可基于从CML缓冲器304接收的第一信号及第二信号而提供互补时钟信号N1N及N1T。第一级322可包含经配置以提供N1N时钟信号的差分放大器381及经配置以提供N1T时钟信号的差分放大器382。第一信号经提供到差分放大器381的正输入及差分放大器382的负输入，且第二信号经提供到差分放大器381的负输入及差分放大器382的正输入。因此，基于第一信号及第二信号的这个反向耦合，N1N时钟信号及N1T时钟信号可互补。差分放大器381及差分放大器382可经耦合到供应电压VDD2及VSS。
第二级324可接收N1N时钟信号及N1T时钟信号且可提供互补N2T时钟信号及N2N时钟信号。第二级324可包含经配置以响应于N1N时钟信号而提供N2T时钟信号的第一反相器(例如，串联耦合的p型晶体管383及n型晶体管384)。第二级324可进一步包含经配置以响应于N1T时钟信号而提供N2N时钟信号的第二反相器(例如，串联耦合的p型晶体管386及n型晶体管387)。为了确保N2T时钟信号及N2N时钟信号的工作循环是互补的，第二级324可进一步包含耦合到N2T时钟信号且由N2N时钟信号控制的p型晶体管385，及耦合到N2T时钟信号且由N2T时钟信号控制的p型晶体管388。实际上，p型晶体管385及p型晶体管388可使N2T时钟信号及N2N时钟信号交叉耦合以提供互补工作循环关系。p型晶体管383、p型晶体管385、p型晶体管386及p型晶体管388可经耦合到供应电压VDD2。n型晶体管384及n型晶体管387可经耦合到供应电压VSS。另外，第二级324可包含使N1N及N2T短路的电阻器389以及使N1T及N2N短路的另一电阻器388。提供电阻器388及389中的每一者以对相应N2N时钟信号及N2T时钟信号执行去加重操作。去加重操作防止N2N时钟信号及N2T时钟信号在供应电压VDD2与供应电压VSS之间的全电压摆动，这可使更容易地将N2N时钟信号及N2T时钟信号转移到下一状态。
驱动器326及驱动器328可分别响应于从第二级324接收的N2T时钟信号及N2N时钟信号而提供互补内部时钟信号T及N。驱动器326可包含串联耦合的反相器392及394，且驱动器328可包含串联耦合的反相器396及398。应明白，在不脱离本发明的范围的情况下，驱动器326及驱动器328中的每一者可包含两个以上串联耦合的反相器，但驱动器326及驱动器328可使用相等数目个串联耦合的反相器来实施以维持T信号与N信号之间的互补时序关系。驱动器326的串联耦合的反相器392及394以及串联耦合的反相器396及398可经耦合到内部电压VIB及供应电压VSS。在此，控制N2T时钟信号及N2N时钟信号以使其在内部电压VIB与供应电压VSS之间被完全放大。
在操作中，WCK输入电路320可接收WCK_T时钟信号及WCK_N时钟信号且可基于WCK_T时钟信号及WCK_N时钟信号而提供T时钟信号及N时钟信号。CML缓冲器304、第一级322及第二级324可经耦合到供应电压VDD2及VSS，而驱动器326及驱动器328经耦合到内部电压VIB及供应电压VSS。WCK_T时钟信号及WCK_N时钟信号的逻辑高电压及逻辑低电压可分别基于具有小于供应电压VDD2与VSS之间的电压差的电压差的指定电压VIH及VIL。响应于WCK_T时钟信号及WCK_N时钟信号，p型晶体管374及p型晶体管376(例如，及电流源372)可分别提供第一信号及第二信号。响应于由CML缓冲器304提供的第一信号及第二信号，第一级322的差分放大器381及差分放大器382可经配置以使用差分逻辑分别提供N1N时钟信号及N1T时钟信号。第一信号及第二信号到差分放大器381及差分放大器382的输入的耦合可经反向使得N1N信号及N1T信号是互补的。N1N时钟信号及N1T时钟信号的逻辑高电压及逻辑低电压可分别基于供应电压VDD2及VSS。然而，由于高速操作及电路损耗，N1N时钟信号及N1T时钟信号的逻辑高电压及逻辑低电压(例如，分别是VH1及VL1)的量值可具有大于VIH及V1电压且小于供应电压VDD2与VSS之间的电压差的电压差。
第二级324的第一反相器(例如，串联耦合的p型晶体管383及n型晶体管384)经配置以响应于N1N时钟信号而提供N2T时钟信号，且第二反相器(例如，串联耦合的p型晶体管386及n型晶体管387)经配置以响应于N1T时钟信号而提供N2N时钟信号。N2T时钟信号及N2N时钟信号还经由p型晶体管386及p型晶体管388交叉耦合以在N2T时钟信号及N2N时钟信号上提供互补工作循环。N2T时钟信号及N2N时钟信号的逻辑高电压及逻辑低电压可分别基于供应电压VDD2及VSS，但是如上文关于去加重操作所解释，N2T时钟信号及N2N时钟信号的逻辑高电压及逻辑低电压(例如，分别是V2H及V2L)的量值可具有大于VH1及VL1电压且小于供应电压VDD2与VSS之间的电压差的电压差。
驱动器326(例如，经由串联耦合的反相器392及394)及驱动器328(例如，经由串联耦合的反相器396及398)可响应于N2T时钟信号及N2N时钟信号而分别提供T时钟信号及N时钟信号。T时钟信号及N时钟信号的逻辑高值及逻辑低值可分别基于内部电压VIB及供应电压VSS。因为T时钟信号及N时钟信号可用来提供分频及相移的时钟信号(例如，图1的PHASE0到3时钟信号及/或图2的PHASE 0到3时钟信号)以用于高速写入操作中，所以T时钟信号及N时钟信号的相对时序的准确度及精确度对于这些分频及相移的时钟信号的生成可能很重要。因此，驱动器326及驱动器328可使用内部电压VIB生成T时钟信号及N时钟信号，所述内部电压VIB可比供应电压VDD2更稳定且噪声更低。应明白，在一些实例中，在不脱离本发明的范围的情况下，第一级322及/或第二级324中的一或多者可经耦合到内部电压VIB。
图4是根据本发明的实施例的描绘时钟信号生成器的操作的示范性时序图400的说明。在一些实例中，时序图400可描绘图1的半导体装置100(例如，WCK输入电路105、分频器及缓冲器电路107、及/或SERDES电路165)、图2的半导体装置、图3的WCK输入电路320或其组合的操作。WCK_T时钟信号及WCK_N时钟信号可对应于图1到3的WCK_T时钟信号及WCK_N时钟信号。N1N时钟信号及N1T时钟信号以及N2T时钟信号及N2N时钟信号可分别对应于图2及3的N1N时钟信号及N1T时钟信号以及N2T时钟信号及N2N时钟信号。T时钟信号及N时钟信号可对应于图1到3的T时钟信号及N时钟信号。DP0到3时钟信号可对应于图2的DP0到3时钟信号。PHASE 0到3时钟信号可对应于图1及2的PHASE 0到3时钟信号。WCK_T时钟信号及WCK_N时钟信号的逻辑高电压及逻辑低电压可分别基于具有小于供应电压VDD2与VSS之间的电压差的电压差的指定电压VIH及VIL。N1N时钟信号及N1T时钟信号的逻辑高电压及逻辑低电压可基于供应电压VDD2及VSS，但是N1N时钟信号及N1T时钟信号的逻辑高电压及逻辑低电压(例如，分别是VH1及VL1)的量值可具有大于VIH及VIL电压且小于供应电压VDD2与VSS之间的电压差的电压差。N2T时钟信号及N2N时钟信号的逻辑高电压及逻辑低电压可分别基于供应电压VDD2及VSS，但是如上文关于去加重操作所解释，N2T时钟信号及N2N时钟信号的逻辑高电压及逻辑低电压(例如，分别是V2H及V2L)的量值可具有大于VH1及VL1电压且小于供应电压VDD2与VSS之间的电压差的电压差。
在时间T0，WCK_T时钟信号可转变为VIH电压且对WCK_N时钟信号定时可转变为VIL电压。响应于WCK_T时钟信号及WCK_N时钟信号的转变，N1N时钟信号可转变为VH1电压且N1T时钟信号可转变为VL1电压(例如，经由图2的第一级222及/或图3的第一级322)。响应于N1N时钟信号及N1T时钟信号的转变，N2T时钟信号可转变为VH2电压且N2N时钟信号可转变为VL2电压(例如，经由图2的第二级224及/或图3的第二级324)。响应于N2T时钟信号及N2N时钟信号的转变，T时钟信号可转变为内部电压VIB且N2N时钟信号可转变为供应电压VSS(例如，经由图2的驱动器226及驱动器228及/或图3的驱动器326及328)。
在时间T1，WCK_T时钟信号可转变为VIL电压且对WCK_N时钟信号定时可转变为VIH电压。响应于WCK_T时钟信号及WCK_N时钟信号的转变，N1N时钟信号可转变为VL1电压且N1T时钟信号可转变为VH1电压(例如，经由图2的第一级222及/或图3的第一级322)。响应于N1N时钟信号及N1T时钟信号的转变，N2T时钟信号可转变为VL2电压REF且N2N时钟信号可转变为VH2电压(例如，经由图2的第二级224及/或图3的第二级324)。响应于N2T时钟信号及N2N时钟信号的转变，T时钟信号可转变为供应电压VSS且N2N时钟信号可转变为内部电压VIB(例如，经由图2的驱动器226及驱动器228及/或图3的驱动器326及328)。
时间T2到T5的时序转变可如关于时间T0及T1所描述那样重复。T时钟信号及N时钟信号可用来例如经由图2的分频器电路232生成DP0到3时钟信号。如时序图400中所展示，DP0到3时钟信号相对于彼此相移(例如，90度)，且具有与WCK_T、WCK_N、N1N、N1T、N2T、N2N、N及T时钟信号不同的频率。可例如经由图2的驱动器234(0)到(3)分别在DP0到3时钟信号上驱动PHASE 0到3时钟信号。可基于内部电压VIB及供应电压VSS而驱动DP0到3时钟信号，且可基于供应电压VDD2及VSS而驱动PHASE 0到3时钟信号。因此，响应于T时钟信号及N时钟信号的转变，DP0时钟信号可在时间T0转变为内部电压VIB且可在时间T2转变为供应电压VSS，DP1时钟信号可在时间T1转变为内部电压VIB且可在时间T3转变为供应电压VSS，DP2时钟信号可在时间T2转变为内部电压VIB且可在时间T4转变为供应电压VSS，且DP3时钟信号可在时间T3转变为内部电压VIB且可在时间T5转变为供应电压VSS。PHASE 0到3时钟信号可遵循DP0到3时钟信号的上述转变，除了到供应电压VDD2而非内部电压VIB之外。
时序图400是用于说明各种所描述实施例的操作的实例。尽管时序图400描绘所包含信号的信号转变的特定布置，但是所属领域技术人员将明白，在不脱离本发明的范围的情况下，可在不同案例中包含额外或不同转变，包含在串行相关信号之间添加延迟。此外，时序图400中所表示的信号的量值的描绘并非旨在按比例绘制，且代表性时序是时序特性的说明性实例。
尽管已在某些优选实施例及实例的背景中描述本发明，但是所属领域技术人员将理解，本发明超出具体揭示的实施例延伸到本发明的其它替代实施例及/或用途以及显而易见的修改及其等效形式。另外，基于本发明，本发明的范围内的其它修改对于所属领域技术人员将是显而易见的。还应预期，实施例的特定特征及方面的各种组合或子组合可被制作且仍落入本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替换以便形成本发明的变化模式。因此，本文中所揭示的本发明的至少部分的范围旨在不应受上文所描述的特定揭示的实施例限制。

Claims (21)

1.一种为时钟树电路供电的设备，其包括：
时钟输入缓冲器，其经配置以接收第一互补时钟信号且耦合到第一供应电压及第二供应电压，其中响应于所述第一互补时钟信号，所述时钟输入缓冲器经配置基于所述第一供应电压及所述第二供应电压而驱动第二互补时钟信号；及
分频器电路，其耦合到内部电压及所述第二供应电压且经配置基于所述第二互补时钟信号以及所述内部电压及所述第二供应电压而提供分频时钟信号，其中所述内部电压与所述第一供应电压不同。
2.根据权利要求1所述的设备，其中所述分频器电路进一步包括输出缓冲器，所述输出缓冲器耦合到所述第一供应电压及所述第二供应电压且经配置以接收所述分频时钟信号，其中响应于所述分频时钟信号，所述分频器电路经配置基于所述第一供应电压及所述第二供应电压而驱动第二分频时钟信号。
3.根据权利要求1所述的设备，其中所述时钟输入缓冲器包括：
差分放大器电路，其经配置以接收所述第一互补时钟信号且提供中间互补时钟信号；及
交叉耦合缓冲器，其经配置基于所述中间互补时钟信号而提供所述第二互补时钟信号。
4.根据权利要求1所述的设备，其中所述时钟输入缓冲器进一步包括一对驱动器电路，所述一对驱动器电路耦合到所述内部电压及所述第二供应电压且经配置以接收所述第二互补时钟信号，其中响应于所述第二互补时钟信号，所述一对驱动器电路经配置基于所述内部电压及所述第二供应电压而提供第三互补时钟信号，其中所述分频器电路经配置以响应于所述第三互补时钟信号而提供所述分频时钟信号。
5.根据权利要求3所述的设备，其中所述差分放大器电路包括：
第一差分放大器，其经配置基于在第一输入处接收所述第一互补时钟信号中的第一时钟信号及在第二输入处接收所述第一互补时钟信号中的第二时钟信号而提供所述中间互补时钟信号中的第一时钟信号；及
第二差分放大器，其经配置基于在第一输入处接收所述第一互补时钟信号中的所述第二时钟信号及在第二输入处接收所述第一互补时钟信号中的所述第一时钟信号而提供所述中间互补时钟信号中的第二时钟信号。
6.根据权利要求5所述的设备，其中所述交叉耦合缓冲器包括：
第一反相器，其耦合到所述第一供应电压及所述第二供应电压且经配置基于所述中间互补时钟信号中的所述第一时钟信号的接收而在第一输出节点处提供所述第二互补时钟信号中的第一时钟信号；及
第二反相器，其耦合到所述第一供应电压及所述第二供应电压且经配置基于所述中间互补时钟信号中的所述第二时钟信号的接收而在第二输出节点处提供所述第二互补时钟信号中的第二时钟信号。
7.根据权利要求6所述的设备，其中所述交叉耦合缓冲器进一步包括：
第一晶体管，其耦合到所述第一供应电压且经配置基于所述第一反相器的所述第一输出节点的值而将所述第一供应电压提供到所述第二反相器的所述第二输出节点；及
第二晶体管，其耦合到所述第一供应电压且经配置基于所述第二反相器的所述第二输出节点的值而将所述第一供应电压提供到所述第一反相器的所述第一输出节点。
8.根据权利要求7所述的设备，其中所述第一晶体管及所述第二晶体管是p型晶体管。
9.根据权利要求1所述的设备，其中基于所述第一互补时钟信号、所述第二互补时钟信号及所述内部电压，所述分频器电路经配置以提供多个分频时钟信号，其中所述多个分频时钟信号包含所述分频时钟信号。
10.根据权利要求9所述的设备，其中所述分频器电路经配置以使所述多个分频时钟信号的相位相对于彼此移位。
11.根据权利要求9所述的设备，其中所述分频器电路经配置以提供具有与所述第二互补时钟信号的频率不同的频率的所述多个分频时钟信号。
12.根据权利要求11所述的设备，其中所述多个分频时钟信号的频率是所述第二互补时钟信号的频率的一半。
13.一种为时钟树电路供电的设备，其包括：
时钟输入缓冲器，其包括缓冲器电路及驱动器电路，其中所述缓冲器电路耦合到第一供应电压及第二供应电压且响应于第一时钟信号而基于所述第一供应电压及所述第二供应电压提供第二时钟信号，其中所述驱动器电路耦合到内部电压及所述第二供应电压且响应于所述第二时钟信号而基于所述内部电压及所述第二供应电压提供第三时钟信号。
14.根据权利要求13所述的设备，其中所述缓冲器电路包括与第二级串联耦合的第一级，其中所述第一级经配置以接收所述第一时钟信号并提供输出时钟信号且所述第二级经配置以响应于从所述第一级接收的所述输出时钟信号而提供所述第二时钟信号。
15.根据权利要求14所述的设备，其中所述第一级包括差分放大器且所述第二级包括交叉耦合缓冲器电路。
16.根据权利要求13所述的设备，其中所述第一供应电压的量值小于所述内部电压的量值。
17.根据权利要求13所述的设备，其进一步包括分频器电路，所述分频器电路经耦合以接收所述内部电压及所述第二供应电压且经配置以响应于所述第三时钟信号并基于所述内部电压及所述第二供应电压而提供分频时钟信号。
18.一种为时钟树电路供电的方法，其包括：
在时钟输入缓冲器处接收第一互补时钟信号；
响应于所述第一互补时钟信号，基于第一供应电压及第二供应电压而提供第二互补时钟信号；及
经由分频器电路，基于所述第一互补时钟信号、所述第二互补时钟信号以及内部电压及所述第二供应电压而提供分频时钟信号，其中所述第一供应电压的量值与所述内部电压的量值不同。
19.根据权利要求18所述的方法，其进一步包括响应于所述第二互补时钟信号且基于所述内部电压及所述第二供应电压，在所述时钟输入缓冲器处驱动第三互补时钟信号，其中所述分频时钟信号是响应于所述第三互补时钟信号而提供的。
20.根据权利要求18所述的方法，其进一步包括使所述第二互补时钟信号中的第一时钟信号及第二时钟信号交叉耦合。
21.根据权利要求18所述的方法，其进一步包括响应于所述分频时钟信号且基于所述第一供应电压及所述第二供应电压而驱动第二分频时钟信号。
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