KR100282049B1 - 내부 전원 회로를 갖는 반도체 회로 장치 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

내부 전원 회로(12)를 갖는 반도체 회로 장치는, 내부 전원 회로(12)는 차동 증폭기(20)와, 차동 증폭기(20)의 출력 단자에 접속된 게이트를 갖고 외부 전원 노드(a1)와 내부 전원 노드(b) 간에 접속된 드라이버 트랜지스터(26)와, 내부 전원 노드(b)와 차동 증폭기(20)의 비반전 입력 단자 간에 병렬로 접속된 4개의 트랜지스터(31-34)와, 4개의 트랜지스터(31-34) 중 2개에 대응하여 설치된 제1 제어 회로(Xi)과, 상기 다른 2개의 트랜지스터에 대응하여 설치된 제2 제어 회로(Yj)를 포함한다. 제1 제어 회로(Xi)은, 제1 퓨즈(42)와 제1 신호 발생 회로(43-45)를 포함한다. 제1 신호 발생 회로(43-45)는 제1 퓨즈(42)가 절단된 상태일 때에는 로우 레벨의 제1 제어 신호(xi)를 대응하는 트랜지스터(31, 32)의 게이트로 출력하고, 제1 퓨즈(42)가 절단되지 않은 상태일 때에는 하이 레벨의 제1 제어 신호(xi)를 대응하는 트랜지스터(31, 32)의 게이트로 출력한다. 제2 제어 회로(Yj)는 제2 퓨즈(52)와 제2 신호 발생 회로(53-56)를 포함한다. 제2 신호 발생 회로(53-55)는 제2 퓨즈(52)가 절단된 상태일 때에는 하이 레벨의 제2 제어 신호(yj)를 대응하는 트랜지스터(33,34)의 게이트로 출력하고, 제2 퓨즈(52)가 절단되지 않은 상태일 때에는 로우 레벨의 제2 제어 신호(yj)를 대응하는 트랜지스터(33, 34)의 게이트로 출력한다.

Description

내부 전원 회로를 갖는 반도체 회로 장치{SEMICONDUCTOR CIRCUIT DEVICE HAVING INTERNAL POWER SUPPLY CIRCUIT}
본 발명은 반도체 회로 장치에 관한 것으로, 더욱 상세하게는, 외부 전원 전압을 받아, 외부 전원 전압보다도 낮은 내부 전원 전압을 발생하는 내부 전원 회로를 갖는 반도체 회로 장치에 관한 것이다.
현재, 반도체 회로 장치의 하나로서, DRAM(다이내믹 랜덤 액세스 메모리), SRAM(스태틱 랜덤 액세스 메모리) 등의 반도체 기억 장치가 제공되어 있다. 최근에는, 소비 전력을 저감시키기 위해, 외부 전원 전압(예를 들면 5V)을 강압하여 내부 전원 전압(예를 들면 3. 3V)을 생성하는 내부 전원 회로를 구비한 반도체 기억 장치도 제공되어 있다.
도 5는 DRAM 등에 이용되는 종래의 내부 전원 회로의 구성을 나타낸 회로도이다. 도 5를 참조하면 종래의 내부 전원 회로는 차동 증폭기(60)와, N채널 MOS 트랜지스터(65)와, 드라이버 트랜지스터(66)와, P채널 MOS 트랜지스터(67 내지 69)와, 퓨즈(71 내지 73)와, N채널 MOS 트랜지스터(74)를 구비한다. 차동 증폭기(60)는, P채널 MOS 트랜지스터(61, 62)와, N채널 MOS 트랜지스터(63, 64)를 포함하며, N채널 MOS 트랜지스터(63)의 게이트를 반전 입력 단자로 하여 기준 전압 Vref를 받고, 노드 k에 접속된 N 채널 MOS 트랜지스터(64)의 게이트를 비반전 입력 단자로 하고, 출력 전압을 노드 h에 공급한다. N채널 MOS 트랜지스터(65)는, 한쪽이 N채널 MOS 트랜지스터(63 및 64)에, 다른쪽이 접지 노드 c에 접속되며, 인에이블 신호 TE에 응답하여 온/오프가 된다. 드라이버 트랜지스터(66)는 차동 증폭기(60)로부터의 출력 전압을 게이트로 받고, 외부 전원 노드 a와 내부 전원 노드 b 간에 접속된다. P채널 MOS 트랜지스터(67 내지 69)는 접지 노드 c에 접속된 게이트를 갖고, 내부 전원 노드 b와 노드 k 간에 직렬로 접속된다. 퓨즈(71)는 P채널 MOS 트랜지스터(67)와 병렬로 접속되고, 퓨즈(72)는 P채널 MOS 트랜지스터(68)와 병렬로 접속되고, 퓨즈(73)는 P채널 MOS 트랜지스터(69)와 병렬로 접속되며, 또한 퓨즈(71 내지 73)는 내부 전원 노드 b와 노드 k 간에 직렬로 접속된다. N채널 MOS 트랜지스터(74)는 일정 전압 Vcnt1을 받는 게이트를 갖고, 노드 k와 접지 노드 c 간에 접속된다.
상기 내부 전원 회로에서는, 노드 k의 전위가 차동 증폭기(60)에 피드백되고, 이에 따라 차동 증폭기(60)가 노드 k의 전위가 기준 전압 Vref와 동일하게 되도록 드라이버 트랜지스터(66)를 제어한다. 그 결과, 이 내부 전원 회로는 내부 전원 노드 b와 노드 k 간의 전압 강하분만큼 노드 k의 전위보다도 높은 내부 전원 전압 intVcc를 내부 전원 노드 b에 공급한다.
상기 내부 전원 회로에서는, 미리 내부 전원 노드 b에 공급되는 내부 전원 전압 intVcc가 원하는 값보다도 낮아지도록 기준 전압 Vref를 설정한다.
여기서, 퓨즈(71 내지 73) 중 적어도 1개를 절단하면, 내부 전원 노드 b와 노드 k 간에, 절단된 퓨즈와 병렬로 접속된 P채널 MOS 트랜지스터(67 내지 69)의 채널 저항에 의한 전압 강하가 생겨, 이 전압 강하분만큼 내부 전원 전압 intVcc가 상승한다.
이와 같이, 절단할 퓨즈(71 내지 73)의 수를 조정하여 내부 전원 전압 intVcc를 원하는 값이 될 때까지 상승시킨다.
상기 내부 전원 회로에서는, 퓨즈(71 내지 73)의 절단에 의해 내부 전원 전압 intVcc를 올리는 것은 가능하지만 내릴 수는 없기 때문에, 내부 전원 전압 intVcc가 원하는 값보다도 높게 설정된 경우에는, 내부 전원 전압 intVcc를 원하는 값이 되도록 조정할 수 없다고 하는 문제점이 있었다.
또한, 퓨즈(71 내지 73)가 폴리실리콘 등의 고저항인 재료로 구성되어 있는 경우에는, 이 퓨즈(71 내지 73)의 저항에 의해 내부 전원 노드 b와 노드 k 간의 전위차가 커지기 때문에, 내부 전원 전압 intVcc를 원하는 값으로 조정할 수 없다고 하는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 내부 전원 회로가 공급하는 내부 전원 전압을 상승 또는 하강시킴으로써 원하는 값으로 조정할 수 있는 반도체 회로 장치를 제공하는 것이다.
본 발명의 또 하나의 목적은, 퓨즈의 저항에 의한 영향을 받지 않고, 내부 전원 회로가 공급하는 내부 전원 전압을 원하는 값으로 조정할 수 있는 반도체 회로 장치를 제공하는 것이다.
본 발명에 의하면, 반도체 회로 장치는 외부 전원 전압을 받는 외부 전원 노드에 접속되고, 외부 전원 전압보다도 낮은 내부 전원 전압을 내부 전원 노드에 발생시키는 내부 전원 회로를 갖는다. 내부 전원 회로는 차동 증폭기와, 드라이버 트랜지스터와, 복수의 저항 소자와, 전원 회로를 구비한다. 차동 증폭기는 기준 전압을 받는 반전 입력 단자를 갖는다. 드라이버 트랜지스터는 차동 증폭기의 출력 단자에 접속된 게이트를 갖고, 외부 전원 노드와 내부 전원 노드 간에 접속된다. 복수의 저항 소자는, 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간에 병렬로 접속되고, 각각이 정저항 상태 및 절연 상태를 갖는다. 전환 회로는 복수의 저항 소자의 각각에 접속되고, 복수의 저항 소자의 각각의 정저항 상태/절연 상태를 전환한다.
상기 반도체 회로 장치에 있어서는, 전환 회로에 의해 복수의 저항 소자의 각각의 정저항 상태/절연 상태가 전환되면, 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간의 합성 저항이 증감한다. 이에 따라 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간의 전위차가 증감한다. 또한, (차동 증폭기의 비반전 입력 단자의 전위) + (내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간의 전위차)인 내부 전원 전압도 상승 또는 하강한다.
따라서, 복수의 저항 소자의 각각의 정저항 상태/절연 상태를 전환함으로써 내부 전원 전압을 상승 또는 하강시켜 원하는 값이 되도록 조정할 수 있다.
바람직하게는, 상기 복수의 저항 소자는 각각 복수의 트랜지스터를 포함하며, 상기 전환 회로는 복수의 트랜지스터의 각각의 게이트에 접속되고, 복수의 트랜지스터의 각각을 온/오프시킨다.
상기 반도체 회로 장치에 있어서는, 전환 회로에 의해 트랜지스터가 오프에서 온으로 전환될 때에는, 이 트랜지스터의 채널 저항이 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간에 병렬로 가해지기 때문에, 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간의 합성 저항이 감소하고, 내부 전원 전압은 하강한다. 전환 회로에 의해 트랜지스터가 온에서 오프로 전환될 때에는, 이 트랜지스터의 채널 저항이 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간에서 없어지기 때문에, 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간의 합성 저항이 증가하고, 내부 전원 전압은 상승한다.
따라서, 트랜지스터의 온/오프를 전환함으로써 내부 전원 전압을 원하는 값이 되도록 조정할 수 있다.
바람직하게는, 상기 전환 회로는 복수의 트랜지스터 중 적어도 1개에 대응하여 설치된 제1 제어 회로와, 상기 다른 트랜지스터에 대응하여 설치된 제2 제어 회로를 포함한다. 제1 제어 회로는 제1 퓨즈와, 제1 신호 발생 회로를 포함한다. 제1 신호 발생 회로는 제1 퓨즈가 절단된 상태일 때에는 제1 논리 레벨인 제1 제어 신호를 대응하는 트랜지스터의 게이트로 출력하고, 제1 퓨즈가 절단되어 있지 않은 상태일 때에는 제2 논리 레벨의 제1 제어 신호를 대응하는 트랜지스터의 게이트로 출력한다. 제2 제어 회로는 제2 퓨즈와, 제2 신호 발생 회로를 포함한다. 제2 신호 발생 회로는 제2 퓨즈가 절단된 상태일 때에는 제2 논리 레벨의 제2 제어 신호를 대응하는 트랜지스터의 게이트로 출력하고, 제2 퓨즈가 절단되어 있지 않은 상태일 때에는 제1 논리 레벨의 제2 제어 신호를 대응하는 트랜지스터의 게이트로 출력한다.
따라서, 제1 퓨즈 또는 제2 퓨즈를 절단함으로써 트랜지스터의 온/오프를 전환할 수 있어, 이에 따라 내부 전원 전압을 상승 또는 하강시켜 원하는 값이 되도록 조정할 수 있다.
또한, 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간에 퓨즈를 설치하고 있지 않기 때문에, 퓨즈의 저항에 의해 생기는 전압 강하의 영향을 받지 않고 내부 전원 전압의 조정을 할 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 DRAM의 전체 구성을 나타낸 블럭도.
도 2는 도 1에 도시된 DRAM 중의 내부 전원 회로의 구성을 나타낸 회로도.
도 3은 도 2에 도시된 내부 전원 회로를 제어하기 위한 제어 회로 Xi(i=1, 2)의 구성을 나타낸 회로도.
도 4는 도 2에 도시된 내부 전원 회로를 제어하기 위한 제어 회로 Yj(j=1, 2)의 구성을 나타낸 회로도.
도 5는 종래의 내부 전원 회로의 구성을 나타낸 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
12 : 내부 전원 회로
20 : 차동 증폭기
26 : 드라이버 트랜지스터
31 내지 34 : P채널 MOS 트랜지스터
42, 52 : 퓨즈
43, 45, 53, 55 : N채널 MOS 트랜지스터
44, 54, 56 : 인버터
extVcc : 외부 전원 전압
intVcc : 내부 전원 전압
Vref : 기준 전압
a : 외부 전원 노드
b : 내부 전원 노드
c : 접지 노드
f, g : 상호 접속 노드
이하, 본 발명의 실시 형태를 도면을 참조하여 상세하게 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙여 그 설명을 반복하지 않는다.
도 1을 참조하면, DRAM은 메모리셀 어레이(1)와, 행 및 열어드레스 버퍼(2)와, 행디코더(3)와, 열디코더(4)와, 센스 앰프(5)와, 입출력 회로(6)를 구비한다.
이 DRAM은 또한, 외부 전원 전압 extVcc(예를 들면 5V)를 받는 전원 단자(7)와, 접지 전압 GND를 받는 접지 단자(8)와, 행 및 열어드레스 신호 A1 내지 An을 수신하는 n개의 어드레스 단자(9)와, 데이타 신호 DQ의 입출력을 행하는 데이타 입출력 단자(10)를 구비한다.
메모리셀 어레이(1)는 행 및 열 형태로 배치된 복수의 메모리셀(도시하지 않음)을 갖는다. 어드레스 버퍼(2)는 어드레스 단자(9)로부터의 행 및 열어드레스 신호 A1 내지 An을 행어드레스 신호 또는 열어드레스 신호로 변환한다. 행디코더(3)는 어드레스 버퍼(2)로부터의 행어드레스 신호 A1 내지 An에 응답하여 메모리셀 어레이(1)의 행(워드선)을 선택한다. 열디코더(4)는 어드레스 버퍼(2)로부터의 열어드레스 신호 A1 내지 An에 응답하여 메모리셀 어레이(1)의 열(열 선택선, 비트선)을 선택한다. 센스 앰프(5)는 메모리셀 어레이(1)로부터 판독된 데이타 신호를 증폭시킨다. 입출력 회로(6)는 열선택 게이트 및 데이타 입출력선쌍을 포함하며, 열디코더(4)에 의해 선택된 열로 데이타 신호를 입력하거나, 열디코더(4)에 의해 선택된 열로부터 데이타 신호를 출력하거나 한다.
이 DRAM은 또한, 기준 전압 발생 회로(11)와, 내부 전원 회로(12)를 구비한다. 기준 전압 발생 회로(11)는 일정한 기준 전압 Vref를 발생한다. 내부 전원 회로(12)는 기준 전압 발생 회로(11)로부터의 기준 전압 Vref를 기준으로 하여 전원 단자(7)로부터의 외부 전원 전압 extVcc를 강압함으로써 내부 전원 전압 intVcc(예를 들면 3. 3V)를 생성하고, 어드레스 버퍼(2), 행디코더(3), 열디코더(4) 등의 내부 회로에 공급한다.
도 2를 참조하면 내부 전원 회로(12)는 차동 증폭기(20)와, N채널 MOS 트랜지스터(25)와, 드라이버 트랜지스터(26)와, P채널 MOS 트랜지스터(31 내지 34)와, N채널 MOS 트랜지스터(35)를 구비한다. 차동 증폭기(20)는 P채널 MOS 트랜지스터(21, 22)와, N채널 MOS 트랜지스터(23, 24)를 포함하며, N채널 MOS 트랜지스터(23)의 게이트를 반전 입력 단자로 하여 기준 전압 Vref를 받고, 노드 e에 접속된 N채널 MOS 트랜지스터(24)의 게이트를 비반전 입력 단자로 하여, 출력 전압을 노드 d에 공급한다. N채널 MOS 트랜지스터(25)의 드레인은 N채널 MOS 트랜지스터(23 및 24)에, 소스가 접지 노드 c에 접속되고 인에이블 신호 TE에 응답하여 온/오프된다. 드라이버 트랜지스터(26)는 차동 증폭기(20)로부터의 출력 전압을 게이트에 받아, 외부 전원 노드 a1과 내부 전원 노드 b 간에 접속된다. P채널 MOS 트랜지스터(31 내지 34)는 내부 전원 노드 b와 차동 증폭기의 비반전 입력 단자에 접속되는 노드 e 간에 병렬로 접속된다. P채널 MOS 트랜지스터(31)는 도 3에 도시되는 제어 회로 X1(후술)로부터의 제어 신호 x1을 수신하는 게이트를 갖고, P채널 MOS 트랜지스터(32)는 도 3에 도시되는 제어 회로 X2(후술)로부터의 제어 신호 x2를 수신하는 게이트를 갖는다. P채널 MOS 트랜지스터(33)는 도 4에 도시되는 제어 회로 Y1(후술)로부터의 제어 신호 y1을 수신하는 게이트를 갖고, P채널 MOS 트랜지스터(34)는, 도 4에 도시되는 제어 회로 Y2(후술)로부터의 제어 신호 y2를 수신하는 게이트를 갖는다. N채널 MOS 트랜지스터(35)는 일정 전압 Vcnt1을 수신하는 게이트를 갖고, 노드 e와 접지 노드 c 간에 접속된다.
도 3을 참조하면, 이 제어 회로 Xi는 P채널 MOS 트랜지스터(41)와, 퓨즈(42)와, N채널 MOS 트랜지스터(43)와, 인버터(44)와, N 채널 MOS 트랜지스터(45)를 구비한다. P채널 MOS 트랜지스터(41)는 외부 전원 노드 a1과 퓨즈(42) 간에 접속되고, 접지 노드 c에 접속된 게이트를 갖는다. 퓨즈(42)는 P채널 MOS 트랜지스터(41)와 N 채널 MOS 트랜지스터(43) 간에 접속된다. N채널 MOS 트랜지스터(43)는 퓨즈(42)와 접지 노드 c 간에 접속되고, 일정 전압 Vcnt2를 받는 게이트를 갖는다. 인버터(44)는 상호 접속 노드 f로부터의 신호를 반전하여 제어 신호 xi로서 출력한다. N채널 MOS 트랜지스터(45)는 상호 접속 노드 f와 접지 노드 c 간에 접속되고, 인버터(44)로부터의 출력 신호를 수신하는 게이트를 갖는다. 인버터(44)와 N채널 MOS 트랜지스터(45)로 래치 회로를 구성한다.
도 4를 참조하면, 이 제어 회로 Yj는 P채널 MOS 트랜지스터(51)와, 퓨즈(52)와, N채널 MOS 트랜지스터(53)와, 인버터(54, 56)와, N채널 MOS 트랜지스터(55)를 구비한다. P채널 MOS 트랜지스터(51)는 외부 전원 노드 a1과 퓨즈(52) 간에 접속되고, 접지 노드 c에 접속된 게이트를 갖는다. 퓨즈(52)는 P채널 MOS 트랜지스터(51)와 N채널 MOS 트랜지스터(53) 간에 접속된다. N채널 MOS 트랜지스터(53)는 퓨즈(52)와 접지 노드 c 간에 접속되고, 일정 전압 Vcnt2를 받는 게이트를 갖는다. 인버터(54)는 상호 접속 노드 g로부터의 신호를 반전하여 출력한다. N채널 MOS 트랜지스터(55)는 상호 접속 노드 g와 접지 노드 c 간에 접속되고, 인버터(54)로부터의 출력 신호를 수신하는 게이트를 갖는다. 인버터(54)와 N채널 MOS 트랜지스터(55)로 래치 회로를 구성한다. 인버터(56)는 인버터(54)로부터의 출력 신호를 반전하여 제어 신호 yj로서 출력한다.
다음에, 상기한 바와 같이 구성된 DRAM의 내부 전원 회로(12)의 동작에 대해 설명한다.
상기 내부 전원 회로(12)에 있어서는, H 레벨의 인에이블 신호 TE가 N채널 MOS 트랜지스터(25)의 게이트로 입력되면 N채널 MOS 트랜지스터(25)가 온으로 되고, 그 결과 차동 증폭기(20)가 활성화된다. 노드 e의 전위가 차동 증폭기(20)로 피드백되고, 차동 증폭기(20)는 노드 e의 전위가 기준 전압 Vref와 동일하게 되도록 드라이버 트랜지스터(26)를 제어한다. 이 결과, 노드 e의 전위는 기준 전압 Vref와 동일하게 된다. 따라서, 내부 전원 전압 intVcc는 (노드 e의 전위 +노드 b와 노드 e 간의 전위차)로 된다. 노드 b와 노드 e 간의 전위차는 병렬로 접속된 P채널 MOS 트랜지스터(31 내지 34)의 채널 저항의 합성 저항에 의해 결정된다. P채널 MOS 트랜지스터(31 내지 34)는 제어 회로 X1, X2, Y1, Y2로부터 게이트로 입력되는 제어 신호 x1, x2, y1, y2에 따라서 온(정저항 상태) 또는 오프(절연 상태)가 된다. 여기서, 제어 신호 xi, yj에 대해 생각해 보자. 도 3을 참조하면, P채널 MOS 트랜지스터(41)의 게이트는 접지 노드 c와 접속되어 있기 때문에, P채널 MOS 트랜지스터(41)는 온으로 된다. N채널 MOS 트랜지스터(43)의 게이트는 전원 전압 Vcc보다도 낮은 전압 Vcnt2가 입력되기 때문에, N채널 MOS 트랜지스터(43)는 완전하게는 온으로 되지 않고 정저항 상태가 된다. 따라서, 상호 접속 노드 f는 H 레벨로 된다. 이 H 레벨의 신호는 인버터(44)에 의해 반전되기 때문에, 제어 신호 xi는 L 레벨의 신호가 된다. 즉, P채널 MOS 트랜지스터(31 및 32)의 게이트에 접속되는 제어 회로 X1 및 X2로부터는 L 레벨의 신호 x1 및 x2가 출력된다. 이 결과, P채널 MOS 트랜지스터(31 및 32)는 온(정저항 상태)가 된다.
한편, 도 4를 참조하면, 제어 회로 Yj는 인버터(56) 이외의 부분의 구성 및 기능을 제어 회로 Xi와 같게 하기 위해, 제어 회로 Yj로부터는 H 레벨의 제어 신호 yj가 출력된다. 즉, P채널 MOS 트랜지스터(33 및 34)의 게이트에 접속되는 제어 회로 Y1 및 Y2로부터는 H 레벨의 신호 y1 및 y2가 출력된다. 이 결과, P채널 MOS 트랜지스터(33 및 34)는 오프(절연 상태)가 된다.
이상의 설명에 의해, 노드 b와 노드 e 간의 전위차는, P채널 MOS 트랜지스터(31 및 32)의 채널 저항의 합성 저항에 의해 생기는 전압 강하분으로 된다.
여기서, 제어 회로 X1의 퓨즈(42)를 절단한 경우와 제어 회로 Y1의 퓨즈(52)를 절단한 경우에 대해 설명한다.
(a) 제어 회로 X1의 퓨즈(42)를 절단한 경우
이 경우, 도 3에 도시되는 상호 접속 노드 f와 P채널 MOS 트랜지스터(41)는 절연 상태가 되기 때문에, 상호 접속 노드 f는 N채널 MOS 트랜지스터(43)에 의해 L 레벨로 된다. 이 L 레벨의 신호가 인버터(44)에 의해 반전되어 출력되기 때문에, 제어 신호 x1은 H 레벨이 된다. 따라서 P채널 MOS 트랜지스터(31)는 온(정저항 상태)으로부터 오프(절연 상태)로 변화하게 된다. 이 결과, 노드 b와 노드 e 간의 합성 저항은 P채널 MOS 트랜지스터(32)의 채널 저항만으로 된다. 퓨즈(42)를 절단하기 전과 비교하면, 노드 b와 노드 e 간의 합성 저항은 증가하고 있고, 이 결과 노드 b와 노드 e 간의 전위차도 증가한다. 따라서, 내부 전원 전압 intVcc는 상승하게 된다.
(b) 제어 회로 Y1의 퓨즈(52)를 절단한 경우
이 경우도 상기 (a)의 경우와 마찬가지로, 도 4에 도시되는 상호 접속 노드 g는 L 레벨이 된다. 그러나, 이 L 레벨의 신호는 인버터(54 및 56)를 통해 출력되기 때문에 제어 신호 y1은 L 레벨이 된다. 따라서 P채널 MOS 트랜지스터(33)는 오프(절연 상태)로부터 온(정저항 상태)으로 변화하게 된다. 이 결과, 노드 b와 노드 e 간의 합성 저항은, P채널 MOS 트랜지스터(31, 32 및 33)의 채널 저항의 합성 저항이 된다. 퓨즈(52)를 절단하기 전과 비교하면, 노드 b와 노드 e 간의 합성 저항은 감소하고 있고, 이 결과 노드 b와 노드 e 간의 전위차도 감소한다. 따라서, 내부 전원 전압 intVcc는 하강하게 된다.
이상과 같이 이 실시 형태에 의하면, 퓨즈가 절단되어 있지 않은 상태일 때에는 L 레벨의 신호를 출력하고, 퓨즈가 절단된 상태일 때에는 H 레벨의 신호를 출력하는 제어 회로 Xi 및 퓨즈가 절단되어 있지 않은 상태일 때에는 H 레벨의 신호를 출력하고, 퓨즈가 절단된 상태일 때에는 L 레벨의 신호를 출력하는 제어 회로 Yj를 내부 전원 노드 b와 노드 e 간에 병렬로 접속된 트랜지스터(31 내지 34)에 대응시켜 설치하였기 때문에, 제어 회로 Xi의 퓨즈(42)를 절단함으로써 내부 전원 전압 intVcc가 상승하고, 또한 제어 회로 Yj의 퓨즈(52)를 절단함으로써 내부 전원 전압 intVcc가 하강한다. 따라서, 내부 전원 전압 intVcc가 원하는 값보다도 낮을 때에는 필요한 수만큼 제어 회로 Xi의 퓨즈(42)를 절단하고, 내부 전원 전압 intVcc가 원하는 값보다도 높을 때에는 필요한 수만큼 제어 회로 Yj의 퓨즈(52)를 절단함으로써 내부 전원 전압 intVcc를 원하는 값으로 조정할 수 있다.
또한, 내부 전원 노드 b와 노드 e 간에 퓨즈를 설치하고 있지 않기 때문에, 종래의 문제점이던 퓨즈의 저항에 의해 내부 전원 노드 b와 노드 e 간의 전위차가 커져 내부 전원 전압 intVcc를 원하는 값으로 설정할 수 없다고 하는 문제도 해소된다.
또, 여기서는 내부 전원 노드 b와 노드 e 간에 병렬로 접속되는 트랜지스터(31 내지 34)의 수를 4개로 하고, 이들 게이트에 접속되는 제어 회로 Xi 및 Yj의 수를 2개씩으로 하였지만, 내부 전원 노드 b와 노드 e 간에 병렬로 접속되는 트랜지스터의 수를 증감함으로써, 내부 전원 전압 intVcc를 상승 또는 하강시킬 수 있는 범위를 조정할 수 있다.
또한, 내부 전원 노드 b와 노드 e 간에 채널 저항치가 다른 여러가지의 트랜지스터를 병렬로 접속함으로써, 1개의 제어 회로의 퓨즈를 절단함으로써 내부 전원 전압 intVcc의 상승 또는 하강하는 양을 조절할 수 있고, 보다 미세한 내부 전원 전압 intVcc의 조정이 가능하다.
또한, 여기서는 제어 회로 Xi, Yj의 P채널 MOS 트랜지스터(41 및 51)의 일단을 외부 전원 노드 a1에 접속하고 있지만, 이것을 내부 전원 노드 b에 접속하더라도 지장은 없다.
본 발명에 의한 반도체 회로 장치는, 내부 전원 노드와 차동 증폭기의 비반전 입력 단자 간에 병렬로 접속되는 복수의 저항 소자와, 복수의 저항 소자의 각각의 정저항 상태/절연 상태를 전환하는 전환 회로를 구비하는 내부 전원 회로를 갖기 때문에, 복수의 저항 소자의 각각의 정저항 상태/절연 상태를 전환함으로써 내부 전원 전압을 상승 또는 하강시켜 원하는 값이 되도록 조정할 수 있다.
또한, 래치 회로는 인버터와 트랜지스터로 구성되기 때문에, 간단한 회로 구성으로 실현할 수 있다.

Claims (3)

  1. 외부 전원 전압(extVcc)을 받는 외부 전원 노드(a1)에 접속되고, 상기 외부 전원 전압(extVcc)보다도 낮은 내부 전원 전압(intVcc)을 내부 전원 노드(b)에 발생시키는 내부 전원 회로(12)를 갖는 반도체 회로 장치에 있어서,
    상기 내부 전원 회로(12)는,
    기준 전압(Vref)을 받는 반전 입력 단자를 갖는 차동 증폭기(20),
    상기 차동 증폭기(20)의 출력 단자에 접속된 게이트를 갖고, 상기 외부 전원 노드(a1)와 상기 내부 전원 노드(b) 간에 접속된 드라이버 트랜지스터(26),
    상기 내부 전원 노드(b)와 상기 차동 증폭기(20)의 비반전 입력 단자 간에 병렬로 접속되고, 각각이 정저항 상태 및 절연 상태를 갖는 복수의 저항 소자(31-34), 및
    상기 복수의 저항 소자의 각각에 접속되고, 상기 복수의 저항 소자의 각각의 정저항 상태/절연 상태를 전환하는 전환 회로(Xi, Yj)
    를 구비하는 반도체 회로 장치.
  2. 제1항에 있어서, 상기 복수의 저항 소자는 각각 복수의 트랜지스터(31-34)를 포함하며, 상기 전환 회로는, 상기 복수의 트랜지스터(31-34)의 각각의 게이트에 접속되고, 상기 복수의 트랜지스터(31-34)의 각각을 온/오프시키는 반도체 회로 장치.
  3. 제2항에 있어서, 상기 전환 회로는
    상기 복수의 트랜지스터(31-34) 중 적어도 1개에 대응하여 설치된 제1 제어 회로(Xi), 및
    상기 다른 트랜지스터에 대응하여 설치된 제2 제어 회로(Yj)를 포함하며,
    상기 제1 제어 회로(Xi)는
    제1 퓨즈(42), 및
    상기 제1 퓨즈(42)가 절단된 상태일 때에는 제1 논리 레벨의 제1 제어 신호(xi)를 대응하는 트랜지스터(31, 32)의 게이트로 출력하고, 상기 제1 퓨즈(42)가 절단되어 있지 않은 상태일 때에는 제2 논리 레벨의 제1 제어 신호(xi)를 대응하는 트랜지스터(31, 32)의 게이트로 출력하는 제1 신호 발생 회로(43-45)를 포함하고,
    상기 제2 제어 회로(Yj)는
    제2 퓨즈(52), 및
    상기 제2 퓨즈(52)가 절단된 상태일 때에는 제2 논리 레벨의 제2 제어 신호(yj)를 대응하는 트랜지스터(33, 34)의 게이트로 출력하고, 상기 제2 퓨즈(52)가 절단되어 있지 않은 상태일 때에는 제1 논리 레벨의 제2 제어 신호(yj)를 대응하는 트랜지스터(33, 34)의 게이트로 출력하는 제2 신호 발생 회로(53-56)를 포함하는 반도체 회로 장치.
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