JPS5958858A - 調整回路 - Google Patents
調整回路Info
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- JPS5958858A JPS5958858A JP16900982A JP16900982A JPS5958858A JP S5958858 A JPS5958858 A JP S5958858A JP 16900982 A JP16900982 A JP 16900982A JP 16900982 A JP16900982 A JP 16900982A JP S5958858 A JPS5958858 A JP S5958858A
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- terminals
- resistance
- terminal
- circuit
- resistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路（以下ＩＣという。）において
、ポリシリコン及びトランジスタとよシ構成し、抵抗値
及び容量値を設定する調整回路に関する。
、ポリシリコン及びトランジスタとよシ構成し、抵抗値
及び容量値を設定する調整回路に関する。
ＩＣで抵抗及び容量値を最適に設定しようとする場合、
アルミマスタースライスで試作、評価後設定する方法、
レーザトリミングで設定する方法及び、ポリシリコンヒ
ユーズで設定する方法などがある。
アルミマスタースライスで試作、評価後設定する方法、
レーザトリミングで設定する方法及び、ポリシリコンヒ
ユーズで設定する方法などがある。
アルミマスタースライスによる方法は、マスク枚数が多
くしかも試作が数種類になるため、時間とコストがかが
シ、最近のように設計時間の短縮が望まれているＩＣに
は不都合になっている。レーザトリミングによる方法は
、装置がらみのため一般的ではなく、高価格のＩＣに適
応できても低価格のＩＣには不適応である。ポリシリコ
ンヒユーズによる方法は、ポリシリコンを切断するか、
しないかで抵抗及び容量を調整する簡単な方法であるが
、ポリシリコンを切断した後は切断した部分は調整でき
ないため、ポリシリコンを切断する以前に切断の手順及
び測定方法には特別に細心の注意を払う必要がある。
くしかも試作が数種類になるため、時間とコストがかが
シ、最近のように設計時間の短縮が望まれているＩＣに
は不都合になっている。レーザトリミングによる方法は
、装置がらみのため一般的ではなく、高価格のＩＣに適
応できても低価格のＩＣには不適応である。ポリシリコ
ンヒユーズによる方法は、ポリシリコンを切断するか、
しないかで抵抗及び容量を調整する簡単な方法であるが
、ポリシリコンを切断した後は切断した部分は調整でき
ないため、ポリシリコンを切断する以前に切断の手順及
び測定方法には特別に細心の注意を払う必要がある。
第１図はこのポリシリコンヒユーズを用いた従来の抵抗
調整回路を示す回路図である。
調整回路を示す回路図である。
調整すべき拡散抵抗８，９．１０を端子１１と１２間に
直列に接続し、抵抗８と並列にポリシリコンヒユーズ１
、抵抗９と並列にポリシリコ／ヒユーズ２、抵抗１０と
並列にポリシリコンヒユーズ３を接続すると共にポリシ
リコンヒユーズ１の両端を端子４，５、ポリシリコンヒ
ユーズ２の両端を端子５，６、ポリシリコ／ヒユーズ３
の両端を端子６，７とし、外部よりそれらの電位制御を
可能とする。
直列に接続し、抵抗８と並列にポリシリコンヒユーズ１
、抵抗９と並列にポリシリコ／ヒユーズ２、抵抗１０と
並列にポリシリコンヒユーズ３を接続すると共にポリシ
リコンヒユーズ１の両端を端子４，５、ポリシリコンヒ
ユーズ２の両端を端子５，６、ポリシリコ／ヒユーズ３
の両端を端子６，７とし、外部よりそれらの電位制御を
可能とする。
この回路で端子１１．１２間の抵抗値を抵抗８とする場
合はポリシリコンヒユーズ１を切断するが、−ｉ切断す
ると抵抗８をショートすることが不可能となり、測定チ
ェックと抵抗設定が同時のため、抵抗を自由に可変させ
ることが困難となる。
合はポリシリコンヒユーズ１を切断するが、−ｉ切断す
ると抵抗８をショートすることが不可能となり、測定チ
ェックと抵抗設定が同時のため、抵抗を自由に可変させ
ることが困難となる。
すなわち、このポリシリコンヒーーズによる調整回路は
、簡単であるために特に低価格ＩＣにおいて良く用いら
れるけれども、測定チェックと調整値の決定とが同時で
あるために、−ｉポリシリコンフユーズを切断すると、
その個所による調整は不可能となシ、精密な調整が困難
であるという欠点を有している。
、簡単であるために特に低価格ＩＣにおいて良く用いら
れるけれども、測定チェックと調整値の決定とが同時で
あるために、−ｉポリシリコンフユーズを切断すると、
その個所による調整は不可能となシ、精密な調整が困難
であるという欠点を有している。
本発明の目的は、測定チェックとポリシリコン切断によ
る最適な調整値を決定する方法を分離することによシ上
記の欠点を除去し、何回でも測定チェックが可能で精密
な調整ができるところの調整回路を提供することにある
。
る最適な調整値を決定する方法を分離することによシ上
記の欠点を除去し、何回でも測定チェックが可能で精密
な調整ができるところの調整回路を提供することにある
。
本発明の回路は、ポリシリコ／ヒユーズを用いた半導体
集積回路の調整回路において、被調整素子に並列に接続
されたトランジスタからなるスイッチ回路と、該スイッ
チ回路を制御する外部端子と、該外部端子と電源間に挿
入された抵抗素子とポリシリコンヒユーズの直列接続回
路とを含むことからなっている。
集積回路の調整回路において、被調整素子に並列に接続
されたトランジスタからなるスイッチ回路と、該スイッ
チ回路を制御する外部端子と、該外部端子と電源間に挿
入された抵抗素子とポリシリコンヒユーズの直列接続回
路とを含むことからなっている。
以下本発明について図面を参照して詳細に説明する。
第２図は本発明の第１の実施例の回路図である。
なお第１図の従来例と同じものについては同一参照数字
を用いている。
を用いている。
端子１１．１２間に拡散抵抗８，９．１０を直列に接続
し、抵抗８に並列にＰ−０６ＭＯ８トランジスタ１３％
抵抗９に並列にＰ−０６ＭＯ８）う／ラスタ１４、抵抗
１０に並列にＰ−ｃｈＭＯｓトランジスタ１５を接続す
る。Ｐ−ｃｈＭＯｓトランジスタ１３のゲートに拡散抵
抗１６．１７及び端子３０を接続し、Ｐ−０６ＭＯ８）
ランジスタ１４のゲートに拡散抵抗１８．１９及び端子
３２を接続し、Ｐ−ｃｈ ＭＯＳ ）ランジスタ１５の
ゲートに拡散抵抗２０゜２１及び端子３４を接続する。
し、抵抗８に並列にＰ−０６ＭＯ８トランジスタ１３％
抵抗９に並列にＰ−０６ＭＯ８）う／ラスタ１４、抵抗
１０に並列にＰ−ｃｈＭＯｓトランジスタ１５を接続す
る。Ｐ−ｃｈＭＯｓトランジスタ１３のゲートに拡散抵
抗１６．１７及び端子３０を接続し、Ｐ−０６ＭＯ８）
ランジスタ１４のゲートに拡散抵抗１８．１９及び端子
３２を接続し、Ｐ−ｃｈ ＭＯＳ ）ランジスタ１５の
ゲートに拡散抵抗２０゜２１及び端子３４を接続する。
さらに抵抗１６の端子３０と接続されていない側にポリ
シリコンヒユーズ２２と端子２９を接続し、ポリシリコ
ンヒーーズ２２の他の側に端子２８を接続する。抵抗１
８の端子３２と接続されていない側にポリシリコンヒー
ーズ２４と端子３１を接続し、ポリシリコンヒユーズ２
４の他の側を端子２８に接続する。
シリコンヒユーズ２２と端子２９を接続し、ポリシリコ
ンヒーーズ２２の他の側に端子２８を接続する。抵抗１
８の端子３２と接続されていない側にポリシリコンヒー
ーズ２４と端子３１を接続し、ポリシリコンヒユーズ２
４の他の側を端子２８に接続する。
同様に抵抗２０の端子３４と接続されていない側にポリ
シリコンヒユーズ２６と端子３３を接続し、ポリシリコ
／ヒユーズ２６の他の側を端子２８に接続する。さらに
抵抗１７の端子３０と接続されていない側にポリシリコ
ンヒユーズ２３と端子３５を接続し、ポリシリコンヒユ
ーズ２３の他の側に端子３８を接続する。同様に抵抗１
９の端子３２に接続されていない側にポリシリコンヒユ
ーズ２５と端子３６を接続し、ポリシリコンヒユーズ２
５の他の側を端子３８に接続する。さらに抵抗２１の端
子３４に接続されていない側にポリシリコンヒユーズ２
７と端子３７を接続し、ポリシリコンヒユーズ２７の他
の側を端子３８に接続する。
シリコンヒユーズ２６と端子３３を接続し、ポリシリコ
／ヒユーズ２６の他の側を端子２８に接続する。さらに
抵抗１７の端子３０と接続されていない側にポリシリコ
ンヒユーズ２３と端子３５を接続し、ポリシリコンヒユ
ーズ２３の他の側に端子３８を接続する。同様に抵抗１
９の端子３２に接続されていない側にポリシリコンヒユ
ーズ２５と端子３６を接続し、ポリシリコンヒユーズ２
５の他の側を端子３８に接続する。さらに抵抗２１の端
子３４に接続されていない側にポリシリコンヒユーズ２
７と端子３７を接続し、ポリシリコンヒユーズ２７の他
の側を端子３８に接続する。
この回路の動作は以下のとおりである。
端子２８に■電源、端子３８にＯ電源を接続し、外部よ
□り端子３０，３２．３４に電位を強制的にあたえ、ｐ
、−ｃｈ ＭＯＳ ）う／ラスタ１３，１４．１５のゲ
ート電位を制御し、Ｐ −ａｈ ＭＯＳ ）ランジスタ
１３゜１４．１５のオン状態かオフ状態かを制御する。
□り端子３０，３２．３４に電位を強制的にあたえ、ｐ
、−ｃｈ ＭＯＳ ）う／ラスタ１３，１４．１５のゲ
ート電位を制御し、Ｐ −ａｈ ＭＯＳ ）ランジスタ
１３゜１４．１５のオン状態かオフ状態かを制御する。
この動作によシ端子１１．１２間の抵抗値を（抵抗８＋
抵抗９＋抵抗１０）４たは（抵抗８＋抵抗９）または（
抵抗９＋抵抗１０）または抵抗８またはＰ−ｃｈＭＯ８
）ランジスタ１３，１４．１５のオン抵抗の和かを選択
することが可能となる。
抵抗９＋抵抗１０）４たは（抵抗８＋抵抗９）または（
抵抗９＋抵抗１０）または抵抗８またはＰ−ｃｈＭＯ８
）ランジスタ１３，１４．１５のオン抵抗の和かを選択
することが可能となる。
ただしＰ−ｃｈＭＯ８抵抗１３，１４，１５のオン抵抗
は抵抗８〜１０に比較して無視できる値に設定する必要
がある。
は抵抗８〜１０に比較して無視できる値に設定する必要
がある。
このように端子３０，３２．３４の電位を制御すること
によシ、端子１１．１２間の抵抗値を選択測定すること
ができ、最適な値をチェックできることになる。
によシ、端子１１．１２間の抵抗値を選択測定すること
ができ、最適な値をチェックできることになる。
その後、端子３０，３２．３４の電位を外部より強制的
に制御しなくても端子１１．１２間の抵抗値が最適な値
に固定できるように、端子２８．２９間、端子２８．３
１間、端子２８．３３間または端子３８゜３５間、端子
３８．３６間、端子３８．３７間を選択し、ポリシリコ
ンヒユーズが切断できる電位を加える。このことにより
、ポリシリコンヒユーズ２２〜２７を選択的に切断でき
るため、端子３０゜３２．３４の電位を外部よシ制御し
なくても、端子１１．１２間の抵抗値を最適な値に設定
できる。例えば端子１１．１２間の抵抗値を抵抗８の値
とするときは、フユーズ１７，２４．２６を切断してや
ればよい。かくすると、トランジスタ１３のゲート電位
は■電源端子２８の電位に、トランジスタ１４゜１５の
ゲート電位はＯ電源端子３８の電位に固定されるので、
トランジスタ１３はオフ状態、トランジスタ１４．１５
はオン状態となシ端子１１゜１２間の抵抗値は抵抗８の
値となる。
に制御しなくても端子１１．１２間の抵抗値が最適な値
に固定できるように、端子２８．２９間、端子２８．３
１間、端子２８．３３間または端子３８゜３５間、端子
３８．３６間、端子３８．３７間を選択し、ポリシリコ
ンヒユーズが切断できる電位を加える。このことにより
、ポリシリコンヒユーズ２２〜２７を選択的に切断でき
るため、端子３０゜３２．３４の電位を外部よシ制御し
なくても、端子１１．１２間の抵抗値を最適な値に設定
できる。例えば端子１１．１２間の抵抗値を抵抗８の値
とするときは、フユーズ１７，２４．２６を切断してや
ればよい。かくすると、トランジスタ１３のゲート電位
は■電源端子２８の電位に、トランジスタ１４゜１５の
ゲート電位はＯ電源端子３８の電位に固定されるので、
トランジスタ１３はオフ状態、トランジスタ１４．１５
はオン状態となシ端子１１゜１２間の抵抗値は抵抗８の
値となる。
以上説明したように、この実施例によると、抵抗値を測
定チェックする場合と、最適値に設定する場合が区別で
きるため、測定は伺回でも可能となシ最適値を求めるの
が容易となり精密な設定ができる。またこの構成による
とウェハー状態でのチェックで最適値を設定できるとと
もに、制御用端子を設けることによシ最終ユーザでも用
途に応なお、前述の第１図及び第２図と同じものについ
ては同一参照数字を用いている。
定チェックする場合と、最適値に設定する場合が区別で
きるため、測定は伺回でも可能となシ最適値を求めるの
が容易となり精密な設定ができる。またこの構成による
とウェハー状態でのチェックで最適値を設定できるとと
もに、制御用端子を設けることによシ最終ユーザでも用
途に応なお、前述の第１図及び第２図と同じものについ
ては同一参照数字を用いている。
この実施例は第２図と同様な構成であるが、Ｐ−ｃｈ
ＭＯＳ ）ランジスタ１３と並列にＮ−ｃｈＭＯｓトラ
ンジスタ４２を接続し、Ｎ−ｃｈＭＯｓトランジスタ４
２のゲートとＰ−ｃｈＭＯｓトランジスタ１３のゲート
電位信号をインバータ４５で反転した信号とを接続する
。同様にＰ−ｃｈＭＯ８）ランジスタ１４と並列にＮ−
ｃｈＭＯｓトランジスタ４３を接続し、Ｎ−ｃｈＭＯ８
）う／ラスタ４３のゲートとＰ−ＣｈＭＯＳトランジス
タ１４のゲート電位信号をインバータ４６で反転した信
号とを接続する。さらにＰ−ｃｈＭＯ８）ランジスタ１
５と並列にＮ−ｃｈＭＯ８）ランジスタ４４を接続し、
Ｎ−ｃｈ ＭＯＳ ）う／ラスタ４４のゲートとＰ −
ｃｈＭＯｓトランジスタ１５のゲート電位信号をインバ
ータ４７で反転した信号とを接続する。またＰ−ｃｈＭ
Ｏ８）ランジスタ１３のゲートと端子３０間に保護回路
３９、Ｐ−ｃｈＭＯ８）ランジスタ１４のゲートと端子
３２間に係挿回路４０ 、 Ｐ−ｃｈ ＭＯＳトランジ
スタ１５のゲートと端子３４間に保護回路４１を接続す
る。これらの係挿回路３９，４０゜４１はダイオード２
個と抵抗の組合せ回路を示しであるがこれは他の公知の
回路を用いても構成で列に接続されるＭＯＳ ）ランジ
スタのオン抵抗が、並列に接続された極性の異るＭＯＳ
）う／ジスタのオン抵抗となるため、より低減され、抵
抗値のバラツキも低減される。また１Ｍ０８）、ｊンジ
スタのゲートに保護回路を挿入したために、ポリシリコ
ンヒユーズを切断する高電圧においても制御用のＭＯＳ
）う／ジスタのゲート保獲が可能となシ、印加する電圧
に注意する必要がなくなる。
ＭＯＳ ）ランジスタ１３と並列にＮ−ｃｈＭＯｓトラ
ンジスタ４２を接続し、Ｎ−ｃｈＭＯｓトランジスタ４
２のゲートとＰ−ｃｈＭＯｓトランジスタ１３のゲート
電位信号をインバータ４５で反転した信号とを接続する
。同様にＰ−ｃｈＭＯ８）ランジスタ１４と並列にＮ−
ｃｈＭＯｓトランジスタ４３を接続し、Ｎ−ｃｈＭＯ８
）う／ラスタ４３のゲートとＰ−ＣｈＭＯＳトランジス
タ１４のゲート電位信号をインバータ４６で反転した信
号とを接続する。さらにＰ−ｃｈＭＯ８）ランジスタ１
５と並列にＮ−ｃｈＭＯ８）ランジスタ４４を接続し、
Ｎ−ｃｈ ＭＯＳ ）う／ラスタ４４のゲートとＰ −
ｃｈＭＯｓトランジスタ１５のゲート電位信号をインバ
ータ４７で反転した信号とを接続する。またＰ−ｃｈＭ
Ｏ８）ランジスタ１３のゲートと端子３０間に保護回路
３９、Ｐ−ｃｈＭＯ８）ランジスタ１４のゲートと端子
３２間に係挿回路４０ 、 Ｐ−ｃｈ ＭＯＳトランジ
スタ１５のゲートと端子３４間に保護回路４１を接続す
る。これらの係挿回路３９，４０゜４１はダイオード２
個と抵抗の組合せ回路を示しであるがこれは他の公知の
回路を用いても構成で列に接続されるＭＯＳ ）ランジ
スタのオン抵抗が、並列に接続された極性の異るＭＯＳ
）う／ジスタのオン抵抗となるため、より低減され、抵
抗値のバラツキも低減される。また１Ｍ０８）、ｊンジ
スタのゲートに保護回路を挿入したために、ポリシリコ
ンヒユーズを切断する高電圧においても制御用のＭＯＳ
）う／ジスタのゲート保獲が可能となシ、印加する電圧
に注意する必要がなくなる。
なお以上の説明においてではＩＣとしてＭＯ８ｉＣを取
上けたけれども、本発明はこれら実施例に限定されるこ
となく、一般に絶縁ゲート型電界 。
上けたけれども、本発明はこれら実施例に限定されるこ
となく、一般に絶縁ゲート型電界 。
効果トランジスタ、さらにはパイボーラトランンスタを
用いた回路にも適用できることはいうまでもない。さら
に被調整素子としては抵抗の場合を取上げたけれども容
量の場合についても同様に適用できることはいうまでも
ない。
用いた回路にも適用できることはいうまでもない。さら
に被調整素子としては抵抗の場合を取上げたけれども容
量の場合についても同様に適用できることはいうまでも
ない。
以上詳細に説明したように本発明の回路によると、前述
のような構成によシ半導体集積回路内で抵抗及び容量値
を最適値に設定する必要がある場合、測定チェックと設
定が区別できるため、最適値を求めるのが容易になり精
密な設定ができるという効果が得られる。さらに硬定す
る時期はいつでもできるという効果も得られる。従って
％特に設計範囲の厳しい調整回路に好適な調整回路が得
られる。
のような構成によシ半導体集積回路内で抵抗及び容量値
を最適値に設定する必要がある場合、測定チェックと設
定が区別できるため、最適値を求めるのが容易になり精
密な設定ができるという効果が得られる。さらに硬定す
る時期はいつでもできるという効果も得られる。従って
％特に設計範囲の厳しい調整回路に好適な調整回路が得
られる。
第１図は従来例、第２図、第３図は本発明の第１及び第
２の実施例の回路図である。 １〜３，２２〜２７・・・・・・ポリシリコンヒユーズ
、４〜７，１１，１２．２８〜３８・・・・・・端子、
８〜１０゜１６〜２１・・・・・・拡散抵抗、１３〜１
５・・・・・・Ｐ −ｃ ｈＭＯ８）ランジスタ、３９
〜４１・・・・・・保護回路、４２〜４４−Ｎ−ｃｈ
ＭＯＳ ）ランジスタ、４５〜３７・・・・・・イ／ハ
ータ。 箒２ 図 第３ＴＩ！Ｊ
２の実施例の回路図である。 １〜３，２２〜２７・・・・・・ポリシリコンヒユーズ
、４〜７，１１，１２．２８〜３８・・・・・・端子、
８〜１０゜１６〜２１・・・・・・拡散抵抗、１３〜１
５・・・・・・Ｐ −ｃ ｈＭＯ８）ランジスタ、３９
〜４１・・・・・・保護回路、４２〜４４−Ｎ−ｃｈ
ＭＯＳ ）ランジスタ、４５〜３７・・・・・・イ／ハ
ータ。 箒２ 図 第３ＴＩ！Ｊ
Claims (2)
- （１） 被調整素子に並列接続されたトランジスタか
らなるスイッチ回路と、該スイッチ回路を制御する外部
端子と、該外部端子と電源間に挿入された抵抗素子とポ
リシリコンヒユーズの直列接続回路とを含むことを特徴
とする調整回路。 - （２）前記スイッチ回路は、並列接続された極性の異な
るトランジスタからなることを特徴とする特許請求範囲
第（１）項記載の調整回路。 （３１前記スイッチ回路のトランジスタのゲート（又は
ベース）を保護回路を介して外部端子と接続したことを
特徴とする特許請求の範囲第（１）項又は第（２）項記
載の調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16900982A JPS5958858A (ja) | 1982-09-28 | 1982-09-28 | 調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16900982A JPS5958858A (ja) | 1982-09-28 | 1982-09-28 | 調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958858A true JPS5958858A (ja) | 1984-04-04 |
Family
ID=15878641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16900982A Pending JPS5958858A (ja) | 1982-09-28 | 1982-09-28 | 調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167462A (ja) * | 1990-10-30 | 1992-06-15 | Nec Ic Microcomput Syst Ltd | 可変負荷半導体回路 |
| US6140862A (en) * | 1998-02-16 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device having internal power supply circuit |
-
1982
- 1982-09-28 JP JP16900982A patent/JPS5958858A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167462A (ja) * | 1990-10-30 | 1992-06-15 | Nec Ic Microcomput Syst Ltd | 可変負荷半導体回路 |
| US6140862A (en) * | 1998-02-16 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device having internal power supply circuit |
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