JPS59121854A - 半導体ｌｓｉ装置 - Google Patents
半導体ｌｓｉ装置Info
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- JPS59121854A JPS59121854A JP57234046A JP23404682A JPS59121854A JP S59121854 A JPS59121854 A JP S59121854A JP 57234046 A JP57234046 A JP 57234046A JP 23404682 A JP23404682 A JP 23404682A JP S59121854 A JPS59121854 A JP S59121854A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発ＥＥは、ＭＯ８形算子を構成素子として含む半導
体ＬＳＩ装置に関する。
体ＬＳＩ装置に関する。
ＭＯ８ＭＯＳトランジスタ集積回路装俗の発展けりさ捷
しく、１９６０年代後半（で実効チャネル要約１０μＩ
ｎのＭＯＳトランジスタによる数十〜数百素子のＩＣが
実しされた後、加工の像細比、高集積化が進み近年では
実効チャネル長が１５μｍ程度で素子数子方素子のＶＬ
ＳＩへと発展を続け、将来はさらに実効チャネル長が１
μｎＬ以下のサブミクロントランジスタによるサブミク
ロン半導体ＬＳＩ装置の出現が予想される０従来技術に
おいては、外部供給電源で直接にＭＯＳ ＬＳＩを動
作させておシ、電源電圧も実効チャネル長の縮小ととも
に低減し、例えば現在の１５μｍの実効チャネル長を用
いるものでは５ｖ単−電源下でＭＯ８形ＬＳＩを動作さ
せている。
しく、１９６０年代後半（で実効チャネル要約１０μＩ
ｎのＭＯＳトランジスタによる数十〜数百素子のＩＣが
実しされた後、加工の像細比、高集積化が進み近年では
実効チャネル長が１５μｍ程度で素子数子方素子のＶＬ
ＳＩへと発展を続け、将来はさらに実効チャネル長が１
μｎＬ以下のサブミクロントランジスタによるサブミク
ロン半導体ＬＳＩ装置の出現が予想される０従来技術に
おいては、外部供給電源で直接にＭＯＳ ＬＳＩを動
作させておシ、電源電圧も実効チャネル長の縮小ととも
に低減し、例えば現在の１５μｍの実効チャネル長を用
いるものでは５ｖ単−電源下でＭＯ８形ＬＳＩを動作さ
せている。
ところで、実効チャネル長の縮小化に伴なって素子中の
電界が高くなってきており、以下に記すような種々の問
題を生じている。まず第１に、インパクトイオン化によ
るホットエレクトロンやホットホールが発生する０第２
に基板電Ｒ力増大する。第３にパンチスル−が発生し易
い。ｍ４にソース、トレイン接合のブレークダウンが生
ずる。第５にホットキャリアのゲート絶縁膜中へのトラ
ップによるＭＯＳトランジスタのしきい値電圧の経時変
化が起こる０このため、外部供給電源の電源動作範囲（
で厳しい制限がある。さらに将来の１μｍ以下の実効チ
ャネル長を有するＭＯＳトランジスタを含むサブミクロ
ン半導体ＬＳＩ装ｂ４″にお・いては、電源電圧を現在
迄の標準電動である５Ｖ単−電源から低下させる必要も
出てくると思われる。これは、電源電圧が高いと上述し
た種々の欠点が生じ易くなるためであるが、その中でも
特に、ホットキャリアがゲート絶縁膜中にトラップされ
ることによるＭＯ８Ｉ−ランジスタのしきい値電圧の経
時変化ｔま、サブミクロン半導体ＬＳＩ装置の動作速度
性能の著しい低下や動作不良の発生を引き起こす。これ
は、発生したホットエレクトロンやホットホールがゲー
ト絶縁膜−牛導体基板表面間に形成されるポテンシャル
バリヤ（φ８−Ｈ３，１ｅ Ｖ 、φｈ ｚ ３．８
ｅ Ｖ ）を越えてゲート絶縁膜中へ放出され、ゲート
絶縁膜中ヘトラップされてＭＯ８ｈランジスタのしきい
値電圧が変動するためである。なお、上記φ はエレク
トロン、φｈはホールである。
電界が高くなってきており、以下に記すような種々の問
題を生じている。まず第１に、インパクトイオン化によ
るホットエレクトロンやホットホールが発生する０第２
に基板電Ｒ力増大する。第３にパンチスル−が発生し易
い。ｍ４にソース、トレイン接合のブレークダウンが生
ずる。第５にホットキャリアのゲート絶縁膜中へのトラ
ップによるＭＯＳトランジスタのしきい値電圧の経時変
化が起こる０このため、外部供給電源の電源動作範囲（
で厳しい制限がある。さらに将来の１μｍ以下の実効チ
ャネル長を有するＭＯＳトランジスタを含むサブミクロ
ン半導体ＬＳＩ装ｂ４″にお・いては、電源電圧を現在
迄の標準電動である５Ｖ単−電源から低下させる必要も
出てくると思われる。これは、電源電圧が高いと上述し
た種々の欠点が生じ易くなるためであるが、その中でも
特に、ホットキャリアがゲート絶縁膜中にトラップされ
ることによるＭＯ８Ｉ−ランジスタのしきい値電圧の経
時変化ｔま、サブミクロン半導体ＬＳＩ装置の動作速度
性能の著しい低下や動作不良の発生を引き起こす。これ
は、発生したホットエレクトロンやホットホールがゲー
ト絶縁膜−牛導体基板表面間に形成されるポテンシャル
バリヤ（φ８−Ｈ３，１ｅ Ｖ 、φｈ ｚ ３．８
ｅ Ｖ ）を越えてゲート絶縁膜中へ放出され、ゲート
絶縁膜中ヘトラップされてＭＯ８ｈランジスタのしきい
値電圧が変動するためである。なお、上記φ はエレク
トロン、φｈはホールである。
他方、システム応用上から見ると、システムを構成する
各ＬＳＩの電源は、／ＪＳ形化および低コスト化の面か
らは共通化される事が好ましく、また、ＴＴＬコンパチ
ビリティ’Ｊ ｋも考えるとサブミクロン半導体ＬＳＩ
装置においても現在の標準化電源電圧である５Ｖ電源下
で動作することが好ましい。しかし、従来のように外部
電動で直接的にＩｓ４０ Ｓ Ｌ Ｓ Ｉを駆動する
と、サブミクロン栄導体装置においてｌ′ｉ５Ｖ電源下
では特性の低下や不良の発生を引き起こす。
各ＬＳＩの電源は、／ＪＳ形化および低コスト化の面か
らは共通化される事が好ましく、また、ＴＴＬコンパチ
ビリティ’Ｊ ｋも考えるとサブミクロン半導体ＬＳＩ
装置においても現在の標準化電源電圧である５Ｖ電源下
で動作することが好ましい。しかし、従来のように外部
電動で直接的にＩｓ４０ Ｓ Ｌ Ｓ Ｉを駆動する
と、サブミクロン栄導体装置においてｌ′ｉ５Ｖ電源下
では特性の低下や不良の発生を引き起こす。
また、別の観点から考えると、従来のＭＯ８形ＬＳＩ装
置の性能は、動作速度、消費電流等が外部からの供給電
圧に大きく依存して変化し、ＬＳＩＫおける設計の困Ｈ
１やシステム応用上の使いにくさ等を伴なう欠点があっ
た。
置の性能は、動作速度、消費電流等が外部からの供給電
圧に大きく依存して変化し、ＬＳＩＫおける設計の困Ｈ
１やシステム応用上の使いにくさ等を伴なう欠点があっ
た。
さらに、従来のＭＯ８形ＬＳＩ装償゛においては、精度
の高い電源の下で動作させないと過大電圧のため（ｑ−
劣化したりして、信頼性が低下することがあり、また、
電源スパイクや電源ノイズ等によるＭ ＯＳ形ＬＳＩ装
置の劣化や誤動作を伴なっていた。これに加えて、デバ
イス毎にプロセスパラメータが異なるために、本来デバ
イス毎に動作する最適電源電圧が異なっているにも拘わ
らず、同じ仕様の電源電圧化で動作させられるため、設
計時の性能をフルに発揮できない事が多く、このような
問題は素子の微細化に伴なってますます増加すると思わ
れる。
の高い電源の下で動作させないと過大電圧のため（ｑ−
劣化したりして、信頼性が低下することがあり、また、
電源スパイクや電源ノイズ等によるＭ ＯＳ形ＬＳＩ装
置の劣化や誤動作を伴なっていた。これに加えて、デバ
イス毎にプロセスパラメータが異なるために、本来デバ
イス毎に動作する最適電源電圧が異なっているにも拘わ
らず、同じ仕様の電源電圧化で動作させられるため、設
計時の性能をフルに発揮できない事が多く、このような
問題は素子の微細化に伴なってますます増加すると思わ
れる。
この発明は上記の様な事情に鑑みてなされたもので、そ
の目的とするところは、広い範囲の外部供給電芳電圧の
下においても劣化なく高信頼性を翁する正：５作が可能
であり、かつ製造工程がばらついても一定し７た高い動
作性能が得られ、電源スパイクや電源ノイズに対しても
劣化や誤動作のない４′−導体ＬＳＩ装散を掃供するこ
とである。
の目的とするところは、広い範囲の外部供給電芳電圧の
下においても劣化なく高信頼性を翁する正：５作が可能
であり、かつ製造工程がばらついても一定し７た高い動
作性能が得られ、電源スパイクや電源ノイズに対しても
劣化や誤動作のない４′−導体ＬＳＩ装散を掃供するこ
とである。
すなわち、この発明においては、フユーズ素子の接断に
よシミ圧（Ｅｒの可変設定が可能なプログラマブル降圧
電源回路と、このプログラマブル降圧電復・回路の出力
電圧によって動作するＭＯＳ Ｌ８１回路とを１チツ
プ上Ｏて設け、上記プログラマブル降圧電源回路′の電
圧設定により、動作マージン、動作速度および信頼性の
向上を図るものである。
よシミ圧（Ｅｒの可変設定が可能なプログラマブル降圧
電源回路と、このプログラマブル降圧電復・回路の出力
電圧によって動作するＭＯＳ Ｌ８１回路とを１チツ
プ上Ｏて設け、上記プログラマブル降圧電源回路′の電
圧設定により、動作マージン、動作速度および信頼性の
向上を図るものである。
以］、この発明の一実施例について図面を参照して説明
する。第１図はその構成を示すもので、図において、１
１はＬＳＩチップ、１２はプログラマブル降圧′亀源回
路、１３はＭ Ｏ５ＬＳＩ回路でおる。上り己プログラ
マブル降圧電源回路１２は外部電源端子Ｖｃｃ七外郊外
部接地端子ｓ ｓ間に接続されており、降圧電源出力Ｖ
全内部降圧電源−ｊＬ に出力する。そＩＮＴ
ＩＮＴし
て、ＭＯ８Ｌ、ＳＩ回路１３は内Ｂ１；降圧電源出力Ｖ
と外部接地端子Ｖｓｓ間の電圧で動ＮＴ 作する。ここで、例えば外部電源端子Ｖｃｃと外部接地
端子Ｖ−ｓｓ間に印加ざねる電源電圧を５Ｖ、内部降圧
電源線Ｌ と外部接地端子ＮＴ ＶＢ２間の電圧を３Ｖに設定すれば、外部の電源電圧が
３ｖから８Ｖ程度１で変化しても内部降圧電源出力Ｖ＋
ま３■一定に保持される。
する。第１図はその構成を示すもので、図において、１
１はＬＳＩチップ、１２はプログラマブル降圧′亀源回
路、１３はＭ Ｏ５ＬＳＩ回路でおる。上り己プログラ
マブル降圧電源回路１２は外部電源端子Ｖｃｃ七外郊外
部接地端子ｓ ｓ間に接続されており、降圧電源出力Ｖ
全内部降圧電源−ｊＬ に出力する。そＩＮＴ
ＩＮＴし
て、ＭＯ８Ｌ、ＳＩ回路１３は内Ｂ１；降圧電源出力Ｖ
と外部接地端子Ｖｓｓ間の電圧で動ＮＴ 作する。ここで、例えば外部電源端子Ｖｃｃと外部接地
端子Ｖ−ｓｓ間に印加ざねる電源電圧を５Ｖ、内部降圧
電源線Ｌ と外部接地端子ＮＴ ＶＢ２間の電圧を３Ｖに設定すれば、外部の電源電圧が
３ｖから８Ｖ程度１で変化しても内部降圧電源出力Ｖ＋
ま３■一定に保持される。
ＩＮＴ
第２図は、上記組１図におけるプログラマブル降圧電源
回路１２の具体的なわシ成例を示すもので、外部電源端
子Ｖｃｃには負荷素子とじて働くＰチャネル形のＭＯ８
Ｉ−ランジスタＴ、のドレインが接続され、このトラン
ジスタＴ１のソースは電圧設、定素子として働＜ＰＮ接
合ダイオードＤ１〜Ｄ８の直列回路を介して外部接地端
子Ｖ３３に接続きれる。また、このトランジスタＴ１の
ゲートに外部接地端子ＶＳＳに接続されて４３Ｍ設定さ
れている。上記ダイオードＤ、 〜Ｌ）ｇ Ｋはそり、
それフユーズ素子Ｆ１〜Ｆｓが並夕１」ンこ接ｒ１先さ
れており、上記トランジスタＴ１、ダイオードＤ１〜Ｄ
８およびフユーズ素子Ｆ１〜Ｆ８によって電圧発生回路
全構成している。ぞして、このフユーズ素子Ｆ１〜Ｆ８
を接続あるいは切断（接断）するプログラム操作によつ
−Ｃ上記トランジスタＴ１のソースとダイオードＤ、と
の接続点ａの電位Ｖｉを所定の値に設定する。なお、こ
こではフユーズ素子Ｆ４〜Ｆ８を切断している。上記接
続点ａはオペアンプ（オペレーショナルアンブリファイ
ア）１４の反転入力端（→に接続され、このオペアンプ
１４の非反転入力端（＋）は内部降圧電源線”ＩＮＴに
接続される。そして、外部供給電源端子Ｖｃｃと内部降
圧電源線Ｌ□ＮＴとの間に降圧用のＰチャネル形ＭＯＳ
トランジスタＴｐのソース、ドレインをそれぞれｇ ｔ
ｔｆし、上Ｒ１ｉオペアンプ１４の出力で導通制御する
。従って、内部降圧電源線”ＩＮ’Ｉ’上の電位ｖＩＮ
Ｔは、ヒユーズの接断によって設定した定電圧出力値Ｖ
ｉと同じ値となる。ダイオードＤ１〜Ｄ８の順方向知流
時の電圧儂ＶＦは製造プロセスによって異なる場合があ
り、またＭＯＳＬＳＩ回路の動作電圧はプロセス毎ある
いけ性能毎に異なるので、フユーズ素子Ｆ、〜Ｆ８を順
次レーザ等で溶断あるいは専辿して行くことにより潔達
なπヱ圧Ｖ、ＮＴが得られ゛る。なお、内部降圧電源■
□ＮＴの電流供給能力は、降圧用のＭｏ５ｈランジスタ
Ｔｐの相互コンダクタンスｇｍに比例する。
回路１２の具体的なわシ成例を示すもので、外部電源端
子Ｖｃｃには負荷素子とじて働くＰチャネル形のＭＯ８
Ｉ−ランジスタＴ、のドレインが接続され、このトラン
ジスタＴ１のソースは電圧設、定素子として働＜ＰＮ接
合ダイオードＤ１〜Ｄ８の直列回路を介して外部接地端
子Ｖ３３に接続きれる。また、このトランジスタＴ１の
ゲートに外部接地端子ＶＳＳに接続されて４３Ｍ設定さ
れている。上記ダイオードＤ、 〜Ｌ）ｇ Ｋはそり、
それフユーズ素子Ｆ１〜Ｆｓが並夕１」ンこ接ｒ１先さ
れており、上記トランジスタＴ１、ダイオードＤ１〜Ｄ
８およびフユーズ素子Ｆ１〜Ｆ８によって電圧発生回路
全構成している。ぞして、このフユーズ素子Ｆ１〜Ｆ８
を接続あるいは切断（接断）するプログラム操作によつ
−Ｃ上記トランジスタＴ１のソースとダイオードＤ、と
の接続点ａの電位Ｖｉを所定の値に設定する。なお、こ
こではフユーズ素子Ｆ４〜Ｆ８を切断している。上記接
続点ａはオペアンプ（オペレーショナルアンブリファイ
ア）１４の反転入力端（→に接続され、このオペアンプ
１４の非反転入力端（＋）は内部降圧電源線”ＩＮＴに
接続される。そして、外部供給電源端子Ｖｃｃと内部降
圧電源線Ｌ□ＮＴとの間に降圧用のＰチャネル形ＭＯＳ
トランジスタＴｐのソース、ドレインをそれぞれｇ ｔ
ｔｆし、上Ｒ１ｉオペアンプ１４の出力で導通制御する
。従って、内部降圧電源線”ＩＮ’Ｉ’上の電位ｖＩＮ
Ｔは、ヒユーズの接断によって設定した定電圧出力値Ｖ
ｉと同じ値となる。ダイオードＤ１〜Ｄ８の順方向知流
時の電圧儂ＶＦは製造プロセスによって異なる場合があ
り、またＭＯＳＬＳＩ回路の動作電圧はプロセス毎ある
いけ性能毎に異なるので、フユーズ素子Ｆ、〜Ｆ８を順
次レーザ等で溶断あるいは専辿して行くことにより潔達
なπヱ圧Ｖ、ＮＴが得られ゛る。なお、内部降圧電源■
□ＮＴの電流供給能力は、降圧用のＭｏ５ｈランジスタ
Ｔｐの相互コンダクタンスｇｍに比例する。
このような構成によれば、以下に記すような種々の効果
が得られる。組ＩＫ、例えば３ｖ〜８ｖといった広い範
囲の外部供給電源電圧に対し、高い電流供給能力、例え
ば３ｖ一定の内部ｉ！源回路をオンチップに設けたので
、外部供給電圧を降圧した電圧でＭＯＳ ＬＳＩ回路
１３が作動される。従って、高集積化されたＭＯＳＬＳ
Ｉ回路においてもインパクトイオン化によるホットキャ
リアの発生、基析電淵の増大、パンチスルー、ソース・
トレイン接合のブレークダウンおよびホットキャリアの
ゲート絶縁膜中へのトラップによるＭＯＳトランジスタ
のしきい値電圧の経時変化等のＭＯＳトランジスタの微
細化による電源電圧制御の間ＷＱを全て解決でき、劣化
覗象のない半導体Ｌ Ｓ Ｉ装置が得られる。第２に、
チップに外部から供給する電源電圧を変えても、内部電
源によって降圧した一定の電圧の下でＭＯＳ ＬＳＩ
回路が卵１作するので、動作速度や消費電力等の性能が
一定でかつ安定化できる。寸だ、これによって電源ノイ
ズに対して強くできるとともに、電源スパイクが入力さ
れても劣化し為い。第３に実効チャネル長が１μｍ以下
のＭＯＳトランジスタを含むＬＳＩを、従来から用いら
れている標準電源である５Ｖ電源で、かつＴＴＬインタ
ーフェースで動作させることが可能であり、近い将来に
低定圧化（ｆ＝ｉｌえば３Ｖ）されても同様な性能で動
作させられる等著しいメリットが得られる。第４には、
デバイス毎にプロセスパラメータが異なるため、本来、
各デバイス毎に最適電動電圧が異なっているが、フユー
ズ素子の接続あるいは切断といったプログラム操作によ
り内部電源電圧値を設定すること−でより、各デバイス
の設計性能をフルに発揮できる電源電圧下で動作させる
ことができる。甘だ、同−設計、同一つエバから得られ
るチップにおいて、内部電源電圧値を浚えることにより
、消費電流は多いが高速なデバイスチップと低速だが低
消費Ｗ力なデバイスチップといったの多種類のチップを
得ることもできる。
が得られる。組ＩＫ、例えば３ｖ〜８ｖといった広い範
囲の外部供給電源電圧に対し、高い電流供給能力、例え
ば３ｖ一定の内部ｉ！源回路をオンチップに設けたので
、外部供給電圧を降圧した電圧でＭＯＳ ＬＳＩ回路
１３が作動される。従って、高集積化されたＭＯＳＬＳ
Ｉ回路においてもインパクトイオン化によるホットキャ
リアの発生、基析電淵の増大、パンチスルー、ソース・
トレイン接合のブレークダウンおよびホットキャリアの
ゲート絶縁膜中へのトラップによるＭＯＳトランジスタ
のしきい値電圧の経時変化等のＭＯＳトランジスタの微
細化による電源電圧制御の間ＷＱを全て解決でき、劣化
覗象のない半導体Ｌ Ｓ Ｉ装置が得られる。第２に、
チップに外部から供給する電源電圧を変えても、内部電
源によって降圧した一定の電圧の下でＭＯＳ ＬＳＩ
回路が卵１作するので、動作速度や消費電力等の性能が
一定でかつ安定化できる。寸だ、これによって電源ノイ
ズに対して強くできるとともに、電源スパイクが入力さ
れても劣化し為い。第３に実効チャネル長が１μｍ以下
のＭＯＳトランジスタを含むＬＳＩを、従来から用いら
れている標準電源である５Ｖ電源で、かつＴＴＬインタ
ーフェースで動作させることが可能であり、近い将来に
低定圧化（ｆ＝ｉｌえば３Ｖ）されても同様な性能で動
作させられる等著しいメリットが得られる。第４には、
デバイス毎にプロセスパラメータが異なるため、本来、
各デバイス毎に最適電動電圧が異なっているが、フユー
ズ素子の接続あるいは切断といったプログラム操作によ
り内部電源電圧値を設定すること−でより、各デバイス
の設計性能をフルに発揮できる電源電圧下で動作させる
ことができる。甘だ、同−設計、同一つエバから得られ
るチップにおいて、内部電源電圧値を浚えることにより
、消費電流は多いが高速なデバイスチップと低速だが低
消費Ｗ力なデバイスチップといったの多種類のチップを
得ることもできる。
なお、上記実施例で１−１：電圧設定素子としてダイオ
ードを直列接続したが、ダイオードを並列接続し、この
各ダイオードにヒユーズ素子を直列接続しても良く、ダ
イオードに変えて抵抗やＭＯＳ）ランジスタ等を設けて
も良い。また、降圧用のＭＯＳトランジスタＴｐは必ず
しも単一のトランジスタである必要はなく、検数のトラ
ンジスタを並列接続して設けても良い。ざらに、降圧用
のトランジスタは％ＫＰチャネル形である必要もなく、
例えば第３図に示すようにＮチャネル形のＭＯ８Ｉ−ラ
ンジスタＴＮを設けても良い。この場合は、オペアンプ
１４の非反転入力端（→を前記第２図における接続点ａ
Ｋ接続（７、反転入力端（→は内部降圧電源線ＬＩＮ
Ｔに接続する。また、降圧用のＰチャネル形ＭＯＳトラ
ンジスタＴｐに代えて、第４図に示すようにバイポーラ
ＰＮＰトランジスタＴＢｐｅ用いても良く、降圧用のＮ
チャネル形ＭＯ８）ランジスタＴＮに代えて第５図に示
すようにバイポーラＮＰＮ ｌ−ランジスタＴＢＮを用
いても前記寅施例と同様な効果が得られる。
ードを直列接続したが、ダイオードを並列接続し、この
各ダイオードにヒユーズ素子を直列接続しても良く、ダ
イオードに変えて抵抗やＭＯＳ）ランジスタ等を設けて
も良い。また、降圧用のＭＯＳトランジスタＴｐは必ず
しも単一のトランジスタである必要はなく、検数のトラ
ンジスタを並列接続して設けても良い。ざらに、降圧用
のトランジスタは％ＫＰチャネル形である必要もなく、
例えば第３図に示すようにＮチャネル形のＭＯ８Ｉ−ラ
ンジスタＴＮを設けても良い。この場合は、オペアンプ
１４の非反転入力端（→を前記第２図における接続点ａ
Ｋ接続（７、反転入力端（→は内部降圧電源線ＬＩＮ
Ｔに接続する。また、降圧用のＰチャネル形ＭＯＳトラ
ンジスタＴｐに代えて、第４図に示すようにバイポーラ
ＰＮＰトランジスタＴＢｐｅ用いても良く、降圧用のＮ
チャネル形ＭＯ８）ランジスタＴＮに代えて第５図に示
すようにバイポーラＮＰＮ ｌ−ランジスタＴＢＮを用
いても前記寅施例と同様な効果が得られる。
以上説明したようにこの発明によれば、広い範囲の外部
供給電源電圧の下においても劣化なく高信頼性を有する
動作が可能であり、かつ製造工程がばらついても一定し
た高い動作性能が得られ、電源スパイクや電源ノイズに
対しても劣化や誤動作のないすぐれた半導体ＬＳＩ装置
が得られる。
供給電源電圧の下においても劣化なく高信頼性を有する
動作が可能であり、かつ製造工程がばらついても一定し
た高い動作性能が得られ、電源スパイクや電源ノイズに
対しても劣化や誤動作のないすぐれた半導体ＬＳＩ装置
が得られる。
第１１ン１にこの発明の一実６ｍ例に係る半導体ＬＳＩ
装置全示す構成図、第２図は上記第１図にお幻るプログ
ラマブル降圧電源回路の構成例を示す［０１路図、躬３
図〜第５図はそれぞれこの発明の他の実施例を説明する
だめの回路図１である０ １１・・・ＬＳＩチップ、１２・・・プログラマブル降
圧電源回路、１３・・・ＭＯＳ ＬＳ１回路、１４・
・・オペアンプ、Ｖｃｃ・・・外部電源端子、Ｖ ｓ
ｓ・・・外部接地端子、Ｆ、％Ｆｓ・・・フユーズ。 出願人代理人 弁理士 鈴 江 武 彦−２反 第１図 第２図
装置全示す構成図、第２図は上記第１図にお幻るプログ
ラマブル降圧電源回路の構成例を示す［０１路図、躬３
図〜第５図はそれぞれこの発明の他の実施例を説明する
だめの回路図１である０ １１・・・ＬＳＩチップ、１２・・・プログラマブル降
圧電源回路、１３・・・ＭＯＳ ＬＳ１回路、１４・
・・オペアンプ、Ｖｃｃ・・・外部電源端子、Ｖ ｓ
ｓ・・・外部接地端子、Ｆ、％Ｆｓ・・・フユーズ。 出願人代理人 弁理士 鈴 江 武 彦−２反 第１図 第２図
Claims (3)
- （１） フユーズ素子の接断により外部から電圧値の
設定が可能なプログラマブル降圧電源回路と、このプロ
グラマブル降圧電源回路の出力電圧によシ動作するＭＯ
８′＃ＬＳＩ回路とを同一のチップ上に形成したことを
特徴とする半導体ＬＳＩ装置。 - （２）上ｎ［１プログラマブル降圧電源回路は、電源と
接地点間に配設さｈフユーズ素子の接断によって所定の
電圧ｆ発生する電圧発生回路と、この電圧発生回路の出
力が一方の入力端に供給されるとともに他方の入力端は
降圧用のトランジスタをブｒし−で電源端子に接続され
その出力で上記降圧用のトランジスタを導通制御するオ
ペアンプとから成り、上記オペアンプの他方の入力端か
ら所定の電圧出力を得る特許請求の範囲第（１）項記載
の半導体ＬＳＩ装置。 - （３）上記電圧発生回路は、負荷素子と、電圧設定素子
とフユーズ素子とが並列接続された電圧設定回路が複数
個接続でれた電圧設定部とが山：列接続σれて成る特許
請求の範囲第（１）項あるいは第（２）項記載の半導体
ＬＳＩ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234046A JPS59121854A (ja) | 1982-12-27 | 1982-12-27 | 半導体ｌｓｉ装置 |
| US06556686 US4585955B1 (en) | 1982-12-15 | 1983-11-30 | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
| DE8383112538T DE3380709D1 (en) | 1982-12-15 | 1983-12-13 | Mis semiconductor integrated circuit |
| EP83112538A EP0113458B1 (en) | 1982-12-15 | 1983-12-13 | Mis semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234046A JPS59121854A (ja) | 1982-12-27 | 1982-12-27 | 半導体ｌｓｉ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121854A true JPS59121854A (ja) | 1984-07-14 |
Family
ID=16964716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234046A Pending JPS59121854A (ja) | 1982-12-15 | 1982-12-27 | 半導体ｌｓｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121854A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140862A (en) * | 1998-02-16 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device having internal power supply circuit |
| JP2014072239A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2014072241A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2014072240A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2016066777A (ja) * | 2014-05-16 | 2016-04-28 | ローム株式会社 | チップ部品およびその製造方法、ならびにそれを備えた回路アセンブリおよび電子機器 |
| JP2017130671A (ja) * | 2017-02-27 | 2017-07-27 | ローム株式会社 | チップ部品 |
| JP2018056599A (ja) * | 2011-09-29 | 2018-04-05 | ローム株式会社 | チップ抵抗器および抵抗回路網を有する電子機器 |
| JP2018061069A (ja) * | 2011-12-28 | 2018-04-12 | ローム株式会社 | チップ抵抗器 |
| JP2018064110A (ja) * | 2017-12-14 | 2018-04-19 | ローム株式会社 | チップ部品 |
| JP2018110236A (ja) * | 2012-01-27 | 2018-07-12 | ローム株式会社 | チップ部品 |
| US10210971B2 (en) | 2012-01-27 | 2019-02-19 | Rohm Co., Ltd. | Chip component |
| US10224391B2 (en) | 2011-09-29 | 2019-03-05 | Rohm Co., Ltd. | Chip resistor and electronic equipment having resistance circuit network |
| US10410772B2 (en) | 2011-12-28 | 2019-09-10 | Rohm Co., Ltd. | Chip resistor |
| US10706993B2 (en) | 2014-05-16 | 2020-07-07 | Rohm Co., Ltd. | Chip parts |
-
1982
- 1982-12-27 JP JP57234046A patent/JPS59121854A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140862A (en) * | 1998-02-16 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device having internal power supply circuit |
| US10224391B2 (en) | 2011-09-29 | 2019-03-05 | Rohm Co., Ltd. | Chip resistor and electronic equipment having resistance circuit network |
| US10833145B2 (en) | 2011-09-29 | 2020-11-10 | Rohm Co., Ltd. | Chip resistor and electronic equipment having resistance circuit network |
| JP2018056599A (ja) * | 2011-09-29 | 2018-04-05 | ローム株式会社 | チップ抵抗器および抵抗回路網を有する電子機器 |
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| US10410772B2 (en) | 2011-12-28 | 2019-09-10 | Rohm Co., Ltd. | Chip resistor |
| JP2020017771A (ja) * | 2011-12-28 | 2020-01-30 | ローム株式会社 | ディスクリート部品 |
| JP2018110236A (ja) * | 2012-01-27 | 2018-07-12 | ローム株式会社 | チップ部品 |
| US10763016B2 (en) | 2012-01-27 | 2020-09-01 | Rohm Co., Ltd. | Method of manufacturing a chip component |
| US10210971B2 (en) | 2012-01-27 | 2019-02-19 | Rohm Co., Ltd. | Chip component |
| JP2014072240A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2014072241A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2014072239A (ja) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | チップ部品 |
| JP2016066777A (ja) * | 2014-05-16 | 2016-04-28 | ローム株式会社 | チップ部品およびその製造方法、ならびにそれを備えた回路アセンブリおよび電子機器 |
| US10706993B2 (en) | 2014-05-16 | 2020-07-07 | Rohm Co., Ltd. | Chip parts |
| JP2017130671A (ja) * | 2017-02-27 | 2017-07-27 | ローム株式会社 | チップ部品 |
| JP2018064110A (ja) * | 2017-12-14 | 2018-04-19 | ローム株式会社 | チップ部品 |
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