JPH04103128A - 半導体集積回路の電源線の配線方法 - Google Patents
半導体集積回路の電源線の配線方法Info
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- JPH04103128A JPH04103128A JP22160090A JP22160090A JPH04103128A JP H04103128 A JPH04103128 A JP H04103128A JP 22160090 A JP22160090 A JP 22160090A JP 22160090 A JP22160090 A JP 22160090A JP H04103128 A JPH04103128 A JP H04103128A
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- 238000000034 method Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 21
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 20
- 239000004020 conductor Substances 0.000 claims abstract description 18
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の電源線の配線方法に関する
。
。
従来の半導体集積回路の電源線の配線方法は、半導体基
板上でアルミニウムの配線を用い、各Ｐチャネルトラン
ジスタのソースと電源パッド間、および各Ｎチャネルト
ランジスタのソースのグランドパッド間を接続していた
。
板上でアルミニウムの配線を用い、各Ｐチャネルトラン
ジスタのソースと電源パッド間、および各Ｎチャネルト
ランジスタのソースのグランドパッド間を接続していた
。
この従来の半導体集積回路の電源線の配線方法では、各
Ｐチャネルトランジスタのソース間および各Ｎチャネル
トランジスタのソース間をアルミニウムで配線し、さら
に電源パッドおよびクランドパッドに接続しているため
、アルミニウムの配線長が長くなり、Ｐチャネルトラン
ジスタおよび、Ｎチャネルトランジスタで構成されるゲ
ートの出力が、同時に論理レベル″１″から０″および
”ｏ″から１″に変化すると、前述のアルミニウムの配
線に大電流が流れ、アルミニウムの配線の抵抗および拡
散抵抗がＮチャネルトランジスタのソースにおけるグラ
ンドレベルの電圧上昇およびＰチャネルトランジスタの
ソースにおける電源電圧レベルの電圧降下を引き起し、
誤動作の原因となっていた。また電源線および地気線を
半導体基板上で配線していたため、配線が複雑で、信号
線の配線が困難となり、半導体基板上での配線領域を多
く必要とするという問題点があった。
Ｐチャネルトランジスタのソース間および各Ｎチャネル
トランジスタのソース間をアルミニウムで配線し、さら
に電源パッドおよびクランドパッドに接続しているため
、アルミニウムの配線長が長くなり、Ｐチャネルトラン
ジスタおよび、Ｎチャネルトランジスタで構成されるゲ
ートの出力が、同時に論理レベル″１″から０″および
”ｏ″から１″に変化すると、前述のアルミニウムの配
線に大電流が流れ、アルミニウムの配線の抵抗および拡
散抵抗がＮチャネルトランジスタのソースにおけるグラ
ンドレベルの電圧上昇およびＰチャネルトランジスタの
ソースにおける電源電圧レベルの電圧降下を引き起し、
誤動作の原因となっていた。また電源線および地気線を
半導体基板上で配線していたため、配線が複雑で、信号
線の配線が困難となり、半導体基板上での配線領域を多
く必要とするという問題点があった。
本発明の半導体集積回路の電源線の配線方法は、表面に
複数の回路素子を配設する半導体基板に複数のスルーホ
ールを設け、前記スルーホールに第１の導体を挿入し、
この第１の導体の一端を前記半導体基板の裏面に設けら
れている第２の導体に接続し、前記スルーホールに挿入
した前記第１の導体の他端から前記第２の導体の電位と
同一の電位を前記複数の回路素子に供給する構成である
。
複数の回路素子を配設する半導体基板に複数のスルーホ
ールを設け、前記スルーホールに第１の導体を挿入し、
この第１の導体の一端を前記半導体基板の裏面に設けら
れている第２の導体に接続し、前記スルーホールに挿入
した前記第１の導体の他端から前記第２の導体の電位と
同一の電位を前記複数の回路素子に供給する構成である
。
本発明の半導体集積回路の電源線の配線方法は、前記第
１の導体をアルミニウムとしてもよい。
１の導体をアルミニウムとしてもよい。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例のＣＭＯ９半導体集積回路
のインバータ回路である。Ｐ型半導体基板１の上部にｎ
“１４．１５と酸化膜１１と多結晶シリコン１２とでＮ
チャネルトランジスタを楕成し、Ｎウェル９とＰ” １
６．１７と酸化膜１０と多結晶シリコン１３とでＰチャ
ネルトランジスタを構成する。前述のＮチャネルトラン
ジスタとＰチャネルトランジスタとは、５ｉ０２２．３
４とチャネルストッパ６．７．８とにより相互に絶縁さ
れている。Ｎチャネルトランジスタのトレインであるｎ
１１５とＰチャネルトランジスタのドレインであるＰ“
１６とは、アルミニウム２０で接続されインバータ回
路の出力となる。Ｐチャネルトランジスタのソースであ
るＰ＋１７は、アルミニウム２１により電源パッドに配
線され、電源電圧が印加される。Ｐ型半導体基板１の表
面に設けられたＮチャネルトランジスタのソースである
ｎ′″１４とＰ型半導体基板１の裏面に設けられている
グランド１８とは、Ｐ型半導体基板１にスルーホール２
２を設け、アルミニウム１９を挿入することにより接続
される。この接続方法によりＮチャネルトランジスタの
ソースであるｎ”１４に接続されるアルミニウム１９の
長さを短くでき、アルミニウムの配線抵抗が小さくなる
ため、各ゲートの出力が同時に論理レベル″１″から０
″および“０“から″１″変化し、アルミニウム１９に
大電流が流れてもｎ”１４におけるグランドレベルの電
圧上昇が小さく、回路の誤動作を防げる。また各Ｎチャ
ネルトランジスタのソースに接続されるグランド線をＰ
型半導体基板上で配線せず、各Ｎチャネルトランジスタ
ごとに直接するため、ゲート出力の信号線の配線が行い
やすく以上説明したように本発明は、半導体基板に複数
のスルーホールを設け、このスルーホールに導体を挿入
し、一端をグランド導体に接続することによりＭＯ３半
導体集積回路のＰ型半導体基板の場合は、Ｎチャネルト
ランジスタのソースを各トランジスタごとにグランド導
体に接続し、Ｎ型半導体基板の場合はＰチャネルトラン
ジスタのソースを各トランジスタごとに電源に接続する
ことが可能になるなめアルミニウムの配線を短くするこ
とができ、アルミニウムの配線抵抗が小さくなり、各ゲ
ートの出力が同時にＰ型半導体基板のときは論理レベル
″１″から０″に、Ｎ型半導体基板のときは論理レベル
″０″から１″に変化してグランド線あるいは電源線に
大電流が流れても、グランドレベルの電圧上昇および電
源電圧レベルの電圧降下を小さくすることができ、回路
の誤動作を防ぐことができるという効果がある。特に比
カバッファの同時動作に有効である。またグランド線あ
るいは電源線を半導体基板上で配線しないため、ゲート
の８力である信号線の配線を行いやすくなるという効果
もある。
のインバータ回路である。Ｐ型半導体基板１の上部にｎ
“１４．１５と酸化膜１１と多結晶シリコン１２とでＮ
チャネルトランジスタを楕成し、Ｎウェル９とＰ” １
６．１７と酸化膜１０と多結晶シリコン１３とでＰチャ
ネルトランジスタを構成する。前述のＮチャネルトラン
ジスタとＰチャネルトランジスタとは、５ｉ０２２．３
４とチャネルストッパ６．７．８とにより相互に絶縁さ
れている。Ｎチャネルトランジスタのトレインであるｎ
１１５とＰチャネルトランジスタのドレインであるＰ“
１６とは、アルミニウム２０で接続されインバータ回
路の出力となる。Ｐチャネルトランジスタのソースであ
るＰ＋１７は、アルミニウム２１により電源パッドに配
線され、電源電圧が印加される。Ｐ型半導体基板１の表
面に設けられたＮチャネルトランジスタのソースである
ｎ′″１４とＰ型半導体基板１の裏面に設けられている
グランド１８とは、Ｐ型半導体基板１にスルーホール２
２を設け、アルミニウム１９を挿入することにより接続
される。この接続方法によりＮチャネルトランジスタの
ソースであるｎ”１４に接続されるアルミニウム１９の
長さを短くでき、アルミニウムの配線抵抗が小さくなる
ため、各ゲートの出力が同時に論理レベル″１″から０
″および“０“から″１″変化し、アルミニウム１９に
大電流が流れてもｎ”１４におけるグランドレベルの電
圧上昇が小さく、回路の誤動作を防げる。また各Ｎチャ
ネルトランジスタのソースに接続されるグランド線をＰ
型半導体基板上で配線せず、各Ｎチャネルトランジスタ
ごとに直接するため、ゲート出力の信号線の配線が行い
やすく以上説明したように本発明は、半導体基板に複数
のスルーホールを設け、このスルーホールに導体を挿入
し、一端をグランド導体に接続することによりＭＯ３半
導体集積回路のＰ型半導体基板の場合は、Ｎチャネルト
ランジスタのソースを各トランジスタごとにグランド導
体に接続し、Ｎ型半導体基板の場合はＰチャネルトラン
ジスタのソースを各トランジスタごとに電源に接続する
ことが可能になるなめアルミニウムの配線を短くするこ
とができ、アルミニウムの配線抵抗が小さくなり、各ゲ
ートの出力が同時にＰ型半導体基板のときは論理レベル
″１″から０″に、Ｎ型半導体基板のときは論理レベル
″０″から１″に変化してグランド線あるいは電源線に
大電流が流れても、グランドレベルの電圧上昇および電
源電圧レベルの電圧降下を小さくすることができ、回路
の誤動作を防ぐことができるという効果がある。特に比
カバッファの同時動作に有効である。またグランド線あ
るいは電源線を半導体基板上で配線しないため、ゲート
の８力である信号線の配線を行いやすくなるという効果
もある。
第１図は本発明の一実施例のＣＭＯ３半導体集積回路の
インバータ回路である。 １・・・Ｐ型半導体基板、２，３．４・・・ＳｉＣ２，
５，６，７，８・・・チャネルストッパ、９・・・Ｎウ
ェル、１０，１１，２３．２４，２５．２６・・・酸化
膜、１２．１３・・・多結晶シリコン、１４，１５゜−
−−ｎ” 、１６ 、 １７−Ｐ” 、１８− グラ
ンド、１９．２０．２１・・・アルミニウム、２２・・
・スルーホール。
インバータ回路である。 １・・・Ｐ型半導体基板、２，３．４・・・ＳｉＣ２，
５，６，７，８・・・チャネルストッパ、９・・・Ｎウ
ェル、１０，１１，２３．２４，２５．２６・・・酸化
膜、１２．１３・・・多結晶シリコン、１４，１５゜−
−−ｎ” 、１６ 、 １７−Ｐ” 、１８− グラ
ンド、１９．２０．２１・・・アルミニウム、２２・・
・スルーホール。
Claims (1)
- 【特許請求の範囲】 １、表面に複数の回路素子を配設する半導体基板に複数
のスルーホールを設け、前記スルーホールに第１の導体
を挿入し、この第１の導体の一端を前記半導体基板の裏
面に設けられている第２の導体に接続し、前記スルーホ
ールに挿入した前記第１の導体の他端から前記第２の導
体の電位と同一の電位を前記複数の回路素子に供給する
ことを特徴とする半導体集積回路の電源線の配線方法。 ２、前記第１の導体をアルミニウムとすることを特徴と
する請求項１記載の半導体集積回路の電源線の配線方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22160090A JPH04103128A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路の電源線の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22160090A JPH04103128A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路の電源線の配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103128A true JPH04103128A (ja) | 1992-04-06 |
Family
ID=16769303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22160090A Pending JPH04103128A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路の電源線の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04103128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170747A (ja) * | 2008-01-18 | 2009-07-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8362539B2 (en) | 2008-07-28 | 2013-01-29 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor package including the same |
-
1990
- 1990-08-23 JP JP22160090A patent/JPH04103128A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009170747A (ja) * | 2008-01-18 | 2009-07-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8362539B2 (en) | 2008-07-28 | 2013-01-29 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor package including the same |
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