JPH0114708B2 - - Google Patents
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- JPH0114708B2 JPH0114708B2 JP57148901A JP14890182A JPH0114708B2 JP H0114708 B2 JPH0114708 B2 JP H0114708B2 JP 57148901 A JP57148901 A JP 57148901A JP 14890182 A JP14890182 A JP 14890182A JP H0114708 B2 JPH0114708 B2 JP H0114708B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に
MIS型集積回路装置（MIS IC）の製造方法に関
する。
MIS型集積回路装置（MIS IC）の製造方法に関
する。
(b) 技術の背景
マイクロ・コンピユータ等のMIS ICに於て
は、該IC内に集積されている複数の論理に於け
る出力回路の最終出力段トランジスタが、これら
論理回路の外部即ち該ICの外部に接続される装
置あるいはシステムによつて、ｎチヤネル・オー
プンドレイン出力型（電流が出力パツドから流れ
出る型）かｐチヤネル・オープンドレイン出力型
（電流が出力パツドに流れ込む型）かの何れか使
用し易い型に選ばれる。
は、該IC内に集積されている複数の論理に於け
る出力回路の最終出力段トランジスタが、これら
論理回路の外部即ち該ICの外部に接続される装
置あるいはシステムによつて、ｎチヤネル・オー
プンドレイン出力型（電流が出力パツドから流れ
出る型）かｐチヤネル・オープンドレイン出力型
（電流が出力パツドに流れ込む型）かの何れか使
用し易い型に選ばれる。
(c) 従来技術と問題点
そのため従来は、ユーザからの要求に応じて各
出力回路の最終出力段トランジスタが、ｎチヤネ
ル・オープンドレイン型あるいはｐチヤネル・オ
ープンドレイン型の何れかに作りわけられてい
た。
出力回路の最終出力段トランジスタが、ｎチヤネ
ル・オープンドレイン型あるいはｐチヤネル・オ
ープンドレイン型の何れかに作りわけられてい
た。
しかし、このようにすると要求の都度拡散領域
形成用のマスクが変わり製造工程が煩雑になると
同時に、拡散工程が製造工程の前半にあるために
製造手番が非常に長くなるという問題があつた。
形成用のマスクが変わり製造工程が煩雑になると
同時に、拡散工程が製造工程の前半にあるために
製造手番が非常に長くなるという問題があつた。
(d) 発明の目的
本発明は上記従来の問題点を除去したもので、
その目的とするところは、IC内に集積される複
数の出力回路の最終出力段トランジスタが、ユー
ザの要求に応じてそれぞれｎチヤネル・オープン
ドレイン出力型あるいはｐチヤネル・オープンド
レイン出力型の何れかに選ばれたMIS ICをマス
タースライス法により製造工程を煩雑化せずに短
手番で供給することが可能な半導体装置の製造方
法を提供することにある。
その目的とするところは、IC内に集積される複
数の出力回路の最終出力段トランジスタが、ユー
ザの要求に応じてそれぞれｎチヤネル・オープン
ドレイン出力型あるいはｐチヤネル・オープンド
レイン出力型の何れかに選ばれたMIS ICをマス
タースライス法により製造工程を煩雑化せずに短
手番で供給することが可能な半導体装置の製造方
法を提供することにある。
(e) 発明の構成
即ち本発明は半導体装置の製造方法において、
最終出力段にｎチヤネルMISトランジスタとｐチ
ヤネルMISトランジスタを形成しておき、両方の
MISトランジスタのドレインの上部に電極コンタ
クト窓を形成した後、いずれか一方のMISトラン
ジスタの電極コンタクト窓を介して該一方のMIS
トランジスタのドレインから導出する出力配線を
形成するか、或いは何れか一方のMISトランジス
タのドレインの上部にのみ電極コンタクト窓を形
成した後、両方のMISトランジスタのドレインの
上部に延在し且つ該電極コンタクト窓を介して一
方のMISトランジスタのドレインから導出される
出力配線を形成することにより、ｎチヤネル・オ
ープンドレイン出力型あるいはｐチヤネル・オー
プンドレイン出力型の集積回路を形成する工程を
有することを特徴とする。
最終出力段にｎチヤネルMISトランジスタとｐチ
ヤネルMISトランジスタを形成しておき、両方の
MISトランジスタのドレインの上部に電極コンタ
クト窓を形成した後、いずれか一方のMISトラン
ジスタの電極コンタクト窓を介して該一方のMIS
トランジスタのドレインから導出する出力配線を
形成するか、或いは何れか一方のMISトランジス
タのドレインの上部にのみ電極コンタクト窓を形
成した後、両方のMISトランジスタのドレインの
上部に延在し且つ該電極コンタクト窓を介して一
方のMISトランジスタのドレインから導出される
出力配線を形成することにより、ｎチヤネル・オ
ープンドレイン出力型あるいはｐチヤネル・オー
プンドレイン出力型の集積回路を形成する工程を
有することを特徴とする。
(f) 発明の実施例
以下本発明を実施例について、図を用いて詳細
に説明する。
に説明する。
第１図イ，ロ及び第２図イ，ロは本発明の異な
る実施例を回路図で表わした工程回路図、第３図
イ乃至ハ及び第４図イ乃至ハは上記異なる実施例
を上面構造で示した工程上面図、第５図及び第６
図は上記異なる実施例により形成されたMOS IC
の要部（最終出力段）断面図、第７図、第８図、
第９図、第１０図は更に異なる実施例に於ける透
視上面図イ、Ａ−A′矢視断面図ロ、Ｂ−B′矢視
断面図ハである。
る実施例を回路図で表わした工程回路図、第３図
イ乃至ハ及び第４図イ乃至ハは上記異なる実施例
を上面構造で示した工程上面図、第５図及び第６
図は上記異なる実施例により形成されたMOS IC
の要部（最終出力段）断面図、第７図、第８図、
第９図、第１０図は更に異なる実施例に於ける透
視上面図イ、Ａ−A′矢視断面図ロ、Ｂ−B′矢視
断面図ハである。
本発明の方法によりMOS ICを製造するに際し
ては、該ICに集積されている複数の出力回路の
最終出力段トランジスタとしてnMOSトランジス
タとpMOSトランジスタが併設される。
ては、該ICに集積されている複数の出力回路の
最終出力段トランジスタとしてnMOSトランジス
タとpMOSトランジスタが併設される。
そして本発明は、通常の方法によつて論理回路
を構成するトランジスタ、出力回路を構成するト
ランジスタ、及び前記最終出力段の導電型を異に
にする二種のMOSトランジスタを形成し、表面
を（層間）絶縁膜で覆つた状態で保管された
MOS IC基板に対して適用される。
を構成するトランジスタ、出力回路を構成するト
ランジスタ、及び前記最終出力段の導電型を異に
にする二種のMOSトランジスタを形成し、表面
を（層間）絶縁膜で覆つた状態で保管された
MOS IC基板に対して適用される。
本発明の第１の方法は、配線マスタ・スライス
によりMOS ICの出力を所望するｐチヤネル・オ
ープンドレイン出力型或るいはｎチヤネル・オー
プンドレイン出力型の何れかにする方法である。
によりMOS ICの出力を所望するｐチヤネル・オ
ープンドレイン出力型或るいはｎチヤネル・オー
プンドレイン出力型の何れかにする方法である。
以下、この方法を図に用い実施例により説明す
る。
る。
第１図は実施例を回路図で示したものである。
第１図イは本発明の処理即ち配線処理を行う前の
状態を示しており、被処理IC基板には出力回路
を構成する半導体素子として、例えば出力インバ
ータ用の第１のpMOSトランジスタTp１及び第
１のnMOSトランジスタTn１が、最終出力段の
素子として第２のpMOSトランジスタTp２及び
２のnMOSトランジスタTn２が形成される。な
お、図に於てＧはゲート、GL1，GL2はゲート電
極、Spはｐ型ソース、Snはｎ型ソース、Dp1，
Dp2はｐ型ドレイン、Dn1，Dn2はｎ型ドレイン、
Vccは電源、Ｅは接地を示し、点線は後工程で形
成される予定の配線を表わしている。
第１図イは本発明の処理即ち配線処理を行う前の
状態を示しており、被処理IC基板には出力回路
を構成する半導体素子として、例えば出力インバ
ータ用の第１のpMOSトランジスタTp１及び第
１のnMOSトランジスタTn１が、最終出力段の
素子として第２のpMOSトランジスタTp２及び
２のnMOSトランジスタTn２が形成される。な
お、図に於てＧはゲート、GL1，GL2はゲート電
極、Spはｐ型ソース、Snはｎ型ソース、Dp1，
Dp2はｐ型ドレイン、Dn1，Dn2はｎ型ドレイン、
Vccは電源、Ｅは接地を示し、点線は後工程で形
成される予定の配線を表わしている。
第１図ロは本発明の配線マスタ・スライス処理
後の回路を示しており、同図はｐチヤネル・オ
ープンドレイン出力型、はｎチヤネル・オープ
ンドレイン出力型である。即ち該配線マスタ・ス
ライスにより最終出力段のpMOSトランジスタ
Tp２或るいはnMOSトランジスタTn２いずれか
のドレインから先端に出力パツドＰを有する出力
配線L〓或るいはL〓を引き出すことにより該ICの
出力型式が決定される。
後の回路を示しており、同図はｐチヤネル・オ
ープンドレイン出力型、はｎチヤネル・オープ
ンドレイン出力型である。即ち該配線マスタ・ス
ライスにより最終出力段のpMOSトランジスタ
Tp２或るいはnMOSトランジスタTn２いずれか
のドレインから先端に出力パツドＰを有する出力
配線L〓或るいはL〓を引き出すことにより該ICの
出力型式が決定される。
なお、同図に示されたVccライン、Vccライン
とSpを結ぶ配線、Dp1，Dn1とGL2を結ぶ配線、
SnとＥを結ぶ配線は上記配線マスタ・スライス
処理の際同時に形成される。
とSpを結ぶ配線、Dp1，Dn1とGL2を結ぶ配線、
SnとＥを結ぶ配線は上記配線マスタ・スライス
処理の際同時に形成される。
この方法を最終出力段について上面図で示した
のが第３図である。
のが第３図である。
即ち第３図イは受注を待つて保管されている
IC基板を示しており、同図に於て１はｐ型半導
体基板、２はｎウエル、３は表面を覆う層間絶縁
膜、Tp２は第２のpMOSトランジスタ、Tn２は
第２のnMOSトランジスタ、GL2はゲート電極、
Spはｐ型ソース領域、Snはｎ型ソース領域、
Dp2はｐ型ドレイン領域、Dn2はｎ型ドレイン領
域を示している。
IC基板を示しており、同図に於て１はｐ型半導
体基板、２はｎウエル、３は表面を覆う層間絶縁
膜、Tp２は第２のpMOSトランジスタ、Tn２は
第２のnMOSトランジスタ、GL2はゲート電極、
Spはｐ型ソース領域、Snはｎ型ソース領域、
Dp2はｐ型ドレイン領域、Dn2はｎ型ドレイン領
域を示している。
該第１の方法に於ては、受柱の時点で第３図ロ
に示すように総てのトランジスタ（図示以外の領
域も含む）のソース、ドレイン領域上に電極コン
タクト窓N1，N2，N3，N4を通常のフオト・リ
ソグラフイ技術により形成する。そして、次いで
該基板上に配線材料層例えばアルミニウム（Al）
層を形成し、ユーザの希望する出力型式に合つた
出力配線パターン、例えばｐチヤネル・オープン
ドレイン出力型を提供する出力配線パターンを具
備した配線形成用マスクを用い、通常のフオト・
リソグラフイ技術により前記Al層のパターニン
グを行い、第３図ハに示すように最終段のｐチヤ
ネルMOSトランジスタTp２のドレインDp2から
電極コンタクト窓N3を介し層間絶縁膜３上に、
出力パツドＰを有する出力配線L1を形成する。
この際論理回路を構成するAl配線、出力回路を
構成する上記以外のAl配線Ｌ等も同時に形成さ
れる。
に示すように総てのトランジスタ（図示以外の領
域も含む）のソース、ドレイン領域上に電極コン
タクト窓N1，N2，N3，N4を通常のフオト・リ
ソグラフイ技術により形成する。そして、次いで
該基板上に配線材料層例えばアルミニウム（Al）
層を形成し、ユーザの希望する出力型式に合つた
出力配線パターン、例えばｐチヤネル・オープン
ドレイン出力型を提供する出力配線パターンを具
備した配線形成用マスクを用い、通常のフオト・
リソグラフイ技術により前記Al層のパターニン
グを行い、第３図ハに示すように最終段のｐチヤ
ネルMOSトランジスタTp２のドレインDp2から
電極コンタクト窓N3を介し層間絶縁膜３上に、
出力パツドＰを有する出力配線L1を形成する。
この際論理回路を構成するAl配線、出力回路を
構成する上記以外のAl配線Ｌ等も同時に形成さ
れる。
なお、第３図イ乃至ハ及び説明に於て、ウエル
コンタクト領域については省略した。
コンタクト領域については省略した。
第５図は上記配線形成を終つた最終出力段部の
Ａ−A′矢視断面を示したもので、図中１はｐ型
半導体基板、２はｎウエル、３は層間絶縁膜、４
はフイールド酸化膜、５はn+型チヤネル・カツ
ト領域、６はp+型チヤネル・カツト領域、１４
は薄い酸化膜、Tp２はpMOSトランジスタ、Tn
２はnMOSトランジスタ、Dp2はｐ型ドレイン領
域、Dn2はｎ型ドレイン領域、N3，N4は電極コ
ンタクト窓、L1は出力配線を示す。
Ａ−A′矢視断面を示したもので、図中１はｐ型
半導体基板、２はｎウエル、３は層間絶縁膜、４
はフイールド酸化膜、５はn+型チヤネル・カツ
ト領域、６はp+型チヤネル・カツト領域、１４
は薄い酸化膜、Tp２はpMOSトランジスタ、Tn
２はnMOSトランジスタ、Dp2はｐ型ドレイン領
域、Dn2はｎ型ドレイン領域、N3，N4は電極コ
ンタクト窓、L1は出力配線を示す。
なお上記配線形成後、該IC上には通常通り
PSG等からなる表面保護膜が形成され、その信
頼性が確保される。
PSG等からなる表面保護膜が形成され、その信
頼性が確保される。
本発明の第２の方法は、電極窓マスタ・スライ
スによりMOS ICの出力を所望するｐチヤネルオ
ープンドレイン出力型或るいはｎチヤネル・オー
プンドレイン出力型の何れかにする方法である。
スによりMOS ICの出力を所望するｐチヤネルオ
ープンドレイン出力型或るいはｎチヤネル・オー
プンドレイン出力型の何れかにする方法である。
以下、この方法を図を用い実施例により説明す
る。
る。
第２図は実施例を回路図で示したものである。
第２図イは本発明の処理即ち電極コンタクト窓形
成処理を行う前の基板状態を示しており、その構
造は第１の方法の場合即ち第１図イと同様であ
る。同図中の各表示記号も第１図イと同じで、
Tp１，Tn１は出力インバータ用の第１のpMOS
トランジスタ及び第１のnMOSトランジスタ、
Tp2，Tn2は最終出力段の第２のpMOSトランジ
スタ及び第２のnMOSトランジスタ、Ｇはゲー
ト、GL1，GL2はゲート電極、Spはｐ型ソース、
Snはｎ型ソース、Dp1，Dp2はｐ型ドレイン、
Dn1，Dn2はｎ型ドレイン、Vccは電源、Ｅは接
地を示し、点線は後工程で形成される予定の配線
を表わしている。
第２図イは本発明の処理即ち電極コンタクト窓形
成処理を行う前の基板状態を示しており、その構
造は第１の方法の場合即ち第１図イと同様であ
る。同図中の各表示記号も第１図イと同じで、
Tp１，Tn１は出力インバータ用の第１のpMOS
トランジスタ及び第１のnMOSトランジスタ、
Tp2，Tn2は最終出力段の第２のpMOSトランジ
スタ及び第２のnMOSトランジスタ、Ｇはゲー
ト、GL1，GL2はゲート電極、Spはｐ型ソース、
Snはｎ型ソース、Dp1，Dp2はｐ型ドレイン、
Dn1，Dn2はｎ型ドレイン、Vccは電源、Ｅは接
地を示し、点線は後工程で形成される予定の配線
を表わしている。
第２図ロは本発明の電極窓マスタ・スライス処
理及び配線形成を行つた後の回路を示しており、
同図に於ては電極窓マスタ・スライスに際して
pMOSトランジスタTp２のドレインDp2上のみ
に出力配線L0導出用の電極コンタクト窓Npが形
成されるので出力配線L0はnMOSトランジスタ
Tn２のドレインDn2には接続されず、従つて該
ICはｐチヤネル・オープンドレイン出力型とな
る。
理及び配線形成を行つた後の回路を示しており、
同図に於ては電極窓マスタ・スライスに際して
pMOSトランジスタTp２のドレインDp2上のみ
に出力配線L0導出用の電極コンタクト窓Npが形
成されるので出力配線L0はnMOSトランジスタ
Tn２のドレインDn2には接続されず、従つて該
ICはｐチヤネル・オープンドレイン出力型とな
る。
又同図に於いて電極窓マスタ・スライスに際
してnMOSトランジスタTn２のドレインDn2上
のみに出力配線L0導出用の電極コンタクト窓Nn
が形成されるので出力線L0はpMOSトランジスタ
Tp２のドレインDp2には接続されず、従つて該
ICはｎチヤネル・オープンドレイン出力型とな
る。なお、図中Ｐは出力パツドを示している。又
同図に示されたVccライン、VccラインとSpを結
ぶ配線、Dp1，Dn1とDL2を結ぶ配線、SnとＥを
結ぶ配線、及び図示されていない領域の論理回路
を構成する配線等も、上記出力配線L0と同時に
形成される。
してnMOSトランジスタTn２のドレインDn2上
のみに出力配線L0導出用の電極コンタクト窓Nn
が形成されるので出力線L0はpMOSトランジスタ
Tp２のドレインDp2には接続されず、従つて該
ICはｎチヤネル・オープンドレイン出力型とな
る。なお、図中Ｐは出力パツドを示している。又
同図に示されたVccライン、VccラインとSpを結
ぶ配線、Dp1，Dn1とDL2を結ぶ配線、SnとＥを
結ぶ配線、及び図示されていない領域の論理回路
を構成する配線等も、上記出力配線L0と同時に
形成される。
この方法を最終出力段について上面図で示した
のが第４図である。
のが第４図である。
即ち第４図イは受注を待つて保管されている
IC基板を示しており、１はｐ型半導体基板、２
はｎウエル、３は表面を覆う層間絶縁膜、Tp２
は第２のpMOSトランジスタ、Tn２は第２の
nMOSトランジスタ、GL2はゲート電極、Spはｐ
型ソース領域、Snはｎ型ソース領域、Dp2はｐ型
ドレイン領域、Dn2はｎ型ドレイン領域を示して
いる。
IC基板を示しており、１はｐ型半導体基板、２
はｎウエル、３は表面を覆う層間絶縁膜、Tp２
は第２のpMOSトランジスタ、Tn２は第２の
nMOSトランジスタ、GL2はゲート電極、Spはｐ
型ソース領域、Snはｎ型ソース領域、Dp2はｐ型
ドレイン領域、Dn2はｎ型ドレイン領域を示して
いる。
該第２の方法に於ては、受注の時点でユーザの
希望する出力型式、例えばｐチヤネル・オープン
ドレイン出力型に合つた出力配線導出用電極コン
タクト窓に対応するパターンを具備した電極窓形
成用マスクを用い、通常のフオト・リソグラフイ
技術により第４図ロに示すように最終出力段の
pMOSトランジスタTp２のドレインDp2上のみ
に出力配線導出用の電極コンタクト窓Npを形成
する（nMOSトランジスタTn２のドレインDn2
上には形成しない）。なお、この際最終出力段ト
ランジスタTp2，Ts2のソースSp，Snに対する電
極コンタクト窓N1，N2及び図示以外の領域の出
力回路を構成するトランジスタや論理回路を構成
するトランジスタのソース、ドレインに対する電
極コンタクト窓は総て形成される。
希望する出力型式、例えばｐチヤネル・オープン
ドレイン出力型に合つた出力配線導出用電極コン
タクト窓に対応するパターンを具備した電極窓形
成用マスクを用い、通常のフオト・リソグラフイ
技術により第４図ロに示すように最終出力段の
pMOSトランジスタTp２のドレインDp2上のみ
に出力配線導出用の電極コンタクト窓Npを形成
する（nMOSトランジスタTn２のドレインDn2
上には形成しない）。なお、この際最終出力段ト
ランジスタTp2，Ts2のソースSp，Snに対する電
極コンタクト窓N1，N2及び図示以外の領域の出
力回路を構成するトランジスタや論理回路を構成
するトランジスタのソース、ドレインに対する電
極コンタクト窓は総て形成される。
次いで該基板上に配線材料層例えばAl層を形
成し、通常のフオト・リソグラフイ技術により該
Al層のパターニングを行つて、第４図ハに示す
ようにソース配線Ｌ及び出力配線L0を形成する。
なお出力配線L0は先端に出力パツドＰを有し、
他端が図に示すようにpMOSトランジスタTp２
及びnMOSトランジスタTn２のドレインDp2及
びDn2の上部に及んでいるので、電極コンタクト
窓Npを有するpMOSトランジスタTp２のドレイ
ンDp2は出力配線L0に接続され、該ICはｐチヤネ
ルオープンドレイン出力型となる。上記配線形成
に際して上記出力配線以外の各配線も同時に形成
される。
成し、通常のフオト・リソグラフイ技術により該
Al層のパターニングを行つて、第４図ハに示す
ようにソース配線Ｌ及び出力配線L0を形成する。
なお出力配線L0は先端に出力パツドＰを有し、
他端が図に示すようにpMOSトランジスタTp２
及びnMOSトランジスタTn２のドレインDp2及
びDn2の上部に及んでいるので、電極コンタクト
窓Npを有するpMOSトランジスタTp２のドレイ
ンDp2は出力配線L0に接続され、該ICはｐチヤネ
ルオープンドレイン出力型となる。上記配線形成
に際して上記出力配線以外の各配線も同時に形成
される。
なお、第４図イ乃至ハ及び説明に於て、ウエル
コンタクト領域については省略した。
コンタクト領域については省略した。
第６図は上記配線形成を終つた最終出力段部の
Ａ−A′矢視断面を示したもので、図中１はｐ型
半導体基板、２はｎウエル、３は層間絶縁膜、４
はフイールド酸化膜、５はn+型チヤネル・カツ
ト領域、６はp+型チヤネル・カツト領域、１４
は薄い酸化膜、Tp２はpMOSトランジスタ、Tn
２はnMOSトランジスタ、Dp2はｐ型ドレイン領
域、Dn2はｎ型ドレイン領域、Npは電極コンタ
クト窓、L0は出力配線を示す。
Ａ−A′矢視断面を示したもので、図中１はｐ型
半導体基板、２はｎウエル、３は層間絶縁膜、４
はフイールド酸化膜、５はn+型チヤネル・カツ
ト領域、６はp+型チヤネル・カツト領域、１４
は薄い酸化膜、Tp２はpMOSトランジスタ、Tn
２はnMOSトランジスタ、Dp2はｐ型ドレイン領
域、Dn2はｎ型ドレイン領域、Npは電極コンタ
クト窓、L0は出力配線を示す。
なお上記配線形成後、該IC上には通常通り
PSG等からなる表面保護膜が形成され、その信
頼性が確保される。
PSG等からなる表面保護膜が形成され、その信
頼性が確保される。
第７図は前記第１の方法に於て、最終出力段の
nMOSトランジスタとpMOSトランジスタが高耐
圧化されている一例の透視上面図イ、Ａ−A′矢
視断面図ロ及びＢ−B′矢視断面図ハである。
nMOSトランジスタとpMOSトランジスタが高耐
圧化されている一例の透視上面図イ、Ａ−A′矢
視断面図ロ及びＢ−B′矢視断面図ハである。
又、第８図は前記第１の方法に於て、最終出力
段のnMOSトランジスタとpMOSトランジスタが
保証耐圧を異にする場合、例えばpMOSトランジ
スタが高耐圧化されており、nMOSトランジスタ
が通常耐圧を有している一例（逆の場合もある）
の透視上面図イ、Ａ−A′矢視断面図ロ及びＢ−
B′矢視断面図ハである。
段のnMOSトランジスタとpMOSトランジスタが
保証耐圧を異にする場合、例えばpMOSトランジ
スタが高耐圧化されており、nMOSトランジスタ
が通常耐圧を有している一例（逆の場合もある）
の透視上面図イ、Ａ−A′矢視断面図ロ及びＢ−
B′矢視断面図ハである。
又、第９図は前記第２の方法に於て、最終出力
段のnMOSトランジスタとpMOSトランジスタが
高耐圧化されている一例の透視上面図イ、Ａ−
A′矢視断面図ロ及びＢ−B′矢視断面図ハである。
段のnMOSトランジスタとpMOSトランジスタが
高耐圧化されている一例の透視上面図イ、Ａ−
A′矢視断面図ロ及びＢ−B′矢視断面図ハである。
又、第１０図は前記第２の方法に於て最終出力
段のnMOSトランジスタとpMOSトランジスタが
保証耐圧を異にする場合、例えばpMOSトランジ
スタが高耐圧化されており、nMOSトランジスタ
が通常耐圧を有している一例（逆の場合もある）
の透視上面図イ、Ａ−A′矢視断面図ロ及びＢ−
B′矢視断面図ハである。
段のnMOSトランジスタとpMOSトランジスタが
保証耐圧を異にする場合、例えばpMOSトランジ
スタが高耐圧化されており、nMOSトランジスタ
が通常耐圧を有している一例（逆の場合もある）
の透視上面図イ、Ａ−A′矢視断面図ロ及びＢ−
B′矢視断面図ハである。
そして、第７図、第８図、第９図、第１０図に
於て、１はｐ型半導体基板、２はｎウエル、３は
層間絶縁膜、４はフイールド酸化膜、５はn+型
チヤネル・カツト領域、６はp+型チヤネル・カ
ツト領域、７はp+型ソース領域、８はp+型ドレ
イン領域、９は不純物濃度の低いp-ドレイン領
域、１０はn+ソース領域、１１はn+型ドレイン
領域、１２はn-型ドレイン領域、１３はゲート
酸化膜、１４は薄い酸化膜、Tp２−Ｈは高耐圧
pMOSトランジスタ、Tn２−Ｈは高耐圧nMOS
トランジスタ、Tn２は通常nMOSトランジスタ、
GL2はゲート電極、N1，N2，N3，N4，Npは電極
コンタクト窓、Ｌはソース配線、L0，L1は出力
配線を示す。
於て、１はｐ型半導体基板、２はｎウエル、３は
層間絶縁膜、４はフイールド酸化膜、５はn+型
チヤネル・カツト領域、６はp+型チヤネル・カ
ツト領域、７はp+型ソース領域、８はp+型ドレ
イン領域、９は不純物濃度の低いp-ドレイン領
域、１０はn+ソース領域、１１はn+型ドレイン
領域、１２はn-型ドレイン領域、１３はゲート
酸化膜、１４は薄い酸化膜、Tp２−Ｈは高耐圧
pMOSトランジスタ、Tn２−Ｈは高耐圧nMOS
トランジスタ、Tn２は通常nMOSトランジスタ、
GL2はゲート電極、N1，N2，N3，N4，Npは電極
コンタクト窓、Ｌはソース配線、L0，L1は出力
配線を示す。
(g) 発明の効果
以上説明したように、本発明によれば所望の出
力型式のIC即ちｎチヤネル・オープンドレイン
型MIC IC、或るいはｐチヤネル・オープンドレ
イン型のMIC ICを、電極コンタクト窓を形成す
る際のマスタ・スライス或るいは配線を形成する
際のマスタ・スライスにより形成することができ
る。
力型式のIC即ちｎチヤネル・オープンドレイン
型MIC IC、或るいはｐチヤネル・オープンドレ
イン型のMIC ICを、電極コンタクト窓を形成す
る際のマスタ・スライス或るいは配線を形成する
際のマスタ・スライスにより形成することができ
る。
従つてユーザの所望する出力型式を有するMIS
ICを、工程を煩雑化することなく、極めて短手
番で供給することができる。
ICを、工程を煩雑化することなく、極めて短手
番で供給することができる。
第１図イ，ロ及び第２図イ，ロは本発明の異な
る実施例を回路図で表わした工程回路図、第３図
イ乃至ハ及び第４図イ乃至ハは上記異なる実施例
を上面構造で示した工程上面図、第５図、第６図
は上記異なる実施例により形成されたMOS ICの
要部（最終出力段）断面図、第７図、第８図、第
９図、第１０図は更に異なる実施例に於ける透視
上面図イ、Ａ−A′矢視断面図ロ、Ｂ−B′矢視断
面図ハである。 図に於て、１はｐ型半導体基板、２はｎウエ
ル、３は層間絶縁膜、４はフイールド酸化膜、７
はp+型ソース領域、８はp+型ドレイン領域、９
はp-型ドレイン領域、１０はn+型ソース領域、
１１はn+型ドレイン領域、１２はn-型ドレイン
領域、１３はゲート酸化膜、１４は薄い酸化膜、
Tp２は最終出力段のpMOSトランジスタ、Tp２
−Ｈは同じく高耐圧pMOSトランジスタ、Tn２
は最終出力段のnMOSトランジスタ、Tn２−Ｈ
は同じく高耐圧nMOSトランジスタ、Spはｐ型
ソース領域、Snはｎ型ソース領域、Dp2はｐ型ド
レイン領域、Dn2はｎ型ドレイン領域、Ｇはゲー
ト、GL2はゲート電極、Vccは電源、Ｅは接地、
L0，L〓，L〓は出力配線、Ｐは出力パツドを示す。
る実施例を回路図で表わした工程回路図、第３図
イ乃至ハ及び第４図イ乃至ハは上記異なる実施例
を上面構造で示した工程上面図、第５図、第６図
は上記異なる実施例により形成されたMOS ICの
要部（最終出力段）断面図、第７図、第８図、第
９図、第１０図は更に異なる実施例に於ける透視
上面図イ、Ａ−A′矢視断面図ロ、Ｂ−B′矢視断
面図ハである。 図に於て、１はｐ型半導体基板、２はｎウエ
ル、３は層間絶縁膜、４はフイールド酸化膜、７
はp+型ソース領域、８はp+型ドレイン領域、９
はp-型ドレイン領域、１０はn+型ソース領域、
１１はn+型ドレイン領域、１２はn-型ドレイン
領域、１３はゲート酸化膜、１４は薄い酸化膜、
Tp２は最終出力段のpMOSトランジスタ、Tp２
−Ｈは同じく高耐圧pMOSトランジスタ、Tn２
は最終出力段のnMOSトランジスタ、Tn２−Ｈ
は同じく高耐圧nMOSトランジスタ、Spはｐ型
ソース領域、Snはｎ型ソース領域、Dp2はｐ型ド
レイン領域、Dn2はｎ型ドレイン領域、Ｇはゲー
ト、GL2はゲート電極、Vccは電源、Ｅは接地、
L0，L〓，L〓は出力配線、Ｐは出力パツドを示す。
Claims (1)
- 【特許請求の範囲】 １ 最終出力段にｎチヤネルMISトランジスタと
ｐチヤネルMISトランジスタを形成しておき、 両方のMISトランジスタのドレインの上部に電
極コンタクト窓を形成した後、いずれか一方の
MISトランジスタの電極コンタクト窓を介して該
一方のMISトランジスタのドレインから導出する
出力配線を形成することにより、ｎチヤネル・オ
ープンドレイン出力型あるいはｐチヤネル・オー
プンドレイン出力型の集積回路を形成する工程を
有することを特徴とする半導体装置の製造方法。 ２ 最終出力段にｎチヤネルMISトランジスタと
ｐチヤネルMISトランジスタを形成しておき、 いずれか一方のMISトランジスタのドレインの
上部にのみ電極コンタクト窓を形成した後、両方
のMISトランジスタのドレインの上部に延在し且
つ該電極コンタクト窓を介して一方のMISトラン
ジスタのドレインから導出する出力配線を形成す
ることにより、ｎチヤネル・オープンドレイン出
力型あるいはｐチヤネル・オープンドレイン出力
型の集積回路を形成する工程を有することを特徴
とする半導体装置の製造方法。 ３ 前記最終出力段のｎチヤネルMISトランジス
タ及びｐチヤネルMISトランジスタが、高耐圧化
されたドレインを有してなることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方
法。 ４ 前記最終出力段のｎチヤネルMISトランジス
タとｐチヤネルMISトランジスタが、保証耐圧を
異にするトランジスタからなることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方
法。 ５ 前記最終出力段のｎチヤネルMISトランジス
タ及びｐチヤネルMISトランジスタが、高耐圧化
されたドレインを有してなることを特徴とする特
許請求の範囲第２項記載の半導体装置の製造方
法。 ６ 前記最終出力段のｎチヤネルMISトランジス
タとｐチヤネルMISトランジスタが、保証耐圧を
異にするトランジスタからなることを特徴とする
特許請求の範囲第２項記載の半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148901A JPS5939062A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
| EP19830304813 EP0102795B1 (en) | 1982-08-27 | 1983-08-19 | A method of manufacturing a semiconductor device using the master slice technique |
| DE8383304813T DE3374492D1 (en) | 1982-08-27 | 1983-08-19 | A method of manufacturing a semiconductor device using the master slice technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148901A JPS5939062A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939062A JPS5939062A (ja) | 1984-03-03 |
| JPH0114708B2 true JPH0114708B2 (ja) | 1989-03-14 |
Family
ID=15463199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148901A Granted JPS5939062A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0102795B1 (ja) |
| JP (1) | JPS5939062A (ja) |
| DE (1) | DE3374492D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666469B2 (ja) * | 1984-04-28 | 1994-08-24 | 富士通株式会社 | Ｍｉｓ半導体装置およびその製造方法 |
| JPH01274454A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH1056065A (ja) * | 1997-06-02 | 1998-02-24 | Seiko Epson Corp | 半導体装置とその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573488A (en) * | 1967-09-05 | 1971-04-06 | Rca Corp | Electrical system and lsi standard cells |
| US4223277A (en) * | 1978-12-27 | 1980-09-16 | Harris Corporation | Electrically alterable field effect transistor amplifier configuration |
-
1982
- 1982-08-27 JP JP57148901A patent/JPS5939062A/ja active Granted
-
1983
- 1983-08-19 DE DE8383304813T patent/DE3374492D1/de not_active Expired
- 1983-08-19 EP EP19830304813 patent/EP0102795B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5939062A (ja) | 1984-03-03 |
| EP0102795A1 (en) | 1984-03-14 |
| EP0102795B1 (en) | 1987-11-11 |
| DE3374492D1 (en) | 1987-12-17 |
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