JPH02232971A - 半導体集積回路素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発曲は、ＳＯＩ技術を使用した、半導体集積回路及
びその素子に関するものである。

〔従来の技術〕

第３図（ａ）〜（ｉ）は、ＳＯＩ技術による従来の半導
体集積回路素子の製造フローを示す半導体集積回路素子
の断面図である。

図中，（１）は半導体基板、（２）は絶縁膜、（３）は
トランジスタの基板となる半導体バルブ、《４）はトラ
ンジスタのゲート絶縁膜、（５）はゲート電極、（６）
はトランジスタのソースあるいはドレイン、（７〕は層
間絶縁膜、（８）は配線を示す。

第４図は第３図（ｆ）のフローのときの半導体集積回路
素子の斜視図である。

次に製造手順について第３図（ａ）〜（ｉ）に従って説
明する。

（ａ）半導体基板（１）を用意する。

（ｂ）以後の工程で作り込む各トランジスタを絶縁分離
するための絶縁膜（２）で半導体基板（１）の全面を覆
う。ただし半導体基板（１）が絶縫基板の場合にはこの
工程は必要ない。

（ｃ）トランジスタのパルクとなる半導体バルブ（３）
をたい積する。

（ｄ）トランジスタのサイズと配置場所を決め、半導体
バルブ（３》を島状に残す。この後、ｎ形ＭＯＳトラン
ジスタを製作するときはＰ形不純物をドープする。

（ｅ）　（ｄ）に示す状態の上にトランジスタのゲート
絶縁膜（４）を形成し、更にその上にゲート電極《５）
８形成する。

（ｆ））ゲート絶縁膜（４》とゲート電極（旬のサイズ
を決める。

（ｇ）セルファライン手法でイオン注入によりトランジ
スタのソース、あるいはドレイン（６》を形成する。

（ｈ）層間絶縁膜（７》により各トランジスタを分離す
る。

（ｉ）層間絶縁膜（７》にコンタクトホールをあけ，配
線（８》により任意の節点を結ぶ。

以上のようなフローで従来のＳＯＩによる半導体集積回
路素子は製作される。

〔発明が解決しようとする課題〕

従来の半導体集積回路素子は以上のような構造をしてい
るのでソース、あるいはドレインが同じ節点で複数のゲ
ート入力を持つトランジスタ（例えばＣＭＯＳ回路での
ＮＡＮＤ回路のＰｃｈ　トランジスタやＮＯＲ回路のＭ
Ｃｈトランジスタ）は、それぞれ島状の半導体バルクに
分離しなけれ１《ならず、ソースあるいはドレインを配
線で結線することが必要で，またチップ上の占有面積が
大きくなるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、同一半導体バルクにソース、あるいはドレイ
ンが共通で複数のゲートを持つ半導体集積回路素子を得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路素子は、半導体バルクの
上面にトランジスタのゲートを形成するとともに、半導
体バルクの側面及び下面にそのゲートを形成したもので
ある。

〔作用〕

この発明における半導体集積回路素子は、半導体バルク
の上面をチャネルとして利用することに加えて、同一半
導体バルクの側面及び下面をチャネルとして利用する。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図（ａ）〜（ｅ）はＳｏｌ技術による半導体集積回
路素子の製造フロー示す半導体集積回路素子の斜視図、
第２図（ａ）〜＜ａはこの発明の他の実施例による半導
体集積回路素子の製造フローを示す半導体集積回路素子
の断面図である。

図中、（１）〜（８）は第３図及び第４図の従来例に示
したものと同等であるので説明を省略する。

次に製造工程手順を第１図（ａ）〜（ｅ）と対比しなが
ら同項目の順に説明する。

（ａ）半導体基板ロ）を用意する。

（ｂ）半導体基板（１）と以後の工程で作り込む各トラ
ンジスタを絶縁分離するための絶縁膜《２》で半導体基
板（１）の全面を覆う。ただし半導体基板《１》が絶縁
基板の場合にはこの工程は必要ない。

（ｃ）トランジスタのバルクとなる半導体バルグ（３）
をたい積する。その後、トランジスタのサイズと配置場
所を決め半導体バルク（３）を島状に残す。この後、ｎ
形ＭＯＳ　トランジスタを製作するときはＰ形不純物を
ドープし，Ｐ形ＭＯＳ　｝ランジスタを製作するときは
ｎ形不純物をドープする。

（ｄ）　（ｃ）に示す状態の上にトランジスタのゲート
絶縁膜（４）を形成し、次にその上にゲート電極（５）
を形成する。その後、ゲート絶縁膜（４）とゲート電極
（５》のサイズを決める。更にその後、セルファライン
手法でイオン注入によりトランジスタのソース、あるい
はドレイン（６》を形成する。

以上ここまでは従来の製造方法と同じである。

（ｅ）ゲート電極（５）を任意の数に分割する。図では
ソースあるいはドレイン（６》の上面と２つの側面に分
割している。

この後の工程は第３図（υ，（ｉ）に示す従来の製造工
程と同様であるので図示を省略するが、眉間絶縁膜（７
》により各トランジスタを分離し、その後層間絶縁膜《
７》にコンタクトホールをあけ、配線（８）により任意
の節点を結ぶ。

以上のようにして複数（上記例では３人力）の入力を持
ち、それぞれにチャネルを持つトランジスタを持つ半導
体集積回路素子が製造できる。

なお、上記実施例では、トランジスタのチャネルを、上
面と両側面に形成した場合について説明したが、トラン
ジスタのチャネルを下面に形成するものであっても良く
、トランジスタのチャネルを上面と下面に形成する場合
の製造工程手順を第２図（ａ）〜ω）と対比しながら同
項目の順に説明する。

（ａ）半導体基板（１）を用意する。

（ｂ）ゲート電極（５》と半導体基板《１》を分離する
ため絶縁膜《２》で半導体基板《１》の全面を覆う。

ただし、半導体基板（１）が絶縁基板の場合には、この
工程は必要ない。

（Ｃ）下面用のゲート電極（５）をたい積させる。

（ｄ）下面用のゲート電極（５）のサイズと位置を決め
、パターニングする。

（ｅ）ゲート絶縁膜（４》を（ａ）に示す状態の上、全
面に形成する。

（ｆ）トランジスタのバルクとなる半導体バルク（３）
をたい積する。

（ｇ）トランジスタのサイズと配置場所を決め半導体バ
ルク（３》を島状に残す。その後．ｎ形ＭＯＳトランジ
スタを製作するときはＰ形不純物をドーブし、Ｐ形ＭＯ
Ｓ　｝ランジスタを製作するときはｎ形不純物をドーブ
する。

（ｈ）　（ｇ）に示す状態の上にトランジスタのゲート
絶縁膜（４》を形成し，更にその上にゲート電極（５）
を形成する。

（ｉ）ゲート絶縁膜（４）とゲート電極（５）のサイズ
を決める。

（ｊ）イオン注入によりトランジスタのソース、あるい
はドレイン（６》を形成する。

（粉層間絶縁膜（７）により各トランジスタを分離する
。

（Ｉ！）層間絶縁膜《７》にコンタクトホールをあけ，
配線（８》により任意の節点を結ぶ。

以上のような製造フローによって、２つの入力が上下の
ゲートに振り分けられたトランジスタを持つ半導体集積
回路素子が製造できる。

〔発明の効果〕

以上のように、この発明によれば複数の入力を持つトラ
ンジスタのソースあるいはドレイン８１つの半導体基板
上で製作するように構成したので、トランジスタのソー
ス、あるいはドレインの面積を少な《でき、また、ソー
ス間の結線、ドレイン間の結線が不必要となり、より面
積を小さくすることができる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）はこの発明の一実施例による複数
のゲート入力を持つ半導体集積回路素子の製造フローを
示す半導体集積回路素子の斜視図、第２図（ａ）〜（／
）はこの発明の他の実施例による半導体集積回路素子の
製造フローを示丁半導体集積回路素子の断面図、第３図
（ａ）〜（ｉ）は従釆のｓｏｉ技術による半導体集積回
路素子の製造フローを示す半導体集積回路素子の断面図
、第４図は第３図の製造フローの一部製造工程を示す半
導体集積回路素子の斜視図である。 図中符号％（１）は半導体基板、《２》は絶縁眸、（３
》は半導体パルク、（４）はゲート絶縁膜、（５）はゲ
ート電極、（６）はソースあるいはドレイン、（７）は
眉間絶縁膜、（８）は配線である。 なお，図中、同一符号は同一，又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 半導体基板上で、ＳＯＩ技術を使用したＭＯＳトランジ
   スタにおいて、そのチャネルを複数備えたことを特徴と
   する半導体集積回路素子。