JP2014116596A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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Abstract
【解決手段】それぞれ離間した複数のゲート電極層を有し、該複数のゲート電極層に含まれる一つのゲート電極層は、酸化物半導体層、ソース電極層、およびドレイン電極層のそれぞれの一部と重畳する部位を有し、該複数のゲート電極層に含まれる該一つのゲート電極層以外のゲート電極層は、酸化物半導体層の端部の一部と重畳し、ソース電極層およびドレイン電極層のチャネル幅方向の長さは、該一つのゲート電極層のチャネル幅方向の長さよりも短い構成とする。
【選択図】図1
Description
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
本実施の形態では、実施の形態1で説明した本発明の一態様のトランジスタの構成について、シミュレーションを行った結果を説明する。
本実施の形態では、実施の形態1で説明したトランジスタとは異なる構造のトランジスタについて説明する。
本実施の形態では、実施の形態1および実施の形態3で説明したトランジスタとは異なる構造のトランジスタについて説明する。
本実施の形態では、実施の形態1で説明した図6に示すトランジスタ200の作製方法について、図13乃至図15を用いて説明する。
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶装置)の一例を、図面を用いて説明する。
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態6に示した構成と異なる半導体装置の説明を行う。
本実施の形態では、少なくとも実施の形態1、3、4で説明したトランジスタを用いることができ、実施の形態6で説明した記憶装置を含むCPUについて説明する。
本実施の形態では、実施の形態1、3、4で説明したトランジスタ、実施の形態6、7で説明した記憶装置、または実施の形態8で説明したCPUを用いることのできる電子機器の例について説明する。
101 トランジスタ
102 トランジスタ
110 基板
120 下地絶縁膜
130 酸化物半導体層
131 酸化物半導体層
132 酸化物半導体層
133 酸化物半導体層
134 領域
135 境界
140 ソース電極層
141 第1のソース電極層
142 第2のソース電極層
150 ドレイン電極層
151 第1のドレイン電極層
152 第2のドレイン電極層
160 ゲート絶縁膜
171 第1のゲート電極層
172 第2のゲート電極層
172a 第2のゲート電極層
172b 第2のゲート電極層
173 第3のゲート電極層
173a 第3のゲート電極層
173b 第3のゲート電極層
173c 第3のゲート電極層
180 酸化物絶縁層
190 配線
200 トランジスタ
201 トランジスタ
202 トランジスタ
300 トランジスタ
301 トランジスタ
302 トランジスタ
400 トランジスタ
401 トランジスタ
402 トランジスタ
520 下地絶縁膜
530 酸化物半導体層
531 酸化物半導体層
532 酸化物半導体層
533 酸化物半導体層
540 ソース電極層
550 ドレイン電極層
560 ゲート絶縁膜
571 第1のゲート電極層
572 第2のゲート電極層
573 第3のゲート電極層
590 電界
700 記憶素子
701 揮発性記憶回路
702 不揮発性記憶回路
703 スイッチ
704 スイッチ
706 論理素子
707 容量素子
708 容量素子
709 トランジスタ
710 トランジスタ
713 トランジスタ
714 トランジスタ
720 セレクタ回路
800 導電膜
900 領域
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
3000 基板
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3006 配線
3007 配線
3100 素子分離絶縁層
3150 絶縁層
3200 トランジスタ
3300 トランジスタ
3400 容量素子
4250 メモリセル
4300 トランジスタ
4400 容量素子
8100 警報装置
8101 マイクロコンピュータ
8102 検出部
8200 室内機
8201 筐体
8202 送風口
8203 CPU
8204 室外機
8300 電気冷凍冷蔵庫
8301 筐体
8302 冷蔵室用扉
8303 冷凍室用扉
8304 CPU
9700 電気自動車
9701 二次電池
9702 制御回路
9703 駆動装置
9704 処理装置
Claims (13)
- 基板上に形成された酸化物半導体層と、
前記酸化物半導体層と接するソース電極層およびドレイン電極層と、
前記酸化物半導体層、前記ソース電極層および前記ドレイン電極層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された複数のゲート電極層と、
を有し、
前記複数のゲート電極層はそれぞれ離間しており、
前記複数のゲート電極層に含まれる一つのゲート電極層は、前記酸化物半導体層、前記ソース電極層、および前記ドレイン電極層のそれぞれの一部と重畳する部位を有し、
前記複数のゲート電極層に含まれる前記一つのゲート電極層以外のゲート電極層は、前記酸化物半導体層の端部の一部と重畳し、
前記ソース電極層および前記ドレイン電極層のチャネル幅方向の長さは、前記一つのゲート電極層のチャネル幅方向の長さよりも短いことを特徴とする半導体装置。 - 請求項1において、前記酸化物半導体層は、前記基板側から第1の酸化物半導体層、第2の酸化物半導体層、第3の酸化物半導体層の順で積層された構造を有し、前記第1の酸化物半導体層および前記第3の酸化物半導体層は、前記第2の酸化物半導体層よりも伝導帯下端のエネルギーが0.05eV以上2eV以下の範囲で真空準位に近いことを特徴とする半導体装置。
- 請求項2において、前記第1の酸化物半導体層乃至前記第3の酸化物半導体層は、In−M−Zn酸化物(MはAl、Ti、Ga、Y、Zr、La、Ce、NdまたはHf)であり、前記第1の酸化物半導体層および前記第3の酸化物半導体層は、Inに対するMの原子数比が前記第2の酸化物半導体層よりも大きいことを特徴とする半導体装置。
- 請求項1乃至3のいずれか一項において、前記ソース電極層は、前記酸化物半導体層に接する第1のソース電極層と、前記第1のソース電極層を覆うように形成され、前記酸化物半導体層に接する第2のソース電極層を有し、
前記ドレイン電極層は、前記酸化物半導体層に接する第1のドレイン電極層と、前記第1のドレイン電極層を覆うように形成され、前記酸化物半導体層に接する第2のドレイン電極層を有することを特徴とする半導体装置。 - 請求項1乃至3のいずれか一項において、前記ソース電極層は、前記酸化物半導体層に接する第2のソース電極層と、前記第2のソース電極層上に形成され、前記酸化物半導体層に接する第1のソース電極層を有し、
前記ドレイン電極層は、前記酸化物半導体層に接する第2のドレイン電極層と、前記第2のドレイン電極層上に形成され、前記酸化物半導体層に接する第1のドレイン電極層を有することを特徴とする半導体装置。 - 請求項4または5において、前記第1のソース電極層および前記第1のドレイン電極層は、Al、Cr、Cu、Ta、Ti、Mo、W、またはこれらを主成分とする合金材料で形成され、
前記第2のソース電極層および前記第2のドレイン電極層は、窒化タンタル、窒化チタン、またはルテニウムを含む材料で形成されていることを特徴とする半導体装置。 - 基板上に形成された第1の酸化物半導体層と、
前記第1の酸化物半導体層上に形成された第2の酸化物半導体層と、
前記第2の酸化物半導体層上に形成された第1のソース電極層および第1のドレイン電極層と、
前記第2の酸化物半導体層、前記第1のソース電極層および前記第1のドレイン電極層上に形成された第3の酸化物半導体層と、
前記第1のソース電極層を覆うように形成された第2のソース電極層と、
前記第1のドレイン電極層を覆うように形成された第2のドレイン電極層と、
前記第3の酸化物半導体層、前記第2のソース電極層および前記第2のドレイン電極層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された複数のゲート電極層と、
を有し、
前記第1のソース電極層および前記第1のドレイン電極層は、前記第1の酸化物半導体層乃至前記第3の酸化物半導体層と接し、
前記第2のソース電極層および前記第2のドレイン電極層は、前記第3の酸化物半導体層と接し、
前記複数のゲート電極層はそれぞれ離間しており、
前記複数のゲート電極層に含まれる一つのゲート電極層は、前記第1の酸化物半導体層乃至前記第3の酸化物半導体層、前記ソース電極層、および前記ドレイン電極層のそれぞれの一部と重畳する部位を有し、
前記複数のゲート電極層に含まれる前記一つのゲート電極層以外のゲート電極層は、前記第1の酸化物半導体層乃至前記第3の酸化物半導体層の端部の一部と重畳し、
前記第1のソース電極層、前記第2のソース電極層、前記第1のドレイン電極層、および前記第2のドレイン電極層のチャネル幅方向の長さは、前記一つのゲート電極層のチャネル幅方向の長さよりも短いことを特徴とする半導体装置。 - 請求項7において、前記第1の酸化物半導体層および前記第3の酸化物半導体層は、前記第2の酸化物半導体層よりも伝導帯下端のエネルギーが0.05eV以上2eV以下の範囲で真空準位に近いことを特徴とする半導体装置。
- 請求項7または8おいて、前記第1の酸化物半導体層乃至前記第3の酸化物半導体層は、In−M−Zn酸化物(MはAl、Ti、Ga、Y、Zr、La、Ce、NdまたはHf)であり、前記第1の酸化物半導体層および前記第3の酸化物半導体層は、Inに対するMの原子数比が前記第2の酸化物半導体層よりも大きいことを特徴とする半導体装置。
- 請求項7乃至9のいずれか一項において、前記第1のソース電極層および前記第1のドレイン電極層は、Al、Cr、Cu、Ta、Ti、Mo、W、またはこれらを主成分とする合金材料であることを特徴とする半導体装置。
- 請求項7乃至10のいずれか一項において、前記第2のソース電極層および前記第2のドレイン電極層は、窒化タンタル、窒化チタン、またはルテニウムを含む材料で形成されていることを特徴とする半導体装置。
- 請求項1乃至11のいずれか一項において、前記複数のゲート電極層は、第1のゲート電極層、第2のゲート電極層、および第3のゲート電極層からなることを特徴とする半導体装置。
- 請求項1乃至11のいずれか一項において、前記複数のゲート電極層は、第1のゲート電極層、および第2のゲート電極層からなることを特徴とする半導体装置。
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