JP2007134687A - 半導体装置及びその作製方法 - Google Patents
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Abstract
【解決手段】基板上にゲート電極と、前記ゲート電極上にゲート絶縁膜と、前記ゲート絶縁膜上に第1のソース電極又はドレイン電極と、前記第1のソース電極又はドレイン電極上に島状半導体膜と、前記島状半導体膜及び前記第1のソース電極又はドレイン電極上に第2のソース電極又はドレイン電極とを有し、前記第2のソース電極又はドレイン電極は前記第1のソース電極又はドレイン電極と接触しており、前記第1のソース電極又はドレイン電極及び第2のソース電極又はドレイン電極が前記島状半導体膜を挟みこんでいる半導体装置及びその作製方法に関するものである。
【選択図】図1
Description
ソース電極又はドレイン電極の幅(チャネル幅)W:1μm
半導体層:珪素(Si)膜
半導体層の膜厚:100nm
半導体層中に含まれる不純物:リン(P)
半導体層中に含まれる不純物濃度:1×1015cm−3
ゲート絶縁膜:酸化珪素膜
ゲート絶縁膜の膜厚:100nm
102 ゲート電極
103 ゲート絶縁膜
104 第1のソース電極又はドレイン電極
105 島状半導体膜
106 第2のソース電極又はドレイン電極
111 第2の導電膜
112 半導体膜
113 第3の導電膜
121 半導体膜
122 島状不純物半導体膜
123 導電膜
124 第2のソース電極又はドレイン電極
201 基板
202 ゲート電極
203 ゲート絶縁膜
204 第1のソース電極又はドレイン電極
205 島状半導体膜
206 第2のソース電極又はドレイン電極
301 基板
302 ゲート電極
303 ゲート電極
304 ゲート電極
305 ゲート絶縁膜
311 第1のソース電極又はドレイン電極
312 第1のソース電極又はドレイン電極
313 第1のソース電極又はドレイン電極
314 第1のソース電極又はドレイン電極
315 第1のソース電極又はドレイン電極
317 島状半導体膜
318 島状半導体膜
319 島状半導体膜
321 島状不純物半導体膜
322 島状不純物半導体膜
323 島状不純物半導体膜
324 島状不純物半導体膜
325 島状不純物半導体膜
326 島状不純物半導体膜
331 第2のソース電極又はドレイン電極
332 第2のソース電極又はドレイン電極
333 第2のソース電極又はドレイン電極
334 第2のソース電極又はドレイン電極
335 第2のソース電極又はドレイン電極
341 第1層間絶縁膜
342 第2層間絶縁膜
345 電極又は配線
346 電極又は配線
347 電極又は配線
348 電極又は配線
351 第3層間絶縁膜
352 画素電極
355 nチャネル型TFT
356 pチャネル型TFT
357 nチャネル型TFT
358 CMOS回路
359 配向膜
361 対向基板
362 遮光層(ブラックマトリクス)
363 着色層
364 オーバーコート層
365 対向電極
366 配向膜
367 液晶
369 容量配線
371 画素部
372 ソース信号線駆動回路
373 ゲート信号線駆動回路
381 シール材
381a 第1シール材
381b 第2シール材
382 FPC
400 基板
401 画素部
402 シール材
403 ノズル走査方向
404 液晶材料
405 滴下面
406 液滴吐出装置
408 ノズル
409 点線で囲まれた部分
410 画素TFT
411 画素電極
421 基板
422 第1基板支持台
423 第2基板支持台
424 窓
428 下側定盤
429 光源
501 基板
502 ゲート電極
503 ゲート電極
504 ゲート電極
505 ゲート絶縁膜
511 第1のソース電極又はドレイン電極
512 第1のソース電極又はドレイン電極
513 第1のソース電極又はドレイン電極
514 第1のソース電極又はドレイン電極
515 第1のソース電極又はドレイン電極
516 第1のソース電極又はドレイン電極
517 島状半導体膜
518 島状半導体膜
519 島状半導体膜
521 島状不純物半導体膜
522 島状不純物半導体膜
523 島状不純物半導体膜
524 島状不純物半導体膜
525 島状不純物半導体膜
526 島状不純物半導体膜
531 第2のソース電極又はドレイン電極
532 第2のソース電極又はドレイン電極
533 第2のソース電極又はドレイン電極
534 第2のソース電極又はドレイン電極
535 第2のソース電極又はドレイン電極
536 第2のソース電極又はドレイン電極
541 第1層間絶縁膜
542 第2層間絶縁膜
543 第3層間絶縁膜
551 電極又は配線
552 電極又は配線
553 電極又は配線
554 電極又は配線
555 電極又は配線
556 電極又は配線
561 nチャネル型TFT
562 nチャネル型TFT
563 pチャネル型TFT
563R 画素TFT
563G 画素TFT
563B 画素TFT
565 第1の画素電極
565R 第1の画素電極
565G 第1の画素電極
565B 第1の画素電極
566 絶縁物
571 正孔注入層
571R 正孔注入層
571B 正孔注入層
571G 正孔注入層
572 正孔輸送層
572R 正孔輸送層
572G 正孔輸送層
572B 正孔輸送層
573 発光層
573R 発光層
573G 発光層
573B 発光層
574 電子輸送層
574R 電子輸送層
574G 電子輸送層
574B 電子輸送層
575 電子注入層
576 第2の画素電極
577 透明保護層
581 第2の基板
582 光学フィルム
583 光学フィルム
601 筐体
603 表示部
604 スピーカ部
611 筐体
612 支持台
613 表示部
621 本体
622 筐体
623 表示部
624 音声入力部
625 音声出力部
626 操作キー
628 アンテナ
631 本体
632 筐体
633 表示部
634 キーボード
635 外部接続ポート
636 ポインティングマウス
651 本体
652 表示部
653 スイッチ
654 操作キー
655 赤外線ポート
661 筐体
662 表示部
663 スピーカ部
664 操作キー
665 記録媒体挿入部
671 本体
672 筐体
673 表示部A
674 表示部B
675 記録媒体読込部
676 操作キー
677 スピーカ部
681 充電器
682 筐体
683 表示部
686 操作キー
687 スピーカ部
1001 基板
1002 ゲート電極
1003 ゲート絶縁膜
1004 半導体膜
1005 ソース電極又はドレイン電極
1011 基板
1012 ゲート電極
1013 ゲート絶縁膜
1014 ソース電極又はドレイン電極
1015 半導体膜
Claims (10)
- 基板上に、ゲート電極と、
前記ゲート電極上にゲート絶縁膜と、
前記ゲート絶縁膜上に、第1のソース電極又はドレイン電極と、
前記第1のソース電極又はドレイン電極上に、島状半導体膜と、
前記島状半導体膜及び前記第1のソース電極又はドレイン電極上に、第2のソース電極又はドレイン電極と、
を有し、
前記第2のソース電極又はドレイン電極は、前記第1のソース電極又はドレイン電極と接触しており、
前記第1のソース電極又はドレイン電極及び第2のソース電極又はドレイン電極が、前記島状半導体膜を挟みこんでいることを特徴とする半導体装置。 - 基板上に、ゲート電極と、
前記ゲート電極上にゲート絶縁膜と、
前記ゲート絶縁膜上に、第1のソース電極又はドレイン電極と、
前記第1のソース電極又はドレイン電極上に、島状半導体膜と、
前記島状半導体膜上に、一導電型を付与する不純物が添加された島状不純物半導体膜と、
前記島状半導体膜、前記島状不純物半導体膜及び前記第1のソース電極又はドレイン電極上に、第2のソース電極又はドレイン電極と、
を有し、
前記第2のソース電極又はドレイン電極は、前記第1のソース電極又はドレイン電極と接触しており、
前記第1のソース電極又はドレイン電極及び第2のソース電極又はドレイン電極が、前記島状半導体膜及び前記島状不純物半導体膜を挟みこんでいることを特徴とする半導体装置。 - 請求項2において、
前記一導電型を付与する不純物は、リン又はヒ素であることを特徴とする半導体装置。 - 請求項2において、
前記一導電型を付与する不純物は、ホウ素であることを特徴とする半導体装置。 - 基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のソース電極又はドレイン電極を形成し、
前記第1のソース電極又はドレイン電極上に島状半導体膜を形成し、
前記第1のソース電極又はドレイン電極及び前記島状半導体膜上に、第2のソース電極又はドレイン電極を形成し、
前記第2のソース電極又はドレイン電極は、前記第1のソース電極又はドレイン電極と接触しており、
前記第1のソース電極又はドレイン電極及び第2のソース電極又はドレイン電極が、前記島状半導体膜を挟みこんでいることを特徴とする半導体装置の作製方法。 - 請求項5において、
前記ゲート電極、前記ゲート絶縁膜、前記第1のソース電極又はドレイン電極、前記島状半導体膜、前記第2のソース電極又はドレイン電極の少なくとも1つは、インクジェット法で形成されることを特徴とする半導体装置の作製方法。 - 基板上に第1の導電膜を形成し、
前記第1の導電膜を用いてゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第2の導電膜を形成し、
前記第2の導電膜を用いて、第1のソース電極又はドレイン電極を形成し、
前記第1のソース電極又はドレイン電極上に、半導体膜を形成し、
前記半導体膜を用いて、島状半導体膜を形成し、
前記第1のソース電極又はドレイン電極及び前記島状半導体膜上に、第3の導電膜を形成し、
前記第3の導電膜を用いて第2のソース電極又はドレイン電極を形成し、
前記第2のソース電極又はドレイン電極は、前記第1のソース電極又はドレイン電極と接触しており、
前記第1のソース電極又はドレイン電極及び第2のソース電極又はドレイン電極が、前記島状半導体膜を挟みこんでいることを特徴とする半導体装置の作製方法。 - 基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のソース電極又はドレイン電極を形成し、
前記第1のソース電極又はドレイン電極上に島状半導体膜を形成し、
前記島状半導体膜上に、一導電型を付与する不純物が添加された島状不純物半導体膜を形成し、
前記第1のソース電極又はドレイン電極、前記島状半導体膜及び前記島状不純物半導体膜上に、第2のソース電極又はドレイン電極を形成し、
前記第2のソース電極又はドレイン電極は、前記第1のソース電極又はドレイン電極と接触しており、
前記第1のソース電極又はドレイン電極及び第2のソース電極又はドレイン電極が、前記島状半導体膜及び前記島状不純物半導体膜を挟みこんでいることを特徴とする半導体装置の作製方法。 - 請求項8において、
前記一導電型を付与する不純物は、リン又はヒ素であることを特徴とする半導体装置の作製方法。 - 請求項8において、
前記一導電型を付与する不純物は、ホウ素であることを特徴とする半導体装置の作製方法。
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